KR20120098366A - 비휘발성 메모리 장치, 그것의 워드라인 전압 발생 방법, 프로그램 방법 및 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 및 전자 장치 - Google Patents

비휘발성 메모리 장치, 그것의 워드라인 전압 발생 방법, 프로그램 방법 및 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 및 전자 장치 Download PDF

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Abstract

여기서는 선택된 워드라인으로 제 1 워드라인 전압을 제공하고, 비선택된 워드라인들로 제 2 워드라인 전압을 제공하는 로우 선택 회로; 및 전원전압을 이용하여 상기 제 1 워드라인 전압을 발생하고, 제 1 전원 모드시 상기 전원전압을 이용하여 상기 제 2 워드라인 전압을 발생하고, 제 2 전원 모드시 상기 전원전압보다 높게 설정된 외부 고전압을 이용하여 상기 제 2 워드라인 전압을 발생하는 전압 발생 회로를 포함하는 비휘발성 메모리 장치가 제공된다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 외부 고전압을 이용하여 구동에 필요한 워드라인 전압을 발생함으로써, 안정적으로 워드라인 전압을 발생함과 동시에 워드라인 전압을 발생하는 데 소모되는 전류를 감소시킬 수 있다.

Description

비휘발성 메모리 장치, 그것의 워드라인 전압 발생 방법, 프로그램 방법 및 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 및 전자 장치{NONVOLATILE MEMORY DEVICE, WORDLINE VOLTAGE GENERATING METHOD, PROGRAMMING METHOD AND READING METHOD THEREOF, MEMORY SYSTEM AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 비휘발성 메모리 장치, 그것의 워드라인 전압 발생 방법, 프로그램 방법 및 읽기 방법, 그것을 포함하는 메모리 시스템 및 전자 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
비휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리는 컴퓨터, 휴대폰, PDA, 디지털 카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다. 또한 비휘발성 메모리 장치는 휴대용 기기 등에 필수적으로 사용되고 있으며, 이에 따라 저전력의 비휘발성 메모리 장치가 더욱더 요구되고 있다.
본 발명은 안정적으로 구동에 필요한 워드라인 전압을 발생하는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 선택된 워드라인으로 제 1 워드라인 전압을 제공하고, 비선택된 워드라인들로 제 2 워드라인 전압을 제공하는 로우 선택 회로; 및 전원전압을 이용하여 상기 제 1 워드라인 전압을 발생하고, 제 1 전원 모드시 상기 전원전압을 이용하여 상기 제 2 워드라인 전압을 발생하고, 제 2 전원 모드시 상기 전원전압보다 높게 설정된 외부 고전압을 이용하여 상기 제 2 워드라인 전압을 발생하는 전압 발생 회로를 포함한다.
실시 예에 있어서, 프로그램 동작시 상기 제 1 워드라인 전압은 프로그램 전압이고, 상기 제 2 워드라인 전압은 패스 전압이다.
실시 예에 있어서, 상기 전압 발생 회로는, 상기 전원전압을 이용하여 상기 프로그램 전압을 발생하는 노멀 고전압 발생기; 및 상기 제 1 전원 모드시 상기 전원전압을 이용하여 상기 패스 전압을 발생하고, 상기 제 2 전원 모드시 상기 외부 고전압을 이용하여 상기 패스 전압을 발생하는 선택 고전압 발생기를 포함한다.
실시 예에 있어서, 상기 노멀 고전압 발생기는, 클록에 응답하여 상기 전원전압을 펌핑함으로써 상기 프로그램 전압을 발생하는 전하 펌프; 발진 신호에 응답하여 상기 프로그램 전압과 기준 전압을 비교함으로써 상기 클록을 발생하는 레귤레이터; 및 상기 발진 신호를 발생하는 발진기를 포함한다.
실시 예에 있어서, 상기 선택 고전압 발생기는, 상기 제 2 전원 모드에 대응하는 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 분배함으로써 제 1 패스 전압을 발생하는 전압 분배 회로; 상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 전원전압을 펌핑함으로써 제 1 패스 전압을 발생하는 펌핑 회로; 및 상기 외부 전압 모드 신호에 응답하여 상기 제 1 패스 전압 및 상기 제 2 패스 전압 중 어느 하나를 상기 패스 전압으로 출력하는 스위칭 회로를 포함한다.
실시 예에 있어서, 상기 선택 고전압 발생기는, 상기 제 2 전원 모드에 대응하는 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 출력하는 스위칭 회로; 상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 전원전압을 펌핑함으로써 상기 고전압을 발생하는 펌핑 회로; 및 상기 스위칭 회로로부터 출력된 상기 외부 고전압 혹은 상기 펌핑 회로로부터 출력된 상기 고전압을 상기 외부 전압 모드 신호에 응답하여 분배함으로써 상기 패스 전압을 발생하는 전압 분배 회로를 포함한다.
실시 예에 있어서, 상기 외부 고전압은 11V 내지 16V 사이의 전압이다.
실시 예에 있어서, 상기 전압 분배 회로는, 상기 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 분배하고, 상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 고전압을 분배한다.
실시 예에 있어서, 상기 전압 분배 회로는, 비교 신호에 응답하여 상기 고전압 혹은 상기 외부 고전압을 출력 노드로 제공하는 전원 공급부; 상기 패스 전압을 출력하는 상기 출력 노드와 비교 노드 사이에 직렬 연결된 복수의 저항들을 갖고, 상기 복수의 저항들을 트림 코드에 응답하여 단락시킴으로써 상기 고전압 혹은 상기 외부 고전압을 분배하는 전압 분배부; 기준 저전압과 상기 비교 노드의 전압을 비교함으로써 상기 비교 신호를 발생하는 비교부; 및 상기 비교 노드와 접지단 사이에 연결되는 바이어스 전류부를 포함한다.
실시 예에 있어서, 읽기 동작시 상기 제 1 워드라인 전압은 읽기 전압이고, 상기 제 2 워드라인 전압은 읽기 패스 전압이다.
실시 예에 있어서, 상기 전압 발생 회로는, 상기 제 1 전원 모드시 상기 전원전압을 이용하여 고전압을 발생하는 고전압 발생기; 및 상기 제 1 전원 모드시 상기 전원전압을 이용하여 상기 고전압보다 낮게 설정된 저전압을 발생하고, 상기 제 2 전원 모드시 상기 외부 고전압을 이용하여 상기 저전압을 발생하는 저전압 발생기를 포함한다.
실시 예에 있어서, 상기 저전압 발생기는, 상기 제 2 전원 모드시 읽기 전압들 중 상기 전원전압보다 높게 설정된 적어도 하나의 읽기 전압은 상기 전원전압을 이용하여 발생한다.
실시 예에 있어서, 상기 저전압 발생기는, 상기 전원전압을 펌핑함으로써 발생된 고전압과 상기 외부 고전압 중 어느 하나를 제 2 전원 모드에 대응하는 외부 전압 모드 신호에 응답하여 출력하는 스위칭 회로; 및 상기 스위칭 회로의 출력 전압을 분배함으로써 읽기 전압을 발생하는 전압 분배 회로를 포함하고, 상기 스위칭 회로는 상기 읽기 전압이 상기 전원전압보다 높게 설정될 때 상기 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 출력한다.
실시 예에 있어서, 상기 고전압 발생기는, 상기 제 2 전원 모드시 상기 외부 고전압을 이용하여 상기 고전압을 발생한다.
실시 예에 있어서, 상기 제 2 전원 모드에 대응하는 전원 제어 정보를 저장하는 설정 레지스터를 더 포함한다.
실시 예에 있어서, 상기 전원 제어 정보는 상기 비휘발성 메모리 장치의 외부로부터 입력된다.
실시 예에 있어서, 상기 전원 제어 정보는 상기 외부 고전압의 검출 여부에 따라 입력된다.
본 발명의 실시 예에 따른 메모리 시스템은, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 선택된 워드라인으로 제 1 워드라인 전압을 제공하고, 비선택된 워드라인들로 제 2 워드라인 전압을 제공하는 로우 선택 회로; 및 전원전압을 이용하여 상기 제 1 워드라인 전압을 발생하고, 제 1 전원 모드시 상기 전원전압을 이용하여 상기 제 2 워드라인 전압을 발생하고, 제 2 전원 모드시 상기 전원전압보다 높게 설정된 외부 고전압을 이용하여 상기 제 2 워드라인 전압을 발생하는 전압 발생 회로를 포함한다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는 상기 메모리 제어기로부터 상기 전원전압을 제공받는다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는 상기 메모리 제어기를 경유하지 않고 상기 전원전압을 제공받는다.
실시 예에 있어서, 상기 외부 고전압이 제공될 때 상기 외부 고전압을 상기 적어도 하나의 비휘발성 메모리 장치에 제공하는 외부 전원 스위칭 회로 더 포함한다.
실시 예에 있어서, 상기 메모리 제어기는, 상기 외부 고전압이 제공되는 지를 검출하고 상기 전원 제어 정보를 출력하는 외부 전원 검출 회로를 더 포함한다.
실시 예에 있어서, 상기 메모리 제어기는 외부의 요청에 따라 상기 외부 고전압을 이용하기 위한 상기 전원 제어 정보를 출력한다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는, 상기 외부 고전압이 제공되는 지를 검출하고 상기 전원 제어 정보를 출력하는 외부 고전압 검출 회로를 더 포함한다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는 상기 제 2 전원 모드를 저장하는 설정 레지스터를 더 포함한다.
본 발명의 실시 예에 따른 전자 장치는, 호스트; 상기 호스트의 요청에 따른 데이터를 입출력하는 메모리 시스템을 포함하고, 상기 메모리 시스템은, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 선택된 워드라인으로 제 1 워드라인 전압을 제공하고, 비선택된 워드라인들로 제 2 워드라인 전압을 제공하는 로우 선택 회로; 및 전원전압을 이용하여 상기 제 1 워드라인 전압을 발생하고, 제 1 전원 모드시 상기 전원전압을 이용하여 상기 제 2 워드라인 전압을 발생하고, 제 2 전원 모드시 상기 전원전압보다 높게 설정된 외부 고전압을 이용하여 상기 제 2 워드라인 전압을 발생하는 전압 발생 회로를 포함한다.
실시 예에 있어서, 상기 호스트는, 상기 메모리 시스템에 상기 외부 고전압을 제공할 지 여부를 결정하는 외부 전원 관리 유닛을 포함한다.
실시 예에 있어서, 상기 외부 전원 관리 유닛은, 상기 메모리 시스템으로 상기 외부 고전압 제공할 때 외부 전원 활성화 신호를 전송한다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는 낸드 플래시 메모리 장치이다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는 상기 제 1 전원 모드 혹은 상기 제 2 전원 모드를 저장하는 적어도 하나의 설정 레지스터를 더 포함한다.
실시 예에 있어서, 상기 메모리 시스템은, 상기 적어도 하나의 비휘발성 메모리 장치에 상기 전원전압을 제공하고, 상기 호스트로부터 상기 외부 고전압이 제공될 때 상기 적어도 하나의 비휘발성 메모리 장치에 상기 외부 고전압을 제공하는 전원 장치를 더 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 전압 발생 방법은, 전원 제어 정보를 입력받는 단계; 상기 입력된 전원 제어 정보에 근거로 하여 전원전압 및 상기 전원전압보다 높게 설정된 외부 고전압 중 어느 하나를 선택하는 단계; 및 상기 선택된 전압이 상기 외부 고전압일 때, 상기 전원전압을 이용하여 비선택된 워드라인들에 제공될 적어도 하나의 제 1 워드라인 전압을 발생하고, 상기 외부 고전압을 이용하여 선택된 워드라인에 제공될 제 1 워드라인 전압을 발생하는 단계를 포함한다.
실시 예에 있어서, 상기 전원 제어 정보는 파워-업 시 상기 비휘발성 메모리 장치에 제공된다.
실시 예에 있어서, 상기 전원 제어 정보는 상기 외부 고전압이 검출될 때 상기 비휘발성 메모리 장치에 제공된다.
실시 예에 있어서, 상기 전압을 선택하는 단계는, 상기 적어도 하나의 제 2 워드라인 전압이 기준 전압 이상일 때 상기 외부 고전압을 선택하는 단계를 포함한다.
실시 예에 있어서, 상기 전압을 발생하는 단계는, 상기 외부 고전압이 검출될 때, 상기 외부 고전압을 이용하여 상기 적어도 하나의 제 2 워드라인 전압을 발생하는 단계를 포함한다.
실시 예에 있어서, 상기 전압을 발생하는 단계는, 상기 외부 고전압이 검출되지 않을 때, 상기 전원전압을 이용하여 상기 적어도 하나의 제 2 워드라인 전압을 발생하는 단계를 포함한다.
실시 예에 있어서, 상기 전압을 발생하는 단계는, 상기 선택된 전압이 상기 전원전압일 때, 상기 전원전압을 이용하여 상기 적어도 하나의 제 2 워드라인 전압을 발생하는 단계를 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은: 프로그램 명령을 입력받는 단계; 외부 고전압 입력시 전원전압을 이용하여 프로그램 전압을 발생하고, 상기 외부 고전압을 이용하여 패스 전압을 발생하는 단계; 및 선택된 워드라인으로 상기 프로그램 전압을 제공하고, 적어도 하나의 비선택된 워드라인으로 상기 패스 전압을 제공하는 단계를 포함한다.
실시 예에 있어서, 상기 외부 고전압 입력에 관련된 전원 제어 정보에 대응하는 외부 전압 모드를 설정하는 단계를 더 포함한다.
실시 예에 있어서, 상기 전원 제어 정보는 외부로부터 전송된다.
실시 예에 있어서, 상기 전원 제어 정보는 상기 비휘발성 메모리 장치가 상기 외부 고전압을 검출할 때 발생된다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 상기 외부 전압 모드에 대응하는 외부 전압 모드 신호를 발생하는 단계; 및 상기 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 분배함으로써 상기 패스 전압을 발생하는 단계를 더 포함한다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 전원전압을 펌핑함으로써 내부 고전압을 발생하는 단계; 및 상기 내부 고전압을 분배하여 상기 패스 전압을 발생하는 단계를 더 포함한다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 내부 고전압이 발생되지 않도록 상기 외부 전압 모드 신호에 응답하여 상기 전원전압을 펌핑하지 못하게 하는 단계를 더 포함한다.
실시 예에 있어서, 상기 선택된 워드라인에 상기 프로그램 전압을 제공한 후, 상기 선택된 워드라인에 연결된 메모리 셀들의 프로그램 성공 여부를 검출하기 위하여 프로그램 검증 전압을 발생하는 단계; 및 상기 선택된 워드라인으로 상기 프로그램 검증 전압을 제공하는 단계를 더 포함한다.
실시 예에 있어서, 상기 프로그램 검증 전압을 발생하는 단계는, 상기 전원전압을 이용하여 상기 프로그램 검증 전압을 발생하는 단계를 포함한다.
실시 예에 있어서, 상기 프로그램 검증 전압을 발생하는 단계는, 상기 프로그램 검증 전압이 상기 전원전압보다 클 때, 상기 외부 고전압을 이용하여 상기 프로그램 검증 전압을 발생하는 단계를 포함한다.
실시 예에 있어서, 상기 외부 고전압은 상기 패스 전압이다.
실시 예에 있어서, 나머지 비선택된 워드라인들로 상기 전원전압을 이용하여 발생된 패스 전압이 제공된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법은, 읽기 명령을 입력받는 단계; 외부 고전압 입력시 전원전압을 이용하여 적어도 하나의 읽기 전압을 발생하고, 상기 외부 고전압을 이용하여 읽기 패스 전압을 발생하는 단계; 및 선택된 워드라인으로 상기 적어도 하나의 읽기 전압을 제공하고, 비선택된 워드라인들로 상기 읽기 패스 전압을 제공하는 단계를 포함한다.
실시 예에 있어서, 상기 읽기 전압을 발생하는 단계는, 상기 적어도 하나의 읽기 전압이 상기 전원전압보다 클 때, 상기 외부 고전압을 이용하여 상기 적어도 하나의 읽기 전압을 발생하는 단계를 더 포함한다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 상기 외부 고전압이 입력되지 않을 때, 상기 전원전압을 펌핑함으로써 상기 읽기 패스 전압을 발생하는 단계를 더 포함한다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 상기 전원전압을 이용하여 내부 고전압을 발생하는 단계; 상기 내부 고전압 및 상기 외부 고전압 중 어느 하나를 선택하는 단계; 및 상기 선택된 전압을 분배함으로써 상기 읽기 패스 전압을 발생하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 외부 고전압을 이용하여 구동에 필요한 워드라인 전압을 발생함으로써, 안정적으로 워드라인 전압을 발생함과 동시에 워드라인 전압을 발생하는 데 소모되는 전류를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 장치의 개략적인 구성을 보여주는 도면이다.
도 2는 도 1의 메모리 제어기의 구성을 좀더 자세히 보여주는 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 도 2의 비휘발성 메모리 장치의 구성을 좀더 자세히 보여주는 블록도이다.
도 4는 도 3의 노멀 고전압 발생기의 구성을 좀더 자세히 보여주는 블록도이다.
도 5는 도 3의 선택 고전압 발생기의 회로 구성에 대한 일 실시 예를 보여주는 블록도이다.
도 6은 도 5의 선택 고전압 발생기의 노드 a에 제공되는 전압의 전달 경로를 설명하기 위한 타이밍도이다.
도 7은 도 5에 도시된 전압 분배 회로를 예시적으로 보여주는 도면이다.
도 8은 도 7에 도시된 전압 분배 회로에서 사용되는 트림 코드를 발생하는 트림 코드 발생기에 대한 제 1 실시 예를 보여주는 도면이다.
도 9는 도 7에 도시된 전압 분배 회로에서 사용되는 트림 코드 발생기에 대한 제 2 실시 예를 보여주는 도면이다.
도 10은 도 7에 도시된 스위치를 예시적으로 보여주는 도면이다.
도 11은 도 3의 선택 고전압 발생기의 회로 구성에 대한 다른 실시 예를 보여주는 블록도이다.
도 12는 도 3의 전압 선택 스위치를 좀더 자세히 보여주는 블록도이다.
도 13은 도 3의 로우 디코더 및 메모리 셀 어레이를 좀더 자세히 보여주는 블록도이다.
도 14는 도 2의 비휘발성 메모리 장치의 다른 실시 예를 좀더 자세히 보여주는 블록도이다.
도 15 및 도 16은 도 14의 전압 발생 회로의 동작을 설명하기 위한 도면이다.
도 17은 도 14의 제 2 저전압 발생기의 구조를 좀더 자세히 보여주는 도면이다.
도 18은 도 2의 비휘발성 메모리 장치의 다른 실시 예를 좀더 자세히 보여주는 블록도이다.
도 19는 도 1의 메모리 시스템의 동작을 간략히 설명하기 위한 순서도이다.
도 20은 본 발명의 다른 실시 예에 따른 전자 장치의 개략적인 구성을 보여주는 도면이다.
도 21은 본 발명의 다른 실시 예에 따른 전자 장치의 개략적인 구성을 보여주는 도면이다.
도 22는 도 21에 도시된 제 1 비휘발성 메모리 장치(3221)의 구성을 좀더 자세히 보여주는 도면이다.
도 23는 도 20의 메모리 시스템의 동작을 간략히 설명하기 위한 순서도이다.
도 24는 도 21 및 도 22의 외부 전압 모드를 지원하는 비휘발성 메모리 장치의 동작을 간략히 설명하기 위한 도면이다.
도 25는 본 발명의 실시 예에 따른 메모리 시스템을 솔리드 스테이트 드라이브에 적용한 예를 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 메모리 시스템을 메모리 카드에 적용한 예를 보여주는 블록도이다.
도 27은 도 26에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다.
도 28는 본 발명의 실시 예들에 따른 플래시 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치가 낸드 플래시 메모리 장치라고 하겠다.
또한, 아래에서는 설명의 편의를 위하여, 본 발명의 실시 예에 따른 비휘발성 메모리 장치가 제 1 전원 모드 혹은 제 2 전원 모드 중 어느 하나로 동작한다고 가정하겠다. 여기서 제 1 전원 모드는 전원전압(Power Supply)을 이용하여 구동에 필요한 제 1 워드라인 전압(예를 들어, 프로그램 전압, 읽기 전압, 검증 전압 등) 및 제 2 워드라인 전압(예를 들어, 패스 전압, 읽기 패스 전압, 전원전압보다 높은 읽기 전압, 혹은 전원전압보다 높은 읽기 검증 전압)을 발생시킨다. 여기서, 제 2 전원 모드는 전원전압을 이용하여 제 1 워드라인 전압을 발생하고 외부 고전압(External High Voltage)을 이용하여 구동에 필요한 제 2 워드라인 전압을 발생시킨다. 한편, 본 발명이 워드라인 전압 발생에 한정되지 않을 것이라는 것은 당업자에게 알려 질 것이다.
한편, 아래에서 설명될 본 발명에 따른 비휘발성 메모리 장치의 회로 구성과, 그것에 의해 수행되는 워드라인 전압 발생 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
Ⅰ. 외부 고전압을 이용하여 메모리 시스템의 워드라인 전압들 중 일부를 발 생하 는 전자 장치
도 1은 본 발명의 실시 예에 따른 전자 장치(1000)의 개략적인 구성을 보여주는 도면이다. 도 1을 참조하면, 전자 장치(1000)는 호스트(1100) 및 메모리 시스템(1200, 혹은 '저장 장치')를 포함한다.
본 발명의 실시 예에 있어서, 호스트(1100)는 외부 고전압(Ext_Vpp) 및 외부 전압 제공 정보(EPM_en)를 메모리 시스템(1200)에 제공하고, 메모리 시스템(1200)은 외부 고전압(Ext_Vpp)을 이용하여 워드라인 전압들(예를 들어, 패스 전압, 읽기 패스 전압, 혹은 전원전압보다 높은 읽기 전압 혹은 읽기 검증 전압 등)을 발생한다. 한편, 외부 고전압을 이용하여 워드라인 전압들을 발생하는 것에 대한 자세한 설명은 삼성전자에서 출원되었으며 참고문헌으로 결합된 미국 등록 특허 US 7,672,170에서 설명될 것이다. 본 발명의 실시 예에 따른 전자 장치(1000)를 구성하는 메모리 시스템(1200)은 외부 고전압(Ext_Vpp)를 이용하여 워드라인 전압들을 안정적으로 발생할 수 있으며, 또한 워드라인 전압들을 발생하는데 필요한 전류 소모를 감소시킬 수 있다.
실시 예에 있어서, 외부 고전압(Ext_Vpp)은 11V 내지 16 V 사이의 전압일 수 있다. 하지만, 본 발명의 외부 고전압(Ext_Vpp)이 여기에 한정될 필요는 없으며 전원전압(Vdd)보다 높게 설정된 전압이라는 것은 당업자에게 알려 질 것이다.
호스트(1100)는, 예를 들어, 개인용/휴대용 컴퓨터, PDA(Personal Digital Assistant), PMP(Portable Media Player), MP3 플레이어 등과 같은 휴대용 전자 장치를 포함할 수 있다. 호스트(1100)와 메모리 시스템(1200)은 PPN, USB, SCSI, ESDI, SATA, SAS, PCI-express, 혹은 IDE 인터페이스와 같은 표준 인터페이스(standized interface)에 의해서 연결될 수 있다. 호스트(1100)와 메모리 시스템(1200)를 연결하기 위한 인터페이스 방식은 특정 형태에 국한되지 않고, 다양하게 구현될 수 있다.
호스트(1100)는 외부 전원 관리 유닛(1110)을 포함한다. 외부 전원 관리 유닛(1110)은 메모리 시스템(1200)에서 사용 가능한 외부 고전압(Ext_Vpp)을 발생한다. 여기서, 외부 고전압(Ext_Vpp)은, 예를 들어, 메모리 시스템(1200)의 비휘발성 메모리 장치들(1221~1224)의 프로그램 동작 구간에서 비선택 워드라인에 제공되는 워드라인보다 높은 전압 레벨을 가질 수 있다. 또한 외부 고전압(Ext_Vpp)은 읽기 동작 구간 혹은 읽기 검증 동작 구간에서 비선택 워드라인들에 제공될 전압보다 높은 전압 레벨을 가질 수 있다.
외부 전원 관리 유닛(1110)은 외부 고전압(Ext_Vpp) 및 외부 전원 활성화 신호(EPM_en)를 메모리 시스템(1200)에 제공한다. 한편, 호스트(1100)는 메모리 시스템(1200)를 구동하기 위한 전원전압(Vdd)을 메모리 시스템(1200)에 제공한다.
메모리 시스템(1200)의 워드라인 전압들은 메모리 시스템의 동작에 따라 여러 가지를 포함한다. 예를 들어, 워드라인 전압들은, 프로그램 동작의 실행 구간 동안 선택 워드라인에 제공되는 프로그램 전압, 비선택 워드라인에 제공되는 패스 전압, 프로그램 검증 동작 구간 동안 선택 워드라인에 제공되는 읽기 검증 전압, 비선택 워드라인에 제공되는 검증 패스 전압과 읽기 동작 구간 동안 선택 워드라인에 제공되는 읽기 전압과 비선택 워드라인에 제공되는 읽기 패스 전압 등을 포함한다. 여기서 검증 패스전압과 읽기 패스 전압은 같은 전압 레벨을 가질 수 있다.
메모리 시스템(1200)은 반도체 디스크(Solid State Disk 혹은 Solid State Drive, SSD) 장치를 구성할 수 있다. 다른 예로, 메모리 시스템(1200)은 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMC-micro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 저장 장치(UFS) 등을 구성할 수도 있다. 한편, 메모리 시스템(1200)에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 공개 번호 US 2010-0082890에서 설명될 것이다.
계속해서 도 1을 참조하면, 메모리 시스템(1200)은 메모리 제어기(1210), 비휘발성 메모리부(1220) 및 외부 전원 스위칭 유닛(1230)을 포함한다.
메모리 제어기(1210)는 호스트(1100)로부터의 요청에 응답하여 비휘발성 메모리부(1220)의 읽기 동작 프로그램 동작, 그리고 소거 동작을 제어한다. 이를 위하여, 메모리 제어기(1210)는 제어 신호(CTRL)를 비휘발성 메모리부(1220)에 전달한다.
메모리 제어기(1210)는, 호스트(1110)로부터 외부 고전압(Ext_Vpp)이 제공되는 경우, 호스트(1100)의 외부 전원 관리 유닛(1110)으로부터 외부 전원 활성화 신호(EPM_en)를 수신한다. 메모리 제어기(1210)는 외부 전원 활성화 신호(EPM_en)에 응답하여, 외부 고전압(Ext_Vpp)이 비휘발성 메모리 장치들 중 외부 전압 모드(OVM, Outside Voltage Mode, 혹은 '제 2 전원 모드')를 지원하는 비휘발성 메모리 장치에 제공되도록 외부 전원 스위칭 유닛(1230)을 제어한다.
여기서, 외부 전압 모드(OVM)는 외부 고전압(Ext_Vpp)을 이용하여 비휘발성 메모리 장치의 동작에 필요한 전압들을 발생하는 전원 모드를 의미한다. 메모리 제어기(1210)는 외부 고전압(Ext_Vpp)을 이용하여 비휘발성 메모리 장치의 동작에 필요한 전압을 발생하도록, 외부 전압 모드(OVM)를 지원하는 비휘발성 메모리 장치를 제어한다. 한편, 호스트(1100)로부터 외부 고전압(Ext_Vpp)이 제공되지 않는 경우, 메모리 제어기(1210)는 전원전압(Vdd)을 이용하여 비휘발성 메모리 장치의 워드라인 전압들을 발생하도록 비휘발성 메모리 장치들(1221~1224)을 제어한다.
비휘발성 메모리부(1220)는 복수의 비휘발성 메모리 장치들(1221~1224)로 구성될 수 있다. 각 비휘발성 메모리 장치는, 예를 들어 낸드 플래시 메모리 장치일 수 있다. 복수의 비휘발성 메모리 장치들(1221~1224)은 복수의 채널들을 통하여 메모리 제어기(1210)에 연결될 수 있다. 각 비휘발성 메모리 장치는 대응하는 채널을 통해 제공된 호스트(1100)로부터의 요청에 응답하여 읽기 동작, 프로그램 동작, 혹은 소거 동작을 수행할 수 있다.
도 1에 도시된 비휘발성 메모리부(1220)는 호스트(1110), 메모리 제어기(1210) 혹은 전압 레귤레이터(도시되지 않음)로부터 전원전압(Vdd)을 제공받는다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치들(1221~1224) 각각은 전원전압(Vdd)을 이용하여 선택된 워드라인에 제공될 제 1 워드라인 전압을 발생하는 제 1 전원 모드(혹은, 노말 전압 모드(Normal Voltage Mode)를 지원한다.
또한, 본 발명의 실시 예에 있어서, 비휘발성 메모리 장치들(1221~1224) 중 적어도 하나의 비휘발성 메모리 장치는 비선택된 워드라인들에 제공될 적어도 하나의 워드라인 전압을 발생하는 외부 전압 모드(OVM)를 지원한다. 설명의 편의상, 아래에서는 제 1 비휘발성 메모리 장치(1221)가 외부 전압 모드(OVM)를 지원한다고 가정된다. 다만, 이는 예시적인 것이며, 비휘발성 메모리 장치들(1221~1224)은 각각 외부 전압 모드(OVM)를 지원할 수 있다.
외부 전원 스위칭 유닛(1230)은 호스트(1100)의 외부 전원 관리 유닛(1110)으로부터 외부 고전압(Ext_Vpp)을 수신한다. 외부 전원 스위칭 유닛(1230)은 메모리 제어기(1210)의 제어에 응답하여, 외부 고전압(Ext_Vpp)을 외부 전압 모드(OVM)를 지원하는 비휘발성 메모리 장치에 제공한다.
예를 들어, 메모리 제어기(1210)는 외부 전압 모드(OVM)를 지원하는 비휘발성 메모리 장치의 동작 상태에 따라, 외부 전원 스위치 유닛(1230)의 스위칭 동작을 제어할 것이다. 한편, 외부 전원 스위치 유닛(1230)없이 외부 고전압(Ext_Vpp)이 곧바로 비휘발성 메모리 장치에 제공된다는 것은 당업자에게 알려 질 것이다.
실시 예에 있어서, 메모리 제어기(1210)는 비휘발성 메모리부(1220)의 비휘발성 메모리 장치들(1221~1224)의 전원 모드들을 동일하게 혹은 다르게 설정할 수 있다.
도 2는 도 1의 메모리 제어기(1210)의 구성을 좀더 자세히 보여주는 블록도이다. 설명의 편의상, 도 2에서는 비휘발성 메모리 장치(1221)가 외부 전압 모드(OVM)를 지원한다고 가정된다. 외부 고전압(Ext_Vpp)이 제공되는 경우, 메모리 제어기(1210)는 외부 고전압(Ext_Vpp)을 이용하여 비휘발성 메모리 장치(1221)의 워드라인 전압들을 발생하도록, 비휘발성 메모리 장치(1221)를 제어한다.
도 2를 참조하면, 메모리 제어기(1210)는 적어도 하나의 중앙 처리 장치(1211), 호스트 인터페이스(1212), 휘발성 메모리 장치(1213), 그리고 비휘발성 메모리 인터페이스(1214)를 포함한다.
적어도 하나의 중앙 처리 장치(1211)는 호스트(1100, 도 1 참조)로부터 입력된 신호를 분석하고 처리한다. 적어도 하나의 중앙 처리 장치(1211)는 호스트 인터페이스(1212)나 비휘발성 메모리 인터페이스(1214)를 통해 호스트(1100) 혹은 비휘발성 메모리 장치(1221)를 제어한다. 적어도 하나의 중앙 처리 장치(1211)는 비휘발성 메모리 장치(1221)를 제어하기 구동하기 위한 펌웨어 따라서 비휘발성 메모리 장치(1221)의 제반 동작을 제어한다.
호스트 인터페이스(1212)는 메모리 시스템(1200, 도 1 참조)와 접속하는 호스트(1100)의 데이터 교환 프로토콜을 구비한다. 호스트 인터페이스(1212)는 호스트(1100)의 데이터 교환 프로토콜에 대응하여 호스트(1100)와의 인터페이싱을 제공한다.
휘발성 메모리 장치(1213)는 호스트(1100)로부터 제공되는 쓰기 데이터 혹은 비휘발성 메모리 장치(1221)로부터 읽은 데이터를 임시로 저장한다. 휘발성 메모리 장치(1213)는 비휘발성 메모리 장치(1221)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 휘발성 메모리 장치(1221)에는 디램(DRAM), 에스램(SRAM) 등이 포함될 수 있다.
비휘발성 메모리 인터페이스(1214)는 비휘발성 메모리 장치(1221)와의 인터페이싱을 제공한다. 비휘발성 메모리 인터페이스(1214)는 휘발성 메모리 장치(1213)로부터 전달된 데이터(I/O)를 비휘발성 메모리 장치(1221)에 전달하거나, 비휘발성 메모리 장치(1221)로부터 읽은 데이터(I/O)를 휘발성 메모리 장치(1213)에 전달한다. 비휘발성 메모리 인터페이스(1214)는 중앙 처리 장치(1211)의 제어에 응답하여 비휘발성 메모리 장치의 제반 동작을 제어하기 위한 제어 신호(CTRL)를 비휘발성 메모리 장치(1221)에 전달한다.
본 발명의 실시 예에 있어서, 호스트 인터페이스(1212)는 호스트(1100)의 전원 관리 유닛(1110)으로부터 외부 전원 활성화 신호(EPM_en)를 수신할 수 있다. 이 경우, 중앙 처리 장치(1231)는 외부 전원 활성화 신호(EPM_en)에 응답하여, 비휘발성 메모리 장치의 인터페이스(1214)를 통해 제어 신호들과 데이터(I/O)를 비휘발성 메모리 장치로 전송한다. 또한, 중앙 처리 장치(1231)는 외부 고전압(Ext_Vpp)이 비휘발성 메모리 장치(1221)에 제공되도록 외부 전원 스위칭 유닛(1230, 도 1 참조)을 제어할 수 있다.
비휘발성 메모리 장치(1221)는 제어 신호들과 데이터에 응답하여, 외부 전압 모드(OVM)로 설정된다. 즉, 비휘발성 메모리 장치(1221)는 외부 고전압(Ext_Vpp)을 이용하여 워드라인 전압들을 발생하는 동작을 수행할 수 있도록 결정된다.
본 발명의 일 실시 예로써, 비휘발성 메모리 장치(1221)는 외부 고전압(Ext_Vpp)을 이용하여 프로그램 실행 구간, 읽기 검증 구간, 및 읽기 구간에서 각각 비선택된 워드라인들에 제공될 고전압(예를 들어, 패스 전압(Vpass), 읽기 패스 전압(Vread) 등)을 발생할 수 있다. 한편, 비휘발성 메모리 장치(1221)는 외부 고전압(Ext_Vpp)을 이용하여 선택된 워드라인에 제공될 프로그램 전압을 발생할 수 있다는 것은 당업자에게 알려 질 것이다.
본 발명의 다른 실시 예로써, 비휘발성 메모리 장치(1221)는 외부 고전압(Ext_Vpp)을 이용하여 선택된 워드라인에 제공될 저전압(예를 들어, 읽기 전압(Vrd), 검증 읽기 전압(Vvfy))을 발생할 수 있다. 여기서 워드라인에 제공되는 저전압은 전원전압(Vdd)보다 클 것이다.
아래에서는 본 발명의 실시 예들에 따른 비휘발성 메모리 장치(1221)의 구성이 좀더 자세히 설명될 것이다.
Ⅱ. 외부 고전압을 이용하여 고전압의 워드라인 전압을 발생하는 비휘발성 메모리 장치
도 3은 본 발명의 일 실시 예에 따른 도 2의 비휘발성 메모리 장치(1221)의 구성을 좀더 자세히 보여주는 블록도이다. 도 3의 비휘발성 메모리 장치(1221)는 외부 전압 모드(OVM)를 지원하며, 외부 고전압(Ext_Vpp)을 이용하여 비선택된 워드라인들에 제공될 고전압(예를 들어, 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread))을 발생한다.
도 3을 참조하면, 비휘발성 메모리 장치(1221)는 전압 발생 회로(110), 로우 선택 회로(120), 메모리 셀 어레이(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150), 그리고 제어 로직(160)을 포함한다.
제어 로직(160)은 비휘발성 메모리 장치(1221)의 제반 동작을 제어한다. 예를 들어, 제어 로직(160)은 메모리 제어기(1210, 도 1 참조)의 프로그램 요청 혹은 읽기 요청에 응답하여, 프로그램 동작 혹은 읽기 동작을 수행하도록 비휘발성 메모리 장치(1221)의 전반적인 동작을 제어한다.
외부 고전압(Ext_Vpp)이 호스트(1100, 도 1 참조)로부터 메모리 시스템(1200, 도 1 참조)에 제공되는 경우, 제어 로직(160)은 메모리 제어기(1210)로부터 외부 전압 모드(OVM) 활성화를 위한 제어 신호 및 데이터(이하, '전원 제어 정보')를 수신하고, 수신된 전원 제어 정보에 응답하여 설정 레지스터(1225)를 설정한다. 제어 로직(160)은 설정 레지스터의 저장된 값에 응답하여, 외부 전압 모드(OVM)에 진입하도록 전압 발생 회로(110)에 외부 전압 모드 신호(OVMS)를 제공한다.
전압 발생 회로(110)는 메모리 셀 어레이(130)의 워드라인들(WL)에 제공될 전압들(즉, 워드라인 전압들)을 발생한다. 전압 발생 회로(110)는 제어 로직(160)으로부터 외부 전압 모드 신호(OVMS)를 수신하고, 외부 고전압(Ext_Vpp)을 낮춤(lowering)으로써 비선택된 워드라인들에 제공될 워드라인 전압들(즉, 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread))을 발생할 수 있다. 전압 발생 회로(110)는 고전압 발생기(111) 및 저전압 발생기(112)를 포함한다.
고전압 발생기(111)는 노멀 고전압 발생기(111_a)와 선택 고전압 발생기(111_b)를 구비한다. 노멀 고전압 발생기(111_a)는 제어 로직(160)의 제어에 응답하여, 프로그램 동작 시에 선택된 워드라인에 제공될 프로그램 전압(Vpgm)을 발생한다. 이 경우, 노멀 고전압 발생기(111_a)는 전원전압(Vdd)을 펌핑(Pumping)함으로써, 프로그램 전압(Vpgm)을 발생할 수 있다.
선택 고전압 발생기(111_b)는 제어 로직(160)의 제어에 응답하여, 프로그램 동작 시에 비선택된 워드라인들에 제공될 패스 전압(Vpass) 혹은 읽기 동작 시에 비선택된 워드라인들에 제공될 읽기 패스 전압(Vread)을 발생할 수 있다.
외부 고전압(Ext_Vpp)이 제공되는 경우, 선택 고전압 발생기(111_b)는 제어 로직(160)의 외부 전압 모드 신호(OVMS)에 응답하여, 외부 고전압(Ext_Vpp)을 낮춤으로써 비선택된 워드라인들에 제공될 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread)을 발생한다.
한편, 외부 고전압(Ext_Vpp)이 제공되지 않는 경우, 선택 고전압 발생기(111_b)는 제어 로직(160)의 제어에 응답하여, 전원전압(Vdd)을 이용함으로써 비선택된 워드라인들에 제공될 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread)을 발생한다.
저전압 발생기(112)는 제어 로직(160)의 제어에 응답하여, 프로그램 동작 에 포함된 검증 읽기 동작 구간에서 선택된 워드라인에 제공될 검증 읽기 전압(Vvfy) 혹은 읽기 동작 시에 선택된 워드라인에 제공될 읽기 전압(Vrd)을 발생한다. 이 경우, 저전압 발생기(112)는 고전압(Vpp)을 이용하여, 검증 읽기 전압(Vvfy) 혹은 읽기 전압(Vrd)을 발생할 수 있다. 여기서, 고전압(Vpp)은 노멀 고전압 발생기(111_a) 혹은 선택 고전압 발생기(111_b)로부터 발생된 고전압일 수 있다. 한편, 검증 읽기 전압(Vvfy) 혹은 읽기 전압(Vrd)이 전원전압(Vdd)보다 낮은 경우에는, 저전압 발생기(112)는 전원전압(Vdd)을 이용하여 검증 읽기 전압(Vvfy) 혹은 읽기 전압(Vrd)을 발생할 것이다.
로우 선택 회로(120)는 전압 발생 회로(110)로부터 워드라인 전압들(Vpgm, Vpass, Vvfy, Vread)을 제공받는다. 로우 선택 회로(120)는 로우 어드레스(RA)에 응답하여 워드라인들(WL)로 대응하는 전압들을 제공한다. 로우 선택 회로(120)는 전압 선택 스위치(121) 및 제 1 및 제 2 로우 디코더들(122, 123)을 포함한다.
전압 선택 스위치(121)는 로우 어드레스(RA) 중 일부의 로우 어드레스(RAi)에 응답하여 워드라인들(WL)에 제공될 선택 신호들(S<1>~S<n>)을 발생한다.
예를 들어, 프로그램 실행 동작이 수행되는 경우, 전압 선택 스위치(121)는 로우 어드레스(RAi)에 응답하여 선택 신호들(S<1>~S<n>) 중 하나를 활성화하고, 나머지 선택 신호들을 비활성화한다. 전압 선택 스위치(121)는 활성화된 선택 신호에 프로그램 전압(Vpgm)을 전송하고, 비활성화된 선택 신호에 패스 전압(Vpass)을 전송한다.
다른 예로, 검증 읽기 동작 구간에는 전압 선택 스위치(121)는 프로그램 실행 구간에 활성화된 하나의 선택신호에 검증 읽기 전압을 전송하고, 비활성화된 나머지 선택 신호들에는 검증 패스 전압을 전송한다.
또 다른 예로, 읽기 동작이 수행되는 경우, 전압 선택 스위치(121)는 로우 어드레스(RAi)에 응답하여 선택 신호들(S<1>~S<n>) 중 하나를 활성화하고, 나머지 선택 신호들을 비활성화한다. 전압 선택 스위치(121)는 활성화된 선택 신호에 읽기 전압(Vrd)을 전송하고, 비활성화된 선택 신호에 읽기 패스 전압(Vread)을 전송한다.
제 1 및 제 2 로우 디코더들(122, 123) 각각은 로우 어드레스(RA) 중 다른 일부의 어드레스(RAj) 및 선택 신호들(S<1>~S<n>)에 응답하여 워드라인들(WL)에 대응하는 각각 워드라인 전압을 구동한다. 설명의 편의상, 로우 어드레스(RAj)는 메모리 블록을 선택하기 위한 어드레스이며, 제 1 로우 디코더(122)는 로우 어드레스(RAj)에 응답하여 제 1 메모리 블록(131)의 메모리 블록을 선택하고, 제 2 로우 디코더(123)는 로우 어드레스(RAi)에 응답하여 제 2 메모리 블록(132)의 메모리 블록을 선택한다고 가정된다.
이 경우, 제 1 및 제 2 로우 디코더들(122, 123) 각각은 로우 어드레스(RAj)에 응답하여, 제 1 및 제 2 메모리 블록들(131, 132) 각각의 메모리 블록들 중 하나의 메모리 블록을 선택한다. 제 1 및 제 2 로우 디코더들(122, 123))은 선택된 메모리 블록의 워드라인들(WL)로 선택 신호들(S<1>~S<n>)을 통해 전송되는 워드라인 전압을 각각 전달한다. 따라서, 프로그램 실행 동작 시에 선택된 워드라인에는 프로그램 전압(Vpgm)이 제공되고, 비선택된 워드라인들에는 패스 전압(Vpass)이 제공된다. 또한, 읽기 동작 시에 선택된 워드라인에는 읽기 전압(Vrd)이 제공되고, 비선택된 워드라인들에는 읽기 패스 전압(Vread)이 제공된다.
메모리 셀 어레이(130)는 워드라인들(WL)을 통해 로우 선택 회로(120)에 연결되며, 비트라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(130)는 제 1 메모리 블록(131) 및 제 2 메모리 블록(132)를 포함하고, 제 1 및 제 2 메모리 블록들(131, 132) 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함한다. 도 3에서는 설명의 편의를 위하여 두 개의 메모리 블록들(131, 132)만 도시되었다. 그러나 본 발명의 메모리 셀 어레이(130)가 여기에 한정될 필요는 없다. 본 발명의 메모리 셀 어레이(130)는 적어도 하나의 메모리 블록을 포함할 것이다.
하나의 메모리 셀에는 한 비트 혹은 두 비트 이상의 데이터가 저장될 수 있다. 하나의 메모리 셀에 한 비트 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 혹은 싱글 비트 셀(single bit cell)이라 칭해질 수 있다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 혹은 멀티 비트 셀(multi bit cell)이라 칭해질 수 있다.
읽기 및 쓰기 회로(140)는 비트라인들(BL)을 통해 메모리 셀 어레이(130)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)에 연결된다. 읽기 및 쓰기 회로(140)는 데이터 입출력 회로(150)로부터 데이터를 전달받고, 전달받은 데이터를 메모리 셀 어레이(130)에 저장한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(130)로부터 데이터를 읽고, 읽은 데이터를 데이터 입출력 회로(150)에 전달한다. 예시적으로, 읽기 및 쓰기 회로(140)는 데이터의 읽기 및 쓰기를 수행하는 페이지 버퍼(혹은 페이지 레지스터), 비트라인들(BL)을 선택하는 컬럼 선택 회로 등의 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(150)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 데이터 입출력 회로(150)는 제어 로직(160)의 제어에 응답하여 동작하며, 외부와 데이터(I/O)를 교환하도록 구성된다. 데이터 입출력 회로(150)는 외부로부터 전달된 데이터(I/O)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(140)에 전달하고, 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(140)로부터 전달된 데이터(I/O)를 외부로 출력한다.
도 3을 참조하여 설명한 바와 같이, 비휘발성 메모리 장치(1221)는 외부 전압 모드(OVM)를 지원하며, 외부 고전압(Ext_Vpp)을 이용하여 비선택된 워드라인들에 제공될 고전압(즉, 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread))을 발생할 수 있다.
일반적으로 전원전압(Vdd)을 펌핑하여 워드라인 전압을 발생하는 경우, 순간적으로 전압 발생 회로(110)의 순간적인 피크 전류가 과다하여 불안정한 워드라인 전압이 발생되거나, 비휘발성 메모리 장치를 포함하는 전자 장치 등의 동작 오류를 야기 할 수 있다. 특히 다수의 비선택 워드라인들에 고전압을 제공하는 고전압 발생 회로(110)의 전류 소모가 상기 피크 전류의 상당부분을 차지하게 된다. 전압 발생 회로(110)는 외부 고전압(Ext_Vpp)을 낮춤으로써 비선택 워드라인에 필요한 워드라인 전압을 발생하기 때문에, 이러한 문제의 발생이 억제된다. 따라서, 본 발명의 실시 예에 따른 전압 발생 회로(110)는 워드라인 전압을 안정적으로 메모리 셀 어레이(130)에 제공할 수 있다.
또한, 전원전압(Vdd)을 이용하여 비선택된 워드라인들에 제공될 워드라인 전압을 발생하는 경우, 다수의 워드라인들에 제공될 워드라인 전압을 전원전압(Vdd)을 이용하여 발생하기 때문에 전압 발생 회로의 전류 소모가 큰 문제가 있다. 도 3의 전압 발생 회로(110)는 외부 고전압(Ext_Vpp)을 이용하여 비선택된 복수의 워드라인들에 제공될 워드라인 전압을 발생하므로, 이러한 전류 소모 문제를 최소화할 수 있다. 아래에서는 도 3의 비휘발성 메모리 장치(1221)의 구성들이 도 4 내지 도 13을 참조하여 좀더 자세히 설명될 것이다.
도 4는 도 3의 노멀 고전압 발생기(111_a)의 구성을 좀더 자세히 보여주는 블록도이다. 도 4의 노멀 고전압 발생기(111_a)는 제어 로직(160, 도 3 참조)의 제어에 응답하여 프로그램 전압(Vpgm)을 발생한다. 이 경우, 도 4의 노멀 고전압 발생기(111_a)는 외부 고전압(Ext_Vpp)의 제공 여부에 무관하게, 전원전압(Vdd)을 펌핑함으로써 단계적으로 증가하는 프로그램 전압(Vpgm)을 발생한다.
도 4를 참조하면, 노멀 고전압 발생기(111_a)는 발진기(111_a1), 레귤레이터(111_a2), 그리고 전하 펌프(111_a3)를 포함한다.
발진기(111_a1)는 발진 신호(OSC)를 발생한다. 레귤레이터(111_a2)는 전하 펌프(111_3a)의 출력 전압이 타겟 전압(TV)보다 높은 지의 여부에 따라 발진 신호(OSC)를 클록(CLK)로 출력한다. 전하 펌프(111_a3)는 클록(CLK)에 응답하여 펌핑 동작(pumping operation)을 수행한다. 전하 펌프(111_a3)는, 예를 들어 직렬 연결된 복수의 커패시터들에 전원전압(Vdd)을 충전함으로써, 출력 전압의 전압 레벨을 프로그램 전압(Vpgm)의 전압 레벨까지 펌핑한다.
도 5는 도 3의 선택 고전압 발생기(111_b)의 회로 구성에 대한 일 실시 예를 보여주는 블록도이다. 도 6은 도 5의 선택 고전압 발생기(111_b)의 전압 분배 회로(111_b6)에 제공되는 전압(Vpp)의 전달 경로를 설명하기 위한 타이밍도이다.
설명의 편의상, 이하에서 설명될 도 5의 선택 고전압 발생기(111_b)는 제어 로직(160, 도 3 참조)의 제어에 응답하여 패스 전압(Vpass)을 발생한다고 가정된다. 다만 이는 예시적인 것이며, 도 5의 선택 고전압 발생기(111_b)는 제어 로직(160)의 제어에 응답하여 동일한 방식으로 읽기 패스 전압(Vread)을 발생할 수 있다.
도 5를 참조하면, 선택 고전압 발생기(111_b)는 발진기(111_b1), 레귤레이터(111_b2), 전하 펌프(111_b3), 스위칭 회로(111_b5), 그리고 전압 분배 회로(111_b6)를 포함한다. 발진기(111_b1), 레귤레이터(111_b2) 및 전하 펌프(111_b3)는 도 4의 노멀 고전압 발생기(111_a)와 동일한 회로 구성을 가지며, 동일한 원리에 의하여 동작한다. 설명의 편의상, 도 5의 발진기(111_b1), 레귤레이터(111_b2) 및 전하 펌프(111_b3)는 펌핑 회로(111_b4)를 구성한다고 가정된다.
본 발명의 일 실시 예에 따른 선택 고전압 발생기(111_b)는 외부 고전압(Ext_Vpp)의 제공 여부에 따라 서로 다른 스킴(scheme)을 이용하여 패스 전압(Vpass)을 발생한다. 구체적으로, 외부 전압 모드(OVM)가 활성화되는 경우, 즉 외부 고전압(Ext_Vpp)이 제공되는 경우, 선택 고전압 발생기(111_b)는 외부 고전압(Ext_Vpp)을 이용하여 패스 전압(Vpass)을 발생한다. 반면에, 외부 전압 모드(OVM)이 비활성화 되는 경우, 즉, 외부 고전압(Ext_Vpp)이 제공되지 않는 경우, 선택 고전압 발생기(111_b)는 전원전압(Vdd)을 이용하여 패스 전압(Vpass)을 발생한다.
도 5 및 도 6을 참조하여 자세히 설명하면, 제 1 시간(t1)에 외부 고전압(Ext_Vpp)이 선택 고전압 발생기(111_b)에 전달된다고 가정된다. 여기서 제 1 시간(t1)은 설정 레지스터(1225, 도 2 참조)에 외부 전압 모드 신호(OVMS)가 설정된 경우이다. 이 경우, 외부 전압 모드 신호(OVMS)는 제 1 시간(t1)에서 논리 로우(low)에서 논리 하이(high)로 천이된다. 스위칭 회로(111_b5)는 활성화된 외부 전압 모드 신호(OVMS)에 응답하여 턴 온(turn on) 된다. 따라서, 외부 고전압(Ext_Vpp)은 제 1 경로(1st Path)를 통해 전압 분배 회로(111_b6)에 전달된다.
한편, 이 경우, 펌핑 회로(111_b4)의 발진기(111_b1)는 활성화된 외부 전압 모드 신호(OVMS)를 수신한다. 펌핑 회로(111_b4)의 발진기(111_b1)는 활성화된 외부 전압 모드 신호(OVMS)에 응답하여, 발진신호(OSC)를 발생하지 않는다. 따라서, 펌핑 회로(111_b4)는 펌핑에 의한 내부 전압(Int_Vpp) 발생 동작을 수행하지 않는다. 결국, 제 1 시간(T1) 동안, 전압 분배 회로(111_b6)에는 제 1 경로(1st Path)에 의하여 Vpp 전압 레벨을 갖는 외부 고전압(Ext_Vpp)이 전달된다.
계속해서 도 5 및 도 6을 참조하면, 제 2 시간(t2)에서 선택 고전압 발생기(111_b)에 외부 고전압(Ext_Vpp)의 공급이 차단된다고 가정된다. 여기서 제 2 시간(t2)은 설정 레지스터(1225, 도 2 참조)에 외부 전압 모드 신호(OVMS)가 설정되지 않은 경우이다. 이 경우, 외부 전압 모드 신호(OVMS)는 제 2 시간(t2)에서 논리 하이에서 논리 로우로 천이된다. 스위칭 회로(111_b5)는 비활성화된 외부 전압 모드 신호(OVMS)에 응답하여 턴 오프(turn off) 된다. 따라서, 외부 고전압(Ext_Vpp)에 의한 전압 분배 회로(111_b6)로의 전압 공급이 차단된다.
한편, 이 경우, 펌핑 회로(111_b4)의 발진기(111_b1)는 비활성화된 외부 전압 모드 신호(OVMS)를 수신한다. 펌핑 회로(111_b4)의 발진기(111_b1)는 비활성화된 외부 전압 모드 신호(OVMS)에 응답하여, 발진신호(OSC)를 발생하고, 펌핑 회로(111_b4)는 펌핑에 의한 내부 전압(Int_Vpp, 예를 들어 전원전압(Vdd)) 발생 동작을 수행한다. 결국, 제 2 기간(T2) 동안, 전압 분배 회로(111_b6)에는 제 2 경로(2nd Path)에 의하여 Vpp 전압 레벨을 갖는 내부 전압(Int_Vpp)이 전달된다.
상술한 바와 같이, 선택 고전압 발생기(111_b)의 전압 분배 회로(111_b6)에는, 외부 고전압(Ext_Vpp)의 공급 여부에 따라, 서로 다른 경로를 통하여 Vpp 전압 레벨을 갖는 외부 고전압(Ext_Vpp) 혹은 내부 전압(Int_Vpp)이 제공된다. 전압 분배 회로(111_b6)는 제 1 경로(1st Path) 혹은 제 2 경로(2nd Path)를 통해서 제공된 Vpp 레벨의 전압을 분배(dividing)함으로써 패스 전압(Vpass)을 발생한다. 전압 분배 회로(111_b6)의 구체적인 구성은 이하의 도 7 내지 10을 참조하여 좀더 자세히 설명된다.
도 7은 도 5에 도시된 전압 분배 회로(111_b6)를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 전압 분배 회로(111_b6)는 전원 공급부(1), 전압 분배부(2), 바이어스 전류부(3), 비교부(4)를 포함한다.
전원 공급부(1)는 제 1 경로(1st Path, 도 5 참조) 혹은 제 2 경로(2nd Path, 도 5 참조)를 통해서 제공되는 Vpp 레벨의 전압(즉, 외부 고전압(Ext_Vpp) 혹은 내부 전압(Int_Vpp))의 공급 여부를 결정한다. 전원 공급부(1)는 피모스 트랜지스터(PM_L)를 포함한다.
전압 분배부(2)는 출력 노드(NO_L) 및 비교 노드(NC_L) 사이에 연결되고, 트림 코드에 따라 Vpp 전압을 분배함으로써, 출력 노드(NO_L)로 패스 전압(Vpass)을 출력한다.
전압 분배부(2)는 직렬 연결된 복수의 저항들(R2_L~R4_L), 복수의 저항들(R2_L~R4_L) 각각의 사이에 연결되는 트랜지스터들(M0_L~M2_L), 트랜지스터들(MO_L~M2_L)의 각각의 게이트들에 연결되는 스위치들(SW0_L~SW2_L)을 포함한다. 복수의 저항들(R2_L~R4_L) 각각은 트림 코드(TRM0_L~TRM2_L)에 따라 단락될 수 있다. 도 7에 도시된 트림 코드에 따라 단락될 수 있는 저항들(R2_L~R4_L)은 3개이지만, 본 발명이 여기에 한정될 필요는 없다. 본 발명의 전압 분배부는 적어도 하나의 트림 코드에 따라 단락될 수 있는 적어도 하나의 저항을 포함할 수 있다.
스위치들(SW0_L~SW2_L) 각각은 대응하는 트림 코드(TRM0_L~TRM2_L) 중 어느 하나 및 고전압(Vpp)을 입력받고, 트림 코드에 대응하는 전압을 대응하는 트랜지스터의 게이트에 입력한다.
바이어스 전류부(3)는 비교 노드(NC_L)와 접지단 사이에 연결되고, 전압 분배 회로(111_b6)의 활성화시 일정한 전류를 흐르게 한다. 바이어스 전류부(3)는 저항(R1_L)을 포함한다.
비교부(4)는 비교 노드(NC_L)의 전압을 저전압용 기준 전압(Vref_LV)과 비교하여 전원 공급부(1)의 활성여부를 결정한다. 예를 들어, 비교부(4)는 비교 노드(NC_L)의 전압이 저전압용 기준 전압(Vref_LV)와 동일하지 않을 때 계속해서 전원 공급부(1)를 활성화시킨다. 비교부(4)는 비교 노드(NC_L)의 전압을 입력받는 정입력단과 저전압용 기준 전압(Vref_LV)을 입력받는 부입력단을 포함한다.
도 8은 도 7에 도시된 전압 분배 회로(111_b6)에서 사용되는 트림 코드를 발생하는 트림 코드 발생기에 대한 제 1 실시 예를 보여주는 도면이다. 도 8을 참조하면, 트림 코드 발생기(5)는 제 1 데이터 래치(5_a) 및 제 2 데이터 래치(5_b)를 포함한다.
설명의 편의를 위하여 제 1 데이터 래치(5_a)는 패스 전압(Vpass)에 대한 데이터를 래치하고, 제 2 데이터 래치(5_b)는 읽기 패스 전압(Vread)에 대한 데이터를 래치하고 있다고 가정된다. 전압 분배 회로(111_b6, 도 7 참조)가 원하는 패스 전압(Vpass)을 출력하기 위하여, 제 1 데이터 래치(5_a)는 제 1 트림 코드 활성화 신호(TEN1)에 응답하여 래치된 데이터를 i(i는 0 이상의 정수)번째 트림 코드(TRMi_L)로 출력한다. 반대로, 전압 분배 회로(111_b6)가 원하는 읽기 패스 전압(Vread)을 출력하기 위하여, 제 2 데이터 래치(5_b)는 제 2 트림 코드 활성화 신호(TEN2)에 응답하여 래치된 데이터를 i번째 트림 코드(TRMi_L)로 출력한다.
도 9는 도 7에 도시된 전압 분배 회로(111_b6)에서 사용되는 트림 코드 발생기에 대한 제 2 실시 예를 보여주는 도면이다. 도 9를 참조하면, 트림 코드 발생기(8)는 제 1 이퓨즈(6_a), 제 2 이퓨즈(6_b) 및 스위치(6_c)를 포함한다.
설명의 편의를 위하여 제 1 이퓨즈(6_a)는 패스 전압(Vpass)에 대응하는 이퓨즈 값을 포함하며, 제 2 이퓨즈(6_b)는 읽기 패스 전압(Vread)에 대응하는 이퓨즈 값을 포함하고 있다고 가정하겠다. 전압 분배 회로(111_b6)가 원하는 패스 전압(Vpass)을 출력하기 위하여, 스위치(6_c)는 제 1 이퓨즈(6_a)의 이퓨즈 값에 대응하는 데이터를 i(i는 0 이상의 정수)번째 트림 코드(TRMi_L)로 출력한다. 반대로, 전압 분배 회로(111_b6)가 원하는 읽기 패스 전압(Vread)을 출력하기 위하여, 스위치(6_c)는 제 2 이퓨즈(6_b)의 이퓨즈 값에 대응하는 데이터를 i번째 트림 코드(TRMi_L)로 출력한다.
도 10은 도 7에 도시된 스위치(SW0_L)를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 트림 스위치(SW0_L)는 제 1 및 제 2 피모스 트랜지스터들(PM1, PM2), 제 1 및 제 2 엔모스 트랜지스터들(NM1, NM2) 및 제 1 및 제 2 인버터들(INV1, INV2)를 포함한다. 트림 스위치(LV_SW0)는 트림 코드(TRM0_1)의 레벨을 고전압(Vpp)의 레벨로 변환하는 레벨 쉬프터이다. 여기서, 트림 코드(TRM0_L)는 전원전압(Vdd)의 레벨을 갖고, 전원전압(Vdd)의 레벨은 고전압(Vpp)의 레벨보다 작다. 도 7에 도시된 제 2 및 제 3 스위치들(SW1_L, SW2_L)도 제 1 스위치(SW0_L)와 동일하게 구현된다.
한편, 도 5 내지 도 10을 참조하여 설명된, 선택 고전압 발생기(111_b, 도 3 참조)의 구성 및 동작은 예시적인 것이며, 다양하게 변형될 수는 있다는 것은 당업자에게 알려 질 것이다. 선택 고전압 발생기(111_b)의 변형 예는 이하의 도 11에서 좀더 자세히 설명될 것이다.
도 11은 도 3의 선택 고전압 발생기(111_b)의 회로 구성에 대한 다른 실시 예를 보여주는 블록도이다. 도 11의 선택 고전압 발생기(111_b')의 구성은 스위칭 회로(111_b5)와 전압 분배 회로(111_b6)의 위치가 변경된 점을 제외하면, 도 5의 선택 고전압 발생기(111_b)와 유사하다. 따라서, 아래에서는 동일한 구성요소는 동일한 참조 번호를 사용하여 설명될 것이며, 중복된 설명은 생략될 것이다.
도 11을 참조하면, 도 11의 선택 고전압 발생기(111_b')는 발진기(111_b1), 레귤레이터(111_b2), 전하 펌프(111_b3), 스위칭 회로(111_b5), 그리고 전압 분배 회로(111_b6)를 포함한다. 발진기(111_b1), 레귤레이터(111_b2) 및 전하 펌프(111_b3)는 펌핑 회로(111_b4)를 구성한다. 실시 예에 있어서, 펌핑 회로(111_b4)는 전하 펌프(111_b3)의 뒷단에 내부 패스 전압(Int_Vpass)를 발생하기 위한 전압 분배 회로(도시되지 않음)를 더 포함할 수 있다. 도 11의 선택 고전압 발생기(111_b')는 외부 고전압(Ext_Vpp)의 제공 여부에 따라 서로 다른 스킴(scheme)을 이용하여 패스 전압(Vpass)을 발생한다.
구체적으로, 외부 고전압(Ext_Vpp)이 제공되는 경우, 전압 분배 회로(111_b6)는 외부 고전압(Ext_Vpp)을 분배(dividing)함으로써 외부 패스 전압(Ext_Vpass)을 발생한다. 이 경우, 스위칭 회로(111_b5)는 활성화된 외부 전압 모드 신호(OVMS)에 응답하여, 제 1 경로(1st Path)의 외부 패스 전압(Ext_Vpass)을 패스 전압(Vpass)으로 출력한다. 한편, 펌핑 회로(111_b4)는 활성화된 외부 전압 모드 신호(OVMS)에 응답하여 내부 패스 전압(Int_Vpass)의 발생 동작을 중단한다.
외부 고전압(Ext_Vpp)이 제공되지 않는 경우, 펌핑 회로(111_b4)는 전원전압(Vdd)을 펌핑(Pumping)함으로써 내부 패스 전압(Int_Vpass)을 발생한다. 이 경우, 스위칭 회로(111_b5)는 비활성화된 외부 전압 모드 신호(OVMS)에 응답하여, 제 2 경로(2nd Path)의 내부 패스 전압(Int_Vpass)을 패스 전압(Vpass)으로 출력한다.
도 3 내지 도 11을 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(1221, 도 3 참조)는 외부 전압 모드(OVM)를 지원하며, 전압 발생 회로(110, 도 3 참조)는 외부 고전압(Ext_Vpp)을 이용하여 비선택된 워드라인들에 제공될 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread)을 발생할 수 있다.
전압 발생 회로(110, 도 3 참조)에 의하여 발생한 워드라인 전압은 로우 선택 회로(120, 도 3 참조)를 통하여 워드라인들에 제공된다. 이하의 도 12 및 도 13에서는, 전압 발생 회로(110)에서 발생한 전압들을 워드라인들에 제공하기 위한 로우 선택 회로(120)가 좀더 자세히 설명될 것이다.
도 12는 도 3의 전압 선택 스위치(121)를 좀더 자세히 보여주는 블록도이다. 도 12를 참조하면, 전압 선택 스위치(121)는 디코딩 유닛(121_a) 및 복수의 구동 유닛들(121_b1~121_bn)을 포함한다.
디코딩 유닛(121_a)은 로우 어드레스(RAi)를 디코딩하여, 디코딩된 로우 어드레스들(DRA_1~DRA_n)을 발생한다. 디코딩 유닛(121_a)은 디코딩된 로우 어드레스들(DRA_1~DRA_n)을 복수의 구동 유닛들(121_b1~121_bn) 중 대응하는 구동 유닛에 전달한다.
프로그램 동작 실행 구간에서, 복수의 구동 유닛들(121_b1~121_bn)은 전압 발생 회로(110, 도 3 참조)로부터 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 각각 수신한다. 복수의 구동 유닛들(121_b1~121_bn)은 디코딩된 로우 어드레스에 응답하여 선택 신호들(S<1>~S<n>) 중 어느 하나를 활성화한다. 복수의 구동 유닛들(121_b1~121_bn) 중 활성화된 선택 신호에 대응하는 구동 유닛은 선택 신호에 프로그램 전압(Vpgm)을 전송한다. 복수의 구동 유닛들(121_b1~121_bn) 중 비활성화된 선택 신호들에 대응하는 구동 유닛들은 선택 신호에 패스 전압(Vpass)을 각각 전송한다.
검증 읽기 동작 혹은 읽기 동작 시에, 복수의 구동 유닛들(121_b1~121_bn)은 전압 발생 회로(110, 도 1 참조)으로부터 검증 읽기 전압(Vvfy), 읽기 패스 전압(Vread), 및 읽기 전압(Vrd)을 각각 수신한다. 복수의 구동 유닛들(121_b1~121_bn)은 디코딩된 로우 어드레스에 응답하여 선택 신호들(S<1>~S<n>) 중 어느 하나를 활성화한다. 복수의 구동 유닛들(121_b1~121_bn) 중 활성화된 선택 신호에 대응하는 구동 유닛은 선택 신호를 읽기 전압(Vrd) 혹은 검증 읽기 전압(Vvfy)으로 구동한다. 복수의 구동 유닛들(121_b1~121_bn) 중 비활성화된 선택 신호들에 대응하는 구동 유닛들은 선택 신호들 읽기 패스 전압(Vread)으로 각각 구동한다.
한편, 전압 선택 스위치(121)에서 발생된 선택 신호들(S<1>~S<n>)은 로우 디코더(122)에 제공된다. 이는 이하의 도 13에서 좀더 자세히 설명된다.
도 13은 도 3의 로우 디코더(122) 및 메모리 셀 어레이(130)를 좀더 자세히 보여주는 블록도이다. 메모리 셀 어레이(130)는 복수의 메모리 블록들을 포함한다. 설명의 편의상, 도 13에서는 하나의 메모리 블록 및 이에 연결된 로우 디코더(122)가 예시적으로 도시되어 있다.
도 13을 참조하면, 로우 디코더(122)는 로우 어드레스(RAj)에 응답하여 메모리 블록을 선택한다. 즉, 로우 디코더(122)는 로우 어드레스(RAj)에 대응하는 블록 제어 신호(BS)를 활성화하고, 블록 제어 신호(BS)는 블록 선택 트랜지스터들(BS0~BSn+1)을 턴 온 시킨다. 따라서, 선택 신호 라인들(SL1~SLn)과 워드라인들(WL1~WLn)은 서로 연결되고, 선택 신호들(S<1>~S<n>)이 워드라인들에 제공된다.
예를 들어, 프로그램 동작 시에, 프로그램 전압(Vpgm)으로 구동된 선택 신호는 선택된 워드라인에 제공되고, 패스 전압(Vpass)으로 구동된 선택 신호들은 비선택된 워드라인들에 제공된다. 다른 예로, 읽기 동작 혹은 검증 읽기 동작 시에, 읽기 전압(Vrd) 혹은 검증 읽기 전압(Vvfy)으로 구동된 선택 신호는 선택된 워드라인에 제공되고, 읽기 패스 전압(Vread)으로 구동된 선택 신호는 비선택된 워드라인들에 제공된다.
메모리 셀 어레이(130)의 메모리 블록은 복수의 비트라인들(BL1~BLm)에 각각 대응하는 복수의 스트링들을 포함한다. 각 스트링은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결된 메모리 셀들(M1~Mn)을 포함한다. 각 스트링의 메모리 셀들은 대응하는 워드라인에 공통으로 연결된다.
프로그램 동작 시에, 선택된 워드라인에 연결된 메모리 셀들은 워드라인을 통하여 프로그램 전압(Vpgm)을 수신하고, 비선택된 워드라인들에 연결된 메모리 셀들은 워드라인들을 통하여 패스 전압(Vpass)을 수신한다. 읽기 동작 혹은 검증 읽기 동작 시에, 선택된 워드라인에 연결된 메모리 셀들은 워드라인을 통하여 읽기 전압(Vrd) 혹은 검증 읽기 전압(Vvfy)을 수신하고, 비선택된 워드라인들에 연결된 메모리 셀들은 워드라인들을 통하여 읽기 패스 전압(Vread)을 수신한다.
상술한 바와 같이, 전압 발생 회로(110, 도 3 참조)에서 발생된 워드라인 전압들은 로우 선택 회로(120)를 통하여 워드라인들에 전달된다. 비휘발성 메모리 장치(1221, 도 3 참조)가 외부 전압 모드(OVM)에 진입하는 경우, 전압 발생 회로(110)는 전원전압(Vdd)을 이용하여 선택 워드라인에 제공되는 프로그램 전압(Vpgm)을 발생하고, 외부 고전압(Ext_Vpp)을 이용하여 비선택 워드라인들에 제공되는 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread)을 발생한다.
이하의 도 14 내지 도 17에서는, 외부 고전압(Ext_Vpp)을 이용하여 검증 읽기 동작 혹은 읽기 동작 구간에서 선택된 워드라인에 제공될 전압, 즉, 검증 읽기 전압(Vvfy) 혹은 읽기 전압(Vrd)을 발생하는 본 발명의 다른 실시 예가 설명될 것이다.
Ⅲ. 외부 고전압을 이용하여 전원전압( Vdd )보다 높은 검증 읽기 전압 혹은 읽기 전압을 발생하는 비휘발성 메모리 장치
도 14는 도 2의 비휘발성 메모리 장치(1221)의 다른 실시 예(1221')를 좀더 자세히 보여주는 블록도이다. 도 14의 비휘발성 메모리 장치(1221')는 외부 전압 모드(OVM)를 지원하며, 외부 고전압(Ext_Vpp)을 이용하여 선택된 워드라인에 제공될 저전압(예를 들어, 읽기 전압(Vrd) 혹은 검증 읽기 전압(Vvfy))을 발생한다.
도 14의 비휘발성 메모리 장치(1221')의 구성 및 동작은 전압 발생 회로(210)를 제외하면, 도 3의 비휘발성 메모리 장치(1221)의 구성 및 동작과 유사하다. 따라서, 설명의 편의상, 아래에서는 도 14의 전압 발생 회로(210)가 중점적으로 설명되며, 중복된 설명은 생략된다.
도 14를 참조하면, 비휘발성 메모리 장치(1221')는 전압 발생 회로(210), 로우 선택 회로(220), 메모리 셀 어레이(230), 읽기 및 쓰기 회로(240), 데이터 입출력 회로(250), 그리고 제어 로직(260)을 포함한다.
전압 발생 회로(210)는 메모리 셀 어레이(230)의 워드라인들(WL)에 제공될 전압들(즉, 워드라인 전압들)을 발생한다. 전압 발생 회로(210)는 외부 전압 모드 신호(OVMS)에 응답하여, 외부 고전압(Ext_Vpp)을 이용하여 선택된 워드라인에 제공될 읽기 전압(Vrd) 혹은 검증 읽기 전압(Vvfy)을 발생한다. 전압 발생 회로(210)는 고전압 발생기(211) 및 저전압 발생기(212)를 포함한다.
고전압 발생기(211)는 제어 로직(160)의 제어에 응답하여, 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 읽기 패스 전압(Vread)을 각각 발생한다. 도 14의 고전압 발생기(211)는 외부 고전압(Ext_Vpp)의 제공 여부와 무관하게, 전원전압(Vdd)을 이용하여 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 읽기 패스 전압(Vread)을 각각 발생한다.
저전압 발생기(212)는 제 1 저전압 발생기(212_a)와 제 2 저전압 발생기(212_b)를 구비한다. 제 1 저전압 발생기(212_a) 및 제 2 저전압 발생기(212_b)는 제어 로직(160)의 제어에 응답하여, 읽기 전압(Vrd) 혹은 검증 읽기 전압(Vvfy)을 발생한다.
제 1 저전압 발생기(212_a)는 전원전압(Vdd)을 이용하여 읽기 전압(Vrd) 혹은 검증 읽기 전압(Vvfy)을 발생한다. 설명의 편의상, 아래에서는, 제 1 저전압 발생기(212_a)가 제 1 읽기 전압(Vrd1) 혹은 제 1 검증 읽기 전압(Vvfy1)을 발생한다고 가정된다. 제 1 읽기 전압(Vrd1) 및 제 1 검증 읽기 전압(Vvfy1)의 전압 레벨은, 예를 들어, 전원전압(Vdd)의 전압 레벨과 동일 혹은 작은 레벨일 것이다.
제 2 저전압 발생기(212_b)는 제어 로직(160)의 제어에 응답하여, 소정 전압(예를 들어, 전원전압(Vdd))보다 높은 전압 레벨을 갖는 읽기 전압(Vrd2~Vrdn) 혹은 검증 읽기 전압(Vvfy2~Vvfyn)을 발생한다. 제 2 저전압 발생기(212_b)는 외부 고전압(Ext_Vpp) 혹은 내부 전압(Int_Vpp)을 낮춤으로써, 읽기 전압(Vrd2~Vrdn) 혹은 검증 읽기 전압(Vvfy2~Vvfyn)을 발생할 수 있다.
자세히 설명하면, 외부 고전압(Ext_Vpp)이 제공되는 경우, 제 2 저전압 발생기(212_b)는 외부 전압 모드 신호(OVMS)에 응답하여, 외부 고전압(Ext_Vpp)을 낮춤(lowering)으로써 선택된 워드라인에 제공될 읽기 전압(Vrd2~Vrdn) 혹은 검증 읽기 전압(Vvfy2~Vvfyn)을 발생한다. 이 경우, 읽기 전압(Vrd2~Vrdn) 및 검증 읽기 전압(Vvfy2~Vvfyn)의 전압 레벨은 전원전압(Vdd)보다 높은 전압 레벨을 갖는다.
외부 고전압(Ext_Vpp)이 제공되지 않는 경우, 제 2 저전압 발생기(212_b)는 내부 전압(Int_Vpp, 도 5 참조)을 분배함으로써 선택된 워드라인에 제공될 읽기 전압(Vrd2~Vrdn) 혹은 검증 읽기 전압(Vvfy2~Vvfyn)을 발생한다. 이 경우, 내부 전압(Int_Vpp)은 고전압 발생기(211)로부터 전달되며, 내부 전압(Int_Vpp)은 외부 고전압(Ext_Vpp)과 동일한 Vpp 전압 레벨을 가질 것이다. 내부 전압(Int_Vpp)을 발생하기 위한 고전압 발생기(211)의 구성은 도 4의 노멀 고전압 발생기(111_a) 및 도 5의 펌핑 회로(111_b4)의 구성과 동일하므로, 자세한 설명은 생략된다.
도 15 및 도 16은 도 14의 전압 발생 회로(210)의 동작을 설명하기 위한 도면이다. 도 15는 프로그램 동작과 함께 진행되는 검증 읽기 동작에서, 검증 읽기 전압들(Vvfy1~Vvfy3)의 전압 레벨들을 예시적으로 보여준다. 도 16은 메모리 셀들의 문턱 전압의 산포에 따른 읽기 전압들(Vrd1~Vrd3)의 전압 레벨들을 예시적으로 보여준다.
도 15를 참조하면, 비휘발성 메모리 장치(200, 도 14 참조)는 ISPP(Incremental Step Pulse Program)에 의하여 프로그램 동작을 수행하며, 예시적으로 3개의 검증 읽기 전압들(Vvfy1~Vvfy3)을 이용하여 검증 읽기 동작을 수행한다. 다만, 검증 읽기 전압들의 개수는 특정 개수에 국한되지 않고 다양하게 설정될 수 있다.
3개의 검증 전압들(Vvfy1~Vvfy3)을 이용하여 검증 읽기 동작을 수행하는 경우, 도 15에 도시된 바와 같이, 제 1 검증 읽기 전압(Vvfy1)의 전압 레벨은 기준 전압(Vref)보다 낮고, 제 2 및 제 3 검증 읽기 전압(Vvfy2, Vvfy3)의 전압 레벨은 기준 전압(Vref)보다 높을 수 있다. 여기서, 기준 전압(Vref)은 전원전압(Vdd)과 동일하거나 유사한 전압 레벨을 갖는다.
이 경우, 도 14의 저전압 발생기(212)는 기준 전압(Vref)보다 낮은 검증 읽기 전압(즉, Vvfy1)은 전원전압(Vdd)을 이용하여 발생하고, 기준 전압(Vref)보다 높은 검증 읽기 전압(즉, Vvfy2, Vvfy3)은 외부 고전압(Ext_Vpp)을 이용하여 발생할 수 있다.
예를 들어, 저전압 발생기(212)의 제 1 저전압 발생기(212_a)는 전원전압(Vdd)을 제 1 검증 읽기 전압(Vvfy1)으로 출력함으로써, 제 1 검증 읽기 전압(Vvfy1)을 발생할 수 있다. 저전압 발생기(212)의 제 2 저전압 발생기(212_b)는 외부 고전압(Ext_Vpp)을 낮춤(lowering)으로써, 제 2 및 제 3 검증 읽기 전압(Vvfy2, Vvfy3)을 발생할 수 있다.
도 16을 참조하면, 메모리 셀 어레이(230, 도 14 참조)의 메모리 셀들은 4 개의 문턱 전압의 산포를 갖는다. 즉, 메모리 셀들은 각각 소거 상태(ST0), 제1 프로그램 상태(ST1), 제 2 프로그램 상태(ST2), 및 제 3 프로그램 상태(ST3)의 문턱 전압 산포를 갖는다. 다만, 이는 예시적인 것이며, 메모리 셀들이 가질 수 있는 논리 상태(ST0~ST3) 및 논리 상태의 개수는 특정 형태에 국한되지 않고 다양하게 구성될 수 있다.
메모리 셀들이 각각 4개의 문턱 전압의 산포를 갖는 경우, 읽기 동작이 수행되기 위해서는, 3 개의 읽기 전압들(Vrd1~Vrd3)이 필요하다. 이 경우, 도 16에 도시된 바와 같이, 제 1 읽기 전압(Vrd1)의 전압 레벨은 기준 전압(Vref)보다 낮고, 제 2 및 제 3 읽기 전압(Vrd2, Vrd3)의 전압 레벨은 기준 전압(Vref)보다 높을 수 있다. 여기서, 기준 전압(Vref)은 전원전압(Vdd)과 동일하거나 유사한 전압 레벨을 갖는다.
이 경우, 저전압 발생기(212)는 검증 읽기 전압의 발생 동작과 유사하게, 읽기 전압의 발생 동작을 수행할 수 있다. 즉, 저전압 발생기(212)의 제 1 저전압 발생기(212_a)는 기준 전압(Vref)보다 낮은 읽기 전압(즉, Vrd1)을 전원전압(Vdd)을 이용하여 발생하고, 저전압 발생기(212)의 제 2 저전압 발생기(212_b)는 기준 전압(Vref)보다 높은 읽기 전압(즉, Vrd2, Vrd3)을 외부 고전압(Ext_Vpp)을 이용하여 발생할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 저전압 발생기(212)는 전원전압(Vdd)의 전압 레벨과 유사하거나 낮은 워드라인 전압은 전원전압(Vdd)을 이용하여 발생하고, 전원전압(Vdd)의 전압 레벨보다 높은 워드라인 전압은 외부 고전압(Ext_Vpp) 혹은 내부 전압(Int_Vpp)을 이용하여 발생한다. 아래에서는 외부 고전압(Ext_Vpp) 혹은 내부 전압(Int_Vpp)을 이용하여 워드라인 전압을 발생하는 제 2 저전압 발생기(212_b)의 구조 및 동작이 좀더 자세히 설명된다.
도 17은 도 14의 제 2 저전압 발생기(212_b)의 구조를 좀더 자세히 보여주는 도면이다.
도 14 내지 도 16을 참조하여 설명된 바와 같이, 외부 고전압(Ext_Vpp)이 제공되는 경우, 도 14의 제 2 저전압 발생기(212_b)는 외부 고전압(Ext_Vpp)을 이용하여 기준 전압(Vref)보다 높은 검증 읽기 전압 혹은 읽기 전압을 발생한다.
또한, 외부 고전압(Ext_Vpp)이 제공되지 않는 경우, 도 14의 제 2 저전압 발생기(212_b)는 내부 전압(Int_Vpp)을 이용하여 기준 전압(Vref)보다 높은 검증 읽기 전압 혹은 읽기 전압을 발생한다. 이를 위하여, 도 17에 도시된 바와 같이, 제 2 저전압 발생기(212_b)는 스위칭 회로(212_b1) 및 전압 분배 회로(212_b2)를 포함한다.
스위칭 회로(212_b1)는 제 1 경로(1st Path)를 통하여 외부 고전압(Ext_Vpp)을 수신하고, 제 2 경로(2nd Path)를 통하여 내부 전압(Int_Vpp)을 수신한다. 스위칭 회로(212_b1)는 외부 전압 모드 신호(OVMS)에 응답하여, 외부 고전압(Ext_Vpp) 혹은 내부 전압(Int_Vpp) 중 어느 하나를 전압 분배 회로(212_b2)에 전달한다.
예를 들어, 외부 전압 모드 신호(OVMS)가 활성화된 경우, 스위칭 회로(212_b1)는 제 1 경로(1st Path)를 통하여 외부 고전압(Ext_Vpp)을 수신하며, 이를 전압 분배 회로(212_b2)에 전달한다. 다른 예로, 외부 전압 모드 신호(OVMS)가 비활성화된 경우, 스위칭 회로(212_b1)는 제 2 경로(2nd Path)를 통하여 내부 전압(Int_Vpp)을 수신하며, 이를 전압 분배 회로(212_b2)에 전달한다.
한편, 내부 전압(Int_Vpp)은 고전압 발생기(211)로부터 제공되며, 내부 전압(Int_Vpp)을 발생하기 위한 고전압 발생기(211)의 구성 및 동작은 도 4의 노멀 고전압 발생기(111_a) 및 도 5의 펌핑 회로(111_b4)의 구성 및 동작과 유사다. 따라서, 자세한 설명은 생략된다. 또한, 전압 분배 회로(212_b2)의 구성 및 동작은 도 7 내지 도 10에서 설명된 전압 분배 회로(111_b6)의 구성 및 동작과 유사하므로 자세한 설명은 생략된다.
상술한 바와 같이, 도 14의 비휘발성 메모리 장치(1221')는 외부 전압 모드(OVM)를 지원하며, 전압 발생 회로(210)는 외부 고전압(Ext_Vpp)을 이용하여 기준 전압(Vref, 혹은 전원전압(Vdd))보다 높은 검증 읽기 전압 혹은 읽기 전압을 발생할 수 있다.
한편, 도 14 내지 도 17에서, 제 1 저전압 발생기(212_a)는 하나의 검증 읽기 전압(즉, Vvfy1) 혹은 하나의 읽기 전압(Vrd1)을 발생한다. 다만, 이는 예시적인 것으로 이해되어야 한다. 예를 들어, 제 1 저전압 발생기(212_a)에서 발생되는 검증 읽기 전압의 개수 혹은 읽기 전압의 개수는 기준 전압(Vref)의 전압 레벨에 따라 다양하게 변형될 수 있다.
한편, 도 3에서 전압 발생 회로(110)의 고전압 발생기(111)는 외부 고전압(Ext_Vpp)을 이용하거나 혹은 전원전압(Vdd)를 이용하여 비선택 워드라인에 제공되는 패스 전압(Vpass) 및 읽기 패스 전압(Vread)을 발생하고, 도 14에서 전압 발생 회로(210)의 저전압 발생기(212)는 외부 고전압(Ext_Vpp)을 이용하거나 전원전압(Vdd)을 이용하여 검증 읽기 전압(Vvfy) 및 읽기 전압(Vrd)을 발생한다.
다만, 이는 예시적인 것이며, 도 3의 고전압 발생기(111)와 도 14의 저전압 발생기(212)는 하나의 전압 발생 회로로 구현될 수 있다. 이는 이하의 도 18에서 좀더 자세히 설명된다.
Ⅳ. 외부 고전압을 이용하여 고전압 및 저전압의 워드라인 전압을 발생하는 비휘발성 메모리 장치
도 18은 도 2의 비휘발성 메모리 장치(1221)의 다른 실시 예(1221")를 좀더 자세히 보여주는 블록도이다. 도 18의 비휘발성 메모리 장치(1221")는 외부 전압 모드(OVM)를 지원한다. 도 18을 참조하면, 비휘발성 메모리 장치(1221")는 전압 발생 회로(310), 로우 선택 회로(320), 메모리 셀 어레이(330), 읽기 및 쓰기 회로(340), 데이터 입출력 회로(350), 그리고 제어 로직(360)을 포함한다.
전압 발생 회로(310)는 고전압 발생기(311) 및 저전압 발생기(312)를 포함한다. 고전압 발생기(311)는 노멀 고전압 발생기(311_a) 및 선택 고전압 발생기(311_b)를 포함하고, 저전압 발생기(312)는 제 1 저전압 발생기(312_a) 및 제 2 저전압 발생기(312_b)를 포함한다.
외부 고전압(Ext_Vpp)이 제공되는 경우, 선택 고전압 발생기(311_b)는 외부 고전압(Ext_Vpp)을 이용하여 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread)을 발생할 수 있다. 선택 고전압 발생기(311_b)의 구성 및 동작은 도 3의 선택 고전압 발생기(111_b)의 구성 및 동작과 유사하므로, 자세한 설명은 이하 생략된다.
외부 고전압(Ext_Vpp)이 제공되는 경우, 제 2 저전압 발생기(312_b)는 외부 고전압(Ext_Vpp)을 이용하여 읽기 전압들(Vrd2~Vrdn) 혹은 검증 읽기 전압들(Vvfy2~Vvfyn)을 발생할 수 있다. 제 2 저전압 발생기(312_b)의 구성 및 동작은 도 14의 제 2 저전압 발생기(212_b)의 구성 및 동작과 유사하므로, 자세한 설명은 이하 생략된다.
도 19는 도 1의 메모리 시스템(1200)의 동작을 간략히 설명하기 위한 순서도이다. 아래에서는 도 1 및 도 19를 참조하여, 도 1의 메모리 시스템(1200)의 동작이 좀더 자세히 설명될 것이다.
메모리 시스템(1200)은 호스트(1100)로부터 외부 전원 활성화 신호(EPM_en)를 수신한다(S110).
메모리 시스템(1200)의 메모리 제어기(1210)는 외부 전원 활성화 신호(EPM_en)에 응답하여, 외부 전압 모드(OVM)를 설정하기 위한 제어 신호와 데이터('전원 제어 정보'(power control information))를 비휘발성 메모리 장치에 전송한다(S120).
외부 전압 모드(OVM)로 설정된 비휘발성 메모리 장치는, 외부 고전압(Ext_Vpp)을 이용하여 비선택 워드라인에 제공되는 패스 전압 혹은 읽기 검증 동작시 및 읽기 동작시 비선택 워드라인들에 제공되는 읽기 패스 전압을 발생한다(S130). 이와 더불어 외부 전압 모드(OVM)로 설정된 비휘발성 메모리 장치는 외부 고전압(Ext_Vpp)을 이용하여 선택 워드라인의 전원전압(Vdd)보다 높은 읽기 전압 및 읽기 검증 전압을 발생한다.
한편, 도 1에서, 메모리 시스템(1200)는 호스트(1100)로부터의 외부 전원 활성화 신호(EPM_en)를 통하여 외부 고전압(Ext_Vpp)의 제공 여부에 대한 정보를 획득한다. 다만, 이는 예시적인 것이며 본 발명의 기술적 사상은 이에 한정되지 않는다.
예를 들어, 호스트의 종류 및 버전(version)에 따라, 호스트는 외부 전원 활성화 신호(EPM_en)를 메모리 시스템에 제공하는 기능을 지원하지 않을 수 있다. 본 발명의 다른 실시 예에 따른 메모리 시스템은 이러한 호스트에도 접속되어 사용될 수 있다. 이는 이하에서 좀더 자세히 설명될 것이다.
Ⅴ. 외부 고전압 감지 기능을 지원하는 메모리 시스템
도 20은 본 발명의 다른 실시 예에 따른 전자 장치(2000)의 개략적인 구성을 보여주는 도면이다. 도 20을 참조하면, 전자 장치(2000)는 호스트(2100) 및 메모리 시스템(2200)을 포함한다. 도 20의 전자 장치(2000)는 도 1의 전자 장치(1000)와 유사하다. 따라서, 아래에서는 도 1의 전자 장치(1000)와의 차이점이 중점적으로 설명된다.
도 20의 메모리 시스템(2200)은 메모리 제어기(2210) 및 비휘발성 메모리 장치부(2220)를 포함한다. 도 20의 호스트(2100)는 도 1의 호스트(1100)와 달리, 외부 전원 활성화 신호(EPM_en)를 메모리 시스템(2200)에 제공하지 않는다. 외부 고전압(Ext_Vpp)의 제공 여부를 감지하기 위하여, 도 20의 메모리 시스템(2200)는 도 1의 메모리 시스템(1200)와 달리 외부 고전압(Ext_Vpp)의 수신 여부를 감지하는 외부 고전압 감지 회로(2211)를 더 포함한다.
메모리 시스템(2200)의 패드(2230)는 외부 전원(20)으로부터 외부 고전압(Ext_Vpp)을 수신한다. 패드(2230)는, 예를 들어, 호스트(2100)를 통하여 외부 고전압(Ext_Vpp)을 수신하도록 구현될 수 있다. 패드(2230)는 수신된 외부 고전압(Ext_Vpp)을 비휘발성 메모리 장치들(2221~2224)에 전달한다.
외부 고전압 감지 회로(2211)는 패드(2230)로부터 외부 고전압(Ext_Vpp)의 수신 여부를 감지한다. 예를 들어, 외부 고전압(Ext_Vpp)이 패드(2230)에 수신된 경우, 외부 고전압 감지 회로(2211)는 외부 고전압(Ext_Vpp)이 수신되었음을 감지하고, 비휘발성 메모리 장치들에 외부 전압 모드(OVM)를 설정하도록 제어신호 및 데이터를 전송하여 비휘발성 메모리 장치(예를 들어, 제 1 비휘발성 메모리 장치들을 활성화한다. 비휘발성 메모리 장치의 동작은 도 3 내지 도 19에서 설명된 바와 유사하므로, 자세한 설명은 생략된다.
한편, 도 20에서, 외부 고전압 감지 회로(2211)는 메모리 제어기(2210) 내에 구비되나, 이에 한정되는 것은 아니다. 예를 들어, 외부 고전압 감지 회로(2211)는 메모리 제어기(2210) 외부에 구비되거나, 외부 전압 모드(OVM)를 지원하는 비휘발성 메모리 장치(예를 들어, 제 1 비휘발성 메모리 장치(2221)) 내에 구비될 수 있다. 이하의 도 21 및 도 22에서는, 제 1 비휘발성 메모리 장치(2221)가 외부 고전압 감지 회로를 구비하는 실시 예가 좀더 자세히 설명된다.
도 21는 본 발명의 다른 실시 예에 따른 전자 장치(3000)의 개략적인 구성을 보여주는 도면이다. 도 21은 도 20에 도시된 제 1 비휘발성 메모리 장치(3221)의 구성을 좀더 자세히 보여주는 도면이다. 도 22 및 도 23에서, 외부 고전압 감지 회로(3221)는 외부 전압 모드(OVM)를 지원하는 제 1 비휘발성 메모리 장치(3221) 내에 구비된다.
도 21를 참조하면, 패드(3230)는 외부 전원(30)으로부터 외부 고전압(Ext_Vpp)을 수신하고, 외부 고전압(Ext_Vpp)을 제 1 비휘발성 메모리 장치(3221)에 제공한다. 이 경우, 제 1 비휘발성 메모리 장치(3221)는 외부 전압 모드(OVM)를 지원하며, 외부 고전압(Ext_Vpp)의 수신 여부를 감지하는 외부 고전압 감지 회로(3240)를 구비한다.
도 22를 참조하면, 제 1 비휘발성 메모리(3221)의 외부 고전압 감지 회로(3240)는 외부 고전압(Ext_Vpp)의 수신 여부를 감지한다. 외부 고전압(Ext_Vpp)의 수신이 감지된 경우, 외부 고전압 감지 회로(3240)는 외부 전압 모드(OVM)가 활성화되도록 제어 로직(460)에 신호를 제공한다. 제어 로직(460)은 제어 신호에 응답하여 외부 전압 모드 신호(OVMS)를 전압 발생 회로(410)에 전달하고, 전압 발생 회로(410)는 외부 고전압(Ext_Vpp)을 이용하여 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread)을 발생한다.
한편, 도 22에서, 전압 발생 회로(410)는 외부 고전압(Ext_Vpp)을 이용하여 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread)을 발생하나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 전압 발생 회로(410)는, 도 14에 도시된 바와 같이, 외부 고전압(Ext_Vpp)을 이용하여 검증 읽기 전압(Vvfy) 혹은 읽기 전압(Vrd)을 발생하도록 구성될 수 있다. 다른 예로, 전압 발생 회로(410)는, 도 18에 도시된 바와 같이, 외부 고전압(Ext_Vpp)을 이용하여 패스 전압(Vpass), 읽기 패스 전압(Vread), 검증 읽기 전압(Vvfy), 혹은 읽기 전압(Vrd)을 발생하도록 구성될 수 있다.
도 23은 도 20의 메모리 시스템(2200)의 동작을 간략히 설명하기 위한 순서도이다. 아래에서는 도 20 및 도 23을 참조하여, 도 21의 메모리 시스템(2200)의 동작이 좀더 자세히 설명될 것이다.
메모리 시스템(2200)의 외부 고전압 감지 회로(2211)는 외부 고전압(Ext_Vpp)이 패드(2230)에 수신되었는지의 여부를 감지한다(S310).
외부 고전압(Ext_Vpp)의 수신이 감지된 경우, 외부 고전압 감지 회로(2211)는 비휘발성 메모리 장치들을 외부 전압 모드(OVM)로 활성화한다(S320). 한편, 패드(2230)에 수신된 외부 고전압(Ext_Vpp)은 외부 전압 모드(OVM)로 설정된 비휘발성 메모리 장치에 제공된다.
외부 전압 모드(OVM)로 설정된 비휘발성 메모리 장치는, 외부 고전압(Ext_Vpp)을 이용하여 워드라인 전압들(Vx)을 발생한다(S330).
도 24는 도 21 및 도 22의 외부 전압 모드(OVM)를 지원하는 비휘발성 메모리 장치(예를 들어, 제 1 비휘발성 메모리 장치(3221))의 동작을 간략히 설명하기 위한 도면이다. 아래에서는 도 22를 참조하여, 외부 전압 모드(OVM)를 지원하는 비휘발성 메모리 장치의 동작이 좀더 자세히 설명된다.
외부 고전압 감지 회로(3240)는 외부 고전압(Ext_Vpp)의 수신 여부를 감지한다(S420). 외부 고전압(Ext_Vpp)이 감지된 경우, 전압 발생 회로(410)는 워드라인 전압들(Vx)의 발생이 필요한 요청에 응답에 따라 외부 고전압(Ext_Vpp)을 이용하여 워드라인 전압(Vx)을 발생한다(S430). 여기서 워드라인 전압들(Vx)의 발생이 필요한 요청은, 프로그램 명령 혹은 읽기 명령일 수 있다. 예를 들어, 전압 발생 회로(410)는 외부 고전압(Ext_Vpp)을 이용하여 패스 전압(Vpass) 혹은 읽기 패스 전압(Vread)을 발생할 수 있다. 외부 고전압(Ext_Vpp)이 감지되지 않은 경우, 전압 발생 회로(410)는 워드라인 전압들(Vx)의 발생이 필요한 요청에 따라 전원전압(Vdd)을 이용하여 워드라인 전압(Vx)을 발생한다(S440). 이 후, 전압 발생 회로(410)에서 발생된 워드라인 전압들(Vx)은 대응하는 워드라인들에 제공된다(S450).
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 프로그램 명령을 입력받는 단계, 외부 고전압 입력시 전원전압을 이용하여 프로그램 전압을 발생하고, 상기 외부 고전압을 이용하여 패스 전압을 발생하는 단계; 및 선택된 워드라인으로 상기 프로그램 전압을 제공하고, 적어도 하나의 비선택된 워드라인으로 상기 패스 전압을 제공하는 단계를 포함한다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 상기 외부 전압 모드에 대응하는 외부 전압 모드 신호를 발생하는 단계, 및 상기 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 분배함으로써 상기 패스 전압을 발생하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 전원전압을 펌핑함으로써 내부 고전압을 발생하는 단계, 및 상기 내부 고전압을 분배하여 상기 패스 전압을 발생하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 내부 고전압이 발생되지 않도록 상기 외부 전압 모드 신호에 응답하여 상기 전원전압을 펌핑하지 못하게 하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 선택된 워드라인에 상기 프로그램 전압을 제공한 후, 상기 선택된 워드라인에 연결된 메모리 셀들의 프로그램 성공 여부를 검출하기 위하여 프로그램 검증 전압을 발생하는 단계; 및 상기 선택된 워드라인으로 상기 프로그램 검증 전압을 제공하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 프로그램 검증 전압을 발생하는 단계는, 상기 전원전압을 이용하여 상기 프로그램 검증 전압을 발생하는 단계를 포함한다.
실시 예에 있어서, 상기 프로그램 검증 전압을 발생하는 단계는, 상기 프로그램 검증 전압이 상기 전원전압보다 클 때, 상기 외부 고전압을 이용하여 상기 프로그램 검증 전압을 발생하는 단계를 포함한다.
실시 예에 있어서, 상기 외부 고전압은 상기 패스 전압이다.
실시 예에 있어서, 나머지 비선택된 워드라인들로 상기 전원전압을 이용하여 발생된 패스 전압이 제공된다.
한편, 비휘발성 메모리 장치의 프로그램 방법에 대한 좀더 자세한 것은, 삼성 전자에서 출원되었으며 참고 문헌으로 결합된 미국 등록 특허 US 6,335,881 및 US 7,064,986에서 설명될 것이다.
또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법은, 읽기 명령을 입력받는 단계, 외부 고전압 입력시 전원전압을 이용하여 적어도 하나의 읽기 전압을 발생하고, 상기 외부 고전압을 이용하여 읽기 패스 전압을 발생하는 단계, 및 선택된 워드라인으로 상기 적어도 하나의 읽기 전압을 제공하고, 비선택된 워드라인들로 상기 읽기 패스 전압을 제공하는 단계를 포함한다.
실시 예에 있어서, 상기 읽기 전압을 발생하는 단계는, 상기 적어도 하나의 읽기 전압이 상기 전원전압보다 클 때, 상기 외부 고전압을 이용하여 상기 적어도 하나의 읽기 전압을 발생하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 상기 외부 고전압이 입력되지 않을 때, 상기 전원전압을 펌핑함으로써 상기 읽기 패스 전압을 발생하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 패스 전압을 발생하는 단계는, 상기 전원전압을 이용하여 내부 고전압을 발생하는 단계, 상기 내부 고전압 및 상기 외부 고전압 중 어느 하나를 선택하는 단계, 및 상기 선택된 전압을 분배함으로써 상기 읽기 패스 전압을 발생하는 단계를 더 포함할 수 있다.
한편, 비휘발성 메모리 장치의 읽기 방법에 대한 좀더 자세한 것은, 삼성 전자에서 출원되었으며 참고 문헌으로 결합된 미국 공개 특허 US 2010-0039861에서 설명될 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 메모리 시스템은 외부 전압 모드(OVM)를 지원한다. 외부 고전압(Ext_Vpp)을 이용하여 동작에 필요한 워드라인 전압들의 일부 전압을 발생하기 때문에, 본 발명의 실시 에에 따른 메모리 시스템은 안정적으로 워드라인 전압을 발생할 수 있다.
앞에서는 외부 고전압(Ext_Vpp)을 이용하여 워드라인 전압을 발생하는 방법에 대하여 설명하였다. 하지만, 본 발명이 외부 고전압(Ext_Vpp)을 이용하여 워드라인 전압 발생하는 방법에 한정될 필요는 없다. 본 발명은 외부 고전압(Ext_Vpp)을 이용하여 적어도 하나의 스트링 선택 라인에 제공될 전압 혹은 적어도 하나의 접지 선택 라인에 제공될 전압을 발생시킬 수 있다는 것은 당업자에게 알려질 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 수직형 낸드 플래시 메모리 장치(Vertical NAND Flash Memory Device; VNAND, 혹은 3D 메모리 장치)에도 적용될 수 있다. 수직형 낸드 플래시 메모리에 대한 자세한 것은 삼성전자에서 출원하였으며 참고문헌으로 결합된 미국 공개 번호 US 2009-0306583, US 2010-0078701, US 2010-0117141, US 2010-0140685, US 2010-02135527, US 2010-0224929, US 2010-0315875, US 2010-0322000, US 2011-0013458, US 2011-0018036에서 설명될 것이다.
본 발명의 실시 예에 따른 메모리 시스템은 다양한 분야에 적용될 수 있다. 아래에서는 본 발명의 실시 예에 따른 메모리 시스템의 적용 예들이 좀더 자세히 설명될 것이다.
Ⅵ. 메모리 시스템의 응용 예
도 25는 본 발명의 실시 예에 따른 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 25를 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 비휘발성 메모리 장치(4201~420n), SSD 제어기(4210), 그리고 전원 장치(4220)를 포함한다.
복수의 비휘발성 메모리 장치들(4201~420n)은 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 주로 플래시 메모리(Flash memory)를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 비휘발성 메모리 장치가 사용될 수도 있다.
전원 장치(4220)는 복수의 플래시 메모리 장치들(4201~420n) 각각에 전원전압(Vdd)을 제공한다. 또한, 전원 장치(4220)는 호스트(4100)로부터 외부 고전압(Ext_Vpp)을 제공받는 경우, 복수의 비휘발성 메모리 장치들(4201~420n)에 외부 고전압(Ext_Vpp)을 제공할 수 있다. 이 경우, SSD 제어기(4210)는 제어 신호와 데이터(다른 말로, 전원 제어 정보)를 이용하여 복수의 비휘발성 메모리 장치들을 외부 전압 모드(OVM)로 설정할 수 있다.
SSD 제어기(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 제어기(4210)는 호스트(4100)의 커맨드에 따라 해당 메모리 장치에 데이터를 쓰거나 해당 메모리 장치로부터 데이터를 읽어낸다. SSD 제어기(4210)의 내부 구성은 도 2에서 설명된 메모리 제어기(1210)의 내부 구성과 유사하며, 자세한 설명은 생략된다.
도 26은 본 발명의 실시 예에 메모리 시스템을 메모리 카드에 적용한 예를 보여주는 블록도이다. 도 26은 메모리 카드 중에서 SD 카드의 외형을 보여준다. 도 26을 참조하면, SD 카드는 9개의 핀으로 구성되어 있다. SD 카드는 4개의 데이터 핀(예를 들어, 1, 7, 8, 9), 한 개의 커맨드 핀(예를 들어, 2), 한 개의 클록 핀(예를 들어, 5), 3개의 전원 핀(예를 들어, 3, 4, 6)을 갖는다.
여기에서, 커맨드 핀(핀 번호 2)을 통해 커맨드(command) 및 응답 신호(response)가 전달된다. 일반적으로, 커맨드(command)는 호스트로부터 메모리 카드로 전송되고, 응답 신호(response)는 메모리 카드로부터 호스트로 전송된다. 3개의 전원 핀 중 적어도 하나의 핀은 외부 고전압(Ext_Vpp)을 수신하도록 구현될 수 있으며, 커맨드 핀(핀 번호 2)는 외부 전원 활성화 신호(EPM_en, 도 1 참조)를 수신하도록 구현될 수 있다.
도 27은 도 26에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다. 메모리 카드 시스템(4000)은 호스트(4100)와 메모리 카드(4200)를 구비한다. 호스트(4100)는 호스트 제어기(4110) 및 호스트 접속 유닛(4120)을 포함한다. 메모리 카드(4200)는 카드 접속 유닛(4210), 카드 제어기(4220), 그리고 메모리(4230)를 포함한다.
호스트 접속 유닛(4120) 및 카드 접속 유닛(4210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(4200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 갖는다.
호스트(4100)는 메모리 카드(4200)에 데이터를 쓰거나, 메모리 카드(4200)에 저장된 데이터를 읽는다. 호스트 제어기(4110)는 커맨드(예를 들어, 쓰기 커맨드), 호스트(4100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(4120)을 통해 메모리 카드(4200)로 전송한다.
카드 제어기(4220)는 카드 접속 유닛(4210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 제어기(4220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록에 동기하여 데이터를 메모리(4230)에 저장한다. 메모리(4230)는 호스트(4100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(4100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
여기에서, 메모리(4230)는 외부 전압 모드(OVM)를 지원하는 본 발명의 실시 예에 따른 적어도 하나의 비휘발성 메모리 장치(예를 들어, 도 3 등 참조)를 포함한다. 메모리(4230)는 외부 고전압(Ext_Vpp)을 제공받을 수 있고, 외부 고전압(Ext_Vpp)을 이용하여 워드라인 전압들을 발생할 수 있다.
도 28은 본 발명의 실시 예들에 따른 플래시 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다. 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 28을 참조하면, 전자 장치(5000)는 반도체 메모리 장치(5100), 전원 장치(5200), 보조 전원 장치(5250), 적어도 하나의 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 반도체 메모리 장치(5100)는 적어도 하나의 비휘발성 메모리(5110) 및 메모리 제어기(5120)를 포함한다.
도 28에 도시된 보조 전원 장치(5250) 혹은 전원 장치(5200)는 비휘발성 메모리(5110)에 고전압(즉, 외부 고전압(Ext_Vpp))을 제공할 수 있다. 비휘발성 메모리(5110)는 외부 고전압(Ext_Vpp)을 이용하여 워드라인 전압을 발생할 수 있다.
본 발명의 범위 혹은 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
Ext_Vpp: 외부 고전압
Vdd: 전원전압
EPM_en: 외부 전원 활성화 신호
Vpgm: 프로그램 전압
Vpass: 패스 전압
Vread: 읽기 패스 전압
Vrd: 읽기 전압
Vvfy: 검증 읽기 전압
OVM: 외부 전압 모드
OVMS: 외부 전압 모드 신호

Claims (54)

  1. 선택된 워드라인으로 제 1 워드라인 전압을 제공하고, 비선택된 워드라인들로 제 2 워드라인 전압을 제공하는 로우 선택 회로; 및
    전원전압을 이용하여 상기 제 1 워드라인 전압을 발생하고, 제 1 전원 모드시 상기 전원전압을 이용하여 상기 제 2 워드라인 전압을 발생하고, 제 2 전원 모드시 상기 전원전압보다 높게 설정된 외부 고전압을 이용하여 상기 제 2 워드라인 전압을 발생하는 전압 발생 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    프로그램 동작시 상기 제 1 워드라인 전압은 프로그램 전압이고, 상기 제 2 워드라인 전압은 패스 전압인 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 전압 발생 회로는,
    상기 전원전압을 이용하여 상기 프로그램 전압을 발생하는 노멀 고전압 발생기; 및
    상기 제 1 전원 모드시 상기 전원전압을 이용하여 상기 패스 전압을 발생하고, 상기 제 2 전원 모드시 상기 외부 고전압을 이용하여 상기 패스 전압을 발생하는 선택 고전압 발생기를 포함하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 노멀 고전압 발생기는,
    클록에 응답하여 상기 전원전압을 펌핑함으로써 상기 프로그램 전압을 발생하는 전하 펌프;
    발진 신호에 응답하여 상기 프로그램 전압과 기준 전압을 비교함으로써 상기 클록을 발생하는 레귤레이터; 및
    상기 발진 신호를 발생하는 발진기를 포함하는 비휘발성 메모리 장치.
  5. 제 3 항에 있어서,
    상기 선택 고전압 발생기는,
    상기 제 2 전원 모드에 대응하는 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 분배함으로써 제 1 패스 전압을 발생하는 전압 분배 회로;
    상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 전원전압을 펌핑함으로써 제 1 패스 전압을 발생하는 펌핑 회로; 및
    상기 외부 전압 모드 신호에 응답하여 상기 제 1 패스 전압 및 상기 제 2 패스 전압 중 어느 하나를 상기 패스 전압으로 출력하는 스위칭 회로를 포함하는 비휘발성 메모리 장치.
  6. 제 3 항에 있어서,
    상기 선택 고전압 발생기는,
    상기 제 2 전원 모드에 대응하는 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 출력하는 스위칭 회로;
    상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 전원전압을 펌핑함으로써 상기 고전압을 발생하는 펌핑 회로; 및
    상기 스위칭 회로로부터 출력된 상기 외부 고전압 혹은 상기 펌핑 회로로부터 출력된 상기 고전압을 상기 외부 전압 모드 신호에 응답하여 분배함으로써 상기 패스 전압을 발생하는 전압 분배 회로를 포함하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 외부 고전압은 11V 내지 16V 사이의 전압인 비휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 전압 분배 회로는, 상기 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 분배하고, 상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 고전압을 분배하는 비휘발성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 전압 분배 회로는,
    비교 신호에 응답하여 상기 고전압 혹은 상기 외부 고전압을 출력 노드로 제공하는 전원 공급부;
    상기 패스 전압을 출력하는 상기 출력 노드와 비교 노드 사이에 직렬 연결된 복수의 저항들을 갖고, 상기 복수의 저항들을 트림 코드에 응답하여 단락시킴으로써 상기 고전압 혹은 상기 외부 고전압을 분배하는 전압 분배부;
    기준 저전압과 상기 비교 노드의 전압을 비교함으로써 상기 비교 신호를 발생하는 비교부; 및
    상기 비교 노드와 접지단 사이에 연결되는 바이어스 전류부를 포함하는 비휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    읽기 동작시 상기 제 1 워드라인 전압은 읽기 전압이고, 상기 제 2 워드라인 전압은 읽기 패스 전압인 비휘발성 메모리 장치.
  11. 제 1 항에 있어서,
    상기 전압 발생 회로는,
    상기 제 1 전원 모드시 상기 전원전압을 이용하여 고전압을 발생하는 고전압 발생기; 및
    상기 제 1 전원 모드시 상기 전원전압을 이용하여 상기 고전압보다 낮게 설정된 저전압을 발생하고, 상기 제 2 전원 모드시 상기 외부 고전압을 이용하여 상기 저전압을 발생하는 저전압 발생기를 포함하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 저전압 발생기는, 상기 제 2 전원 모드시 읽기 전압들 중 상기 전원전압보다 높게 설정된 적어도 하나의 읽기 전압은 상기 전원전압을 이용하여 발생하는 비휘발성 메모리 장치.
  13. 제 11 항에 있어서,
    상기 저전압 발생기는,
    상기 전원전압을 펌핑함으로써 발생된 고전압과 상기 외부 고전압 중 어느 하나를 제 2 전원 모드에 대응하는 외부 전압 모드 신호에 응답하여 출력하는 스위칭 회로; 및
    상기 스위칭 회로의 출력 전압을 분배함으로써 읽기 전압을 발생하는 전압 분배 회로를 포함하고,
    상기 스위칭 회로는 상기 읽기 전압이 상기 전원전압보다 높게 설정될 때 상기 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 출력하는 비휘발성 메모리 장치.
  14. 제 11 항에 있어서,
    상기 고전압 발생기는, 상기 제 2 전원 모드시 상기 외부 고전압을 이용하여 상기 고전압을 발생하는 비휘발성 메모리 장치.
  15. 제 1 항에 있어서,
    상기 제 2 전원 모드에 대응하는 전원 제어 정보를 저장하는 설정 레지스터를 더 포함하는 비휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 전원 제어 정보는 상기 비휘발성 메모리 장치의 외부로부터 입력되는 비휘발성 메모리 장치.
  17. 제 15 항에 있어서,
    상기 전원 제어 정보는 상기 외부 고전압의 검출 여부에 따라 입력되는 비휘발성 메모리 장치.
  18. 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 장치는,
    선택된 워드라인으로 제 1 워드라인 전압을 제공하고, 비선택된 워드라인들로 제 2 워드라인 전압을 제공하는 로우 선택 회로; 및 전원전압을 이용하여 상기 제 1 워드라인 전압을 발생하고, 제 1 전원 모드시 상기 전원전압을 이용하여 상기 제 2 워드라인 전압을 발생하고, 제 2 전원 모드시 상기 전원전압보다 높게 설정된 외부 고전압을 이용하여 상기 제 2 워드라인 전압을 발생하는 전압 발생 회로를 포함하는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 장치는 상기 메모리 제어기로부터 상기 전원전압을 제공받는 메모리 시스템.
  20. 제 18 항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 장치는 상기 메모리 제어기를 경유하지 않고 상기 전원전압을 제공받는 메모리 시스템.
  21. 제 18 항에 있어서,
    상기 외부 고전압이 제공될 때 상기 외부 고전압을 상기 적어도 하나의 비휘발성 메모리 장치에 제공하는 외부 전원 스위칭 회로 더 포함하는 메모리 시스템.
  22. 제 21 항에 있어서,
    상기 메모리 제어기는,
    상기 외부 고전압이 제공되는 지를 검출하고 상기 전원 제어 정보를 출력하는 외부 전원 검출 회로를 더 포함하는 메모리 시스템.
  23. 제 21 항에 있어서,
    상기 메모리 제어기는 외부의 요청에 따라 상기 외부 고전압을 이용하기 위한 상기 전원 제어 정보를 출력하는 메모리 시스템.
  24. 제 18 항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 장치는,
    상기 외부 고전압이 제공되는 지를 검출하고 상기 전원 제어 정보를 출력하는 외부 고전압 검출 회로를 더 포함하는 메모리 시스템.
  25. 제 18 항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 장치는 상기 제 2 전원 모드를 저장하는 설정 레지스터를 더 포함하는 메모리 시스템.
  26. 호스트; 상기 호스트의 요청에 따른 데이터를 입출력하는 메모리 시스템을 포함하고,
    상기 메모리 시스템은, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 장치는, 선택된 워드라인으로 제 1 워드라인 전압을 제공하고, 비선택된 워드라인들로 제 2 워드라인 전압을 제공하는 로우 선택 회로; 및 전원전압을 이용하여 상기 제 1 워드라인 전압을 발생하고, 제 1 전원 모드시 상기 전원전압을 이용하여 상기 제 2 워드라인 전압을 발생하고, 제 2 전원 모드시 상기 전원전압보다 높게 설정된 외부 고전압을 이용하여 상기 제 2 워드라인 전압을 발생하는 전압 발생 회로를 포함하는 전자 장치.
  27. 제 26 항에 있어서,
    상기 호스트는,
    상기 메모리 시스템에 상기 외부 고전압을 제공할 지 여부를 결정하는 외부 전원 관리 유닛을 포함하는 전자 장치.
  28. 제 27 항에 있어서,
    상기 외부 전원 관리 유닛은,
    상기 메모리 시스템으로 상기 외부 고전압 제공할 때 외부 전원 활성화 신호를 전송하는 전자 장치.
  29. 제 26 항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 장치는 낸드 플래시 메모리 장치인 전자 장치.
  30. 제 29 항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 장치는 상기 제 1 전원 모드 혹은 상기 제 2 전원 모드를 저장하는 적어도 하나의 설정 레지스터를 더 포함하는 전자 장치.
  31. 제 26 항에 있어서,
    상기 메모리 시스템은,
    상기 적어도 하나의 비휘발성 메모리 장치에 상기 전원전압을 제공하고,
    상기 호스트로부터 상기 외부 고전압이 제공될 때 상기 적어도 하나의 비휘발성 메모리 장치에 상기 외부 고전압을 제공하는 전원 장치를 더 포함하는 전자 장치.
  32. 전원 제어 정보를 입력받는 단계;
    상기 입력된 전원 제어 정보에 근거로 하여 전원전압 및 상기 전원전압보다 높게 설정된 외부 고전압 중 어느 하나를 선택하는 단계; 및
    상기 선택된 전압이 상기 외부 고전압일 때, 상기 전원전압을 이용하여 비선택된 워드라인들에 제공될 적어도 하나의 제 1 워드라인 전압을 발생하고, 상기 외부 고전압을 이용하여 선택된 워드라인에 제공될 제 1 워드라인 전압을 발생하는 단계를 포함하는 비휘발성 메모리 장치의 워드라인 전압 발생 방법.
  33. 제 32 항에 있어서,
    상기 전원 제어 정보는 파워-업 시 상기 비휘발성 메모리 장치에 제공되는 비휘발성 메모리 장치의 워드라인 전압 발생 방법.
  34. 제 32 항에 있어서,
    상기 전원 제어 정보는 상기 외부 고전압이 검출될 때 상기 비휘발성 메모리 장치에 제공되는 비휘발성 메모리 장치의 워드라인 전압 발생 방법.
  35. 제 32 항에 있어서,
    상기 전압을 선택하는 단계는,
    상기 적어도 하나의 제 2 워드라인 전압이 기준 전압 이상일 때 상기 외부 고전압을 선택하는 단계를 포함하는 비휘발성 메모리 장치의 워드라인 전압 발생 방법.
  36. 제 35 항에 있어서,
    상기 전압을 발생하는 단계는,
    상기 외부 고전압이 검출될 때, 상기 외부 고전압을 이용하여 상기 적어도 하나의 제 2 워드라인 전압을 발생하는 단계를 포함하는 비휘발성 메모리 장치의 워드라인 전압 발생 방법.
  37. 제 35 항에 있어서,
    상기 전압을 발생하는 단계는,
    상기 외부 고전압이 검출되지 않을 때, 상기 전원전압을 이용하여 상기 적어도 하나의 제 2 워드라인 전압을 발생하는 단계를 포함하는 비휘발성 메모리 장치의 워드라인 전압 발생 방법.
  38. 제 32 항에 있어서,
    상기 전압을 발생하는 단계는,
    상기 선택된 전압이 상기 전원전압일 때, 상기 전원전압을 이용하여 상기 적어도 하나의 제 2 워드라인 전압을 발생하는 단계를 포함하는 비휘발성 메모리 장치의 워드라인 전압 발생 방법.
  39. 프로그램 명령을 입력받는 단계;
    외부 고전압 입력시 전원전압을 이용하여 프로그램 전압을 발생하고, 상기 외부 고전압을 이용하여 패스 전압을 발생하는 단계; 및
    선택된 워드라인으로 상기 프로그램 전압을 제공하고, 적어도 하나의 비선택된 워드라인으로 상기 패스 전압을 제공하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  40. 제 39 항에 있어서,
    상기 외부 고전압 입력에 관련된 전원 제어 정보에 대응하는 외부 전압 모드를 설정하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  41. 제 40 항에 있어서,
    상기 전원 제어 정보는 외부로부터 전송되는 비휘발성 메모리 장치의 프로그램 방법.
  42. 제 40 항에 있어서,
    상기 전원 제어 정보는 상기 비휘발성 메모리 장치가 상기 외부 고전압을 검출할 때 발생되는 비휘발성 메모리 장치의 프로그램 방법.
  43. 제 40 항에 있어서,
    상기 패스 전압을 발생하는 단계는,
    상기 외부 전압 모드에 대응하는 외부 전압 모드 신호를 발생하는 단계; 및
    상기 외부 전압 모드 신호에 응답하여 상기 외부 고전압을 분배함으로써 상기 패스 전압을 발생하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  44. 제 43 항에 있어서,
    상기 패스 전압을 발생하는 단계는,
    상기 외부 전압 모드 신호의 반전 신호에 응답하여 상기 전원전압을 펌핑함으로써 내부 고전압을 발생하는 단계; 및
    상기 내부 고전압을 분배하여 상기 패스 전압을 발생하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  45. 제 43 항에 있어서,
    상기 패스 전압을 발생하는 단계는,
    내부 고전압이 발생되지 않도록 상기 외부 전압 모드 신호에 응답하여 상기 전원전압을 펌핑하지 못하게 하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  46. 제 43 항에 있어서,
    상기 선택된 워드라인에 상기 프로그램 전압을 제공한 후, 상기 선택된 워드라인에 연결된 메모리 셀들의 프로그램 성공 여부를 검출하기 위하여 프로그램 검증 전압을 발생하는 단계; 및
    상기 선택된 워드라인으로 상기 프로그램 검증 전압을 제공하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  47. 제 46 항에 있어서,
    상기 프로그램 검증 전압을 발생하는 단계는,
    상기 전원전압을 이용하여 상기 프로그램 검증 전압을 발생하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  48. 제 46 항에 있어서,
    상기 프로그램 검증 전압을 발생하는 단계는,
    상기 프로그램 검증 전압이 상기 전원전압보다 클 때, 상기 외부 고전압을 이용하여 상기 프로그램 검증 전압을 발생하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  49. 제 39 항에 있어서,
    상기 외부 고전압은 상기 패스 전압인 비휘발성 메모리 장치의 프로그램 방법.
  50. 제 39 항에 있어서,
    나머지 비선택된 워드라인들로 상기 전원전압을 이용하여 발생된 패스 전압이 제공되는 비휘발성 메모리 장치의 프로그램 방법.
  51. 읽기 명령을 입력받는 단계;
    외부 고전압 입력시 전원전압을 이용하여 적어도 하나의 읽기 전압을 발생하고, 상기 외부 고전압을 이용하여 읽기 패스 전압을 발생하는 단계; 및
    선택된 워드라인으로 상기 적어도 하나의 읽기 전압을 제공하고, 비선택된 워드라인들로 상기 읽기 패스 전압을 제공하는 단계를 포함하는 비휘발성 메모리 장치의 읽기 방법.
  52. 제 51 항에 있어서,
    상기 읽기 전압을 발생하는 단계는,
    상기 적어도 하나의 읽기 전압이 상기 전원전압보다 클 때, 상기 외부 고전압을 이용하여 상기 적어도 하나의 읽기 전압을 발생하는 단계를 더 포함하는 비휘발성 메모리 장치의 읽기 방법.
  53. 제 51 항에 있어서,
    상기 패스 전압을 발생하는 단계는,
    상기 외부 고전압이 입력되지 않을 때, 상기 전원전압을 펌핑함으로써 상기 읽기 패스 전압을 발생하는 단계를 더 포함하는 비휘발성 메모리 장치의 읽기 방법.
  54. 제 51 항에 있어서,
    상기 패스 전압을 발생하는 단계는,
    상기 전원전압을 이용하여 내부 고전압을 발생하는 단계;
    상기 내부 고전압 및 상기 외부 고전압 중 어느 하나를 선택하는 단계; 및
    상기 선택된 전압을 분배함으로써 상기 읽기 패스 전압을 발생하는 단계를 더 포함하는 비휘발성 메모리 장치의 읽기 방법.
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