KR20120098023A - 오픈 비트 라인 구조의 반도체 장치 - Google Patents

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Abstract

본 발명은 오픈 비트 라인 구조의 반도체 장치에 관한 것으로, 복수의 비트 라인이 형성되는 복수의 메모리 셀 블록들 및 더미 매트들을 포함하는 메모리 뱅크; 상기 복수의 메모리 셀 블록들 및 더미 매드들 사이에 배열되며, 서로 반대 방향으로 연장되는 비트 라인과 상보 비트 라인 간의 차를 비교하여 증폭하는 비트 라인 센스 앰프; 및 테스트 모드에 응답하여 상기 더미 매트의 더미 워드 라인을 선택적으로 활성화시키는 더미 워드 라인 구동부를 포함한다.

Description

오픈 비트 라인 구조의 반도체 장치{Semiconductor Device Of Open Bit Line Structure}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로 오픈 비트 라인 구조의 반도체 장치에 관한 것이다.
디램(Dynamic Random Access Memory)과 같은 반도체 메모리 장치의 비트 라인 센스 앰프는, 메모리 셀(memory cell)이 액세스(access)된 후 메모리 셀과 비트 라인과의 전하 분배(charge sharing)에 의해 비트 라인에 발생한 작은 신호 차이를 첫 번째로 증폭하므로, 반도체 메모리 장치의 동작에서 중요한 회로이다.
일반적으로, 반도체 메모리 장치의 비트 라인의 구조에는 오픈 비트 라인 구조(Open bit line structure) 및 폴디드 비트 라인 구조(folded bit line structure)가 있을 수 있다.
오픈 비트 라인 구조의 반도체 메모리 장치는 비트 라인 센스 앰프로부터 서로 반대 방향으로 연장되는 비트 라인과 상보(complimentary) 비트 라인(또는 반전(inverted) 비트 라인)을 포함한다.
폴디드 비트 라인 구조의 반도체 메모리 장치는 비트 라인 센스 앰프로부터 동일한 방향으로 연장되는 비트 라인 및 상보 비트 라인을 포함한다. 이때, 상기 비트 라인 및 상보 비트 라인은 비트 라인 쌍(pair)을 구성한다.
오픈 비트 라인 구조의 반도체 메모리 장치는 폴디드 비트 라인 구조의 반도체 메모리 장치보다 많은 메모리 셀들을 포함한다. 따라서, 최근에는 오픈 비트 라인 구조의 반도체 메모리 장치가 사용되고 있는 추세이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 오버 스트레스를 줄일 수 있는 오픈 비트 라인 구조의 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 오픈 비트 라인 구조의 반도체 장치는, 복수의 비트 라인이 형성되는 복수의 메모리 셀 블록들 및 더미 매트들을 포함하는 메모리 뱅크; 상기 복수의 메모리 셀 블록들 및 더미 매드들 사이에 배열되며, 서로 반대 방향으로 연장되는 비트 라인과 상보 비트 라인 간의 차를 비교하여 증폭하는 비트 라인 센스 앰프; 및 테스트 모드에 응답하여 상기 더미 매트의 더미 워드 라인을 선택적으로 활성화시키는 더미 워드 라인 구동부를 포함한다.
본 발명의 다른 실시 예에 따른 오픈 비트 라인 구조의 반도체 장치는, 복수의 비트 라인이 형성되는 복수의 메모리 셀 블록들 및 더미 매트들을 포함하는 메모리 뱅크; 상기 복수의 메모리 셀 블록들 및 더미 매드들 사이에 배열되며, 서로 반대 방향으로 연장되는 비트 라인과 상보 비트 라인 간의 차를 비교하여 증폭하는 비트 라인 센스 앰프; 및 반도체 장치를 대상으로 테스트 동작을 실행할 때, 더미 워드 라인 신호를 비활성화시키는 더미 워드 라인 구동부를 포함한다.
본 발명의 또 다른 실시 예에 따른 오픈 비트 라인 구조의 반도체 장치는, 복수의 비트 라인이 형성되는 복수의 메모리 셀 블록들 및 더미 매트들을 포함하는 메모리 뱅크; 상기 복수의 메모리 셀 블록들 및 더미 매드들 사이에 배열되며, 서로 반대 방향으로 연장되는 비트 라인과 상보 비트 라인 간의 차를 비교하여 증폭하는 비트 라인 센스 앰프; 및 반도체 장치를 대상으로 테스트 동작을 실행할 때, 상보 더미 워드 라인 신호를 활성화시키는 상보 더미 워드 라인 구동부를 포함한다.
본 발명에 따른 오픈 비트 라인 구조의 반도체 장치는, 더미 매트의 더미 워드 라인을 제어하는 DSWL 신호 구동부 또는 DSWLB 신호 구동부를 구비하여 더미 매트를 테스트 모드에 따라 선택적으로 비활성화시켜 오버 스트레스를 줄일 수 있다.
도1은 본 발명의 일실시 예에 따른 오픈 비트 라인 구조의 반도체 장치를 나타내는 구성도,
도2는 본 발명의 일실시 예에 따른 오픈 비트 라인 구조의 반도체 장치의 일부분을 확대하여 나타낸 상세 회로도,
도3은 본 발명의 일실시 예에 따른 오픈 비트 라인 구조의 반도체 장치의 DSWL 신호 구동부를 나타내는 상세 회로도,
도4는 도3의 DSWL 신호 구동부의 DSWLB 신호 생성부를 나타내는 상세 회로도,
도5는 도3의 DSWL 신호 구동부의 구동부를 나타내는 상세 회로도,
도6은 본 발명의 다른 실시 예에 따른 오픈 비트 라인 구조의 반도체 장치의 DSWLB 신호 구동부를 나타내는 상세 회로도,
도7은 도6의 DSWLB 신호 구동부의 DSWL 신호 생성부를 나타내는 상세 회로도, 및
도8은 도6의 DSWLB 신호 구동부의 구동부를 나타내는 상세 회로도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도1은 본 발명의 일실시 예에 따른 오픈 비트 라인 구조의 반도체 장치를 나타내는 구성도이며, 도2는 본 발명의 일실시 예에 따른 오픈 비트 라인 구조의 반도체 장치의 일부분을 확대하여 나타낸 상세 회로도이다.
도1 및 도2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치(100)는 복수의 메모리 셀 블록(이하, 셀 매트), 복수의 센스 앰프 어레이(S/A Array) 및 더미 매트(Dummy Mat)를 포함한다.
복수의 메모리 셀 블록(Cell Mat) 각각에는 데이터를 저장하는 메모리 셀들(도시되지 않음)이 형성되어 구성될 수 있다. 메모리 셀들은 비트 라인(도시되지 않음)과 워드 라인(도시되지 않음)의 교차 영역들과, 상보 비트 라인(BLB)과 서브-워드 라인(SWL)의 교차 영역들에 배치된다. 이때, 메모리 셀은 셀 트랜지스터인 엔모스(NMOS)트랜지스터 및 셀 커패시터(cell capacitor)를 포함한다.
복수의 센스 앰프 어레이(S/A Array)는 복수의 메모리 셀 블록(Cell Mat)들 사이에 배치되어 형성될 수 있다. 이때, 각각의 센스 앰프 어레이(S/A Array)에는 일 예로, 오픈 비트 라인 센스 앰프들로 구성될 수 있다.
복수의 센스 앰프 어레이(S/A Array) 중 어느 하나의 센스 앰프가 업 셀 매트와 타겟 셀 매트 사이에 배치될 경우, 도2에 도시된 바와 같이, 업 셀 매트의 비트 라인과, 타겟 셀 매트의 상보 비트 라인 간의 전압 차를 비교하여 증폭할 수 있다.
더하여, 복수의 센스 앰프 어레이(S/A Array) 중 어느 다른 하나의 센스 앰프가 타겟 셀 매트와 더미 매트 셀 사이에 배치될 경우, 도2에 도시된 바와 같이, 타셋 셀 매트의 비트 라인과, 더미 매트 셀의 상보 비트 라인 간의 전압 차를 비교하여 증폭할 수 있다.
더미 매트(Dummy mat)는 메모리 셀 블록(Cell Mat)의 최상단 및 최하단, 즉 메모리 셀 블록의 외곽에 배치되는 매트로써, 도2의 타겟 셀 매트(Target Cell Mat)의 하단에 배치되어 타겟 셀 매트(Target Cell Mat)로 비교 대상이 될 상보 비트 라인의 레벨을 제공하는 역할을 함으로써, 넷 다이(Net Die)를 향상시킬 수 있다.
이러한, 더미 매트(Dummy mat)에는 각각의 메모리 셀 어레이 블록과 동일하게, 서로 교차되어 배열되는 복수의 비트 라인과 복수의 더미 워드 라인들이 형성될 수 있다.
한편, 기존의 반도체 장치를 테스트할 경우, 높은 전압 레벨을 반도체 장치에 인가함과 동시에 고온의 테스트를 인가하여 액티브(Active)되는 워드 라인을 시프트하는 경우, 더미 매트는 항상 인에이블 상태에서 테스트를 진행해야 됨에 따라 오버 스트레스(Over Stress)를 받게 되어 손상을 입게 되는 경우가 발생하게 된다.
따라서, 본 발명의 반도체 장치(100)는 더미 매트(Dummy mat)의 더미 워드 라인을 제어하는 DSWL 신호 구동부(도3의 70) 또는 DSWLB 신호 구동부(도6의 70)를 구비하여 더미 매트를 테스트 모드에 따라 선택적으로 비활성화시켜 오버 스트레스를 줄일 수 있다.
도3은 본 발명의 일실시 예에 따른 오픈 비트 라인 구조의 반도체 장치의 DSWL 신호 구동부를 나타내는 상세 회로도이다.
도3에 도시된 바와 같이, 본 발명의 일실시 예에 따른 DSWL 신호 구동부(70)는 DSWLB 신호 생성부(72), 레벨 시프터부(74) 및 구동부(76)를 포함한다.
DSWLB 신호 생성부(72)는 제1 및 제2 테스트 모드들(Test Mode, WBI)에 응답하여 예비 DSWLB 신호(DSWLB_PRE)를 생성할 수 있다. 이때, 본 발명에 따른 제1 테스트 모드(Test Mode)는 일 예로, DSWL 오프 신호일 수 있고, 제2 테스트 모드(WBI)는 일 예로, 웨이퍼 번인 테스트 활성화 신호일 수 있다.
이러한, DSWLB 신호 생성부(72)는 일 실시예에 따라 도4에 도시된 바와 같이, 노아 게이트부(72a) 및 반전부(72b)를 포함하여 구성될 수 있다.
보다 구체적으로, DSWLB 신호 생성부(72)는 제1 및 제2 테스트 모드들(Test Mode, WBI) 중 적어도 하나의 신호가 하이 레벨로 입력되면, 로우 레벨의 예비 DSWLB 신호(DSWLB_PRE)가 생성될 수 있다. 이때, 로우 레벨의 예비 DSWLB 신호(DSWLB_PRE)는 반전부(72b)에 의해 하이 레벨의 예비 DSWLB 신호(DSWLB_PRE)가 레벨 시프터부(74)로 입력될 수 있다.
반면에, DSWLB 신호 생성부(72)는 제1 및 제2 테스트 모드들(Test Mode, WBI)이 모두 로우 레벨로 입력되면, 하이 레벨의 예비 DSWLB 신호(DSWLB_PRE)가 생성될 수 있다. 이때, 하이 레벨의 예비 DSWLB 신호(DSWLB_PRE)는 반전부(72b)에 의해 로우 레벨의 예비 DSWLB 신호(DSWLB_PRE)가 레벨 시프터부(74)로 입력될 수 있다.
레벨 시프터부(74)는 DSWLB 신호 생성부(72)에서 출력된 예비 DSWLB 신호(DSWLB_PRE)의 레벨를 시프트시켜 DSWLB 신호(DSWLB)로 생성하여 출력할 수 있다. 레벨 시프터부(74)는 반도체 장치(100)에서 일반적으로 사용되는 구성으로써, 상세한 설명은 생략하기로 한다.
구동부(76)는 DSWL 신호(DSWL)를 구동하기 위한 로딩(Loading)을 줄이기 위한 것으로서, 레벨 시프터부(74)에서 입력된 DSWLB 신호(DSWLB)를 반전시켜 DSWL 신호(DSWL)를 생성하여 출력할 수 있다.
구동부(76)는 도5에 도시된 바와 같이, DSWLB 신호(DSWLB)를 게이트 신호로 입력받는 제1 및 제2 트랜지스터(T51, T52)가 직렬로 연결되고, 제1 및 제2 트랜지스터(T51, T52) 사이에 형성된 제52 노드(N52)를 통해 DSWL 신호(DSWL)가 생성될 수 있다.
이때, 제1 트랜지스터(T51)의 드레인은 내부 전압단(VPP)과 연결되고, 제1 트랜지스터(T51)의 소스는 제2 트랜지스터(T52)의 드레인과 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(T52)의 소스는 접지 전압단(VSS)과 전기적으로 연결될 수 있다.
이하, DSWL 신호 구동부(70)의 동작을 설명하면, DSWLB 신호 생성부(72)로 제1 및 제2 테스트 모드들(Test Mode, WBI) 중 적어도 하나의 신호가 하이 레벨로 입력되면, 로우 레벨의 예비 DSWLB 신호(DSWLB_PRE)가 생성될 수 있다. 이때, 로우 레벨의 예비 DSWLB 신호(DSWLB_PRE)는 반전부(72b)에 의해 하이 레벨의 예비 DSWLB 신호(DSWLB_PRE)가 레벨 시프터부(74)로 입력될 수 있다.
그리고, 레벨 시프터부(74)는 하이 레벨의 예비 DSWLB 신호(DSWLB_PRE)를 레벨 시프터시켜 하이 레벨의 DSWLB 신호(DSWLB)를 생성할 수 있다.
그 다음, 구동부(76)는 하이 레벨의 레벨 시프터부(74)를 반전시켜 로우 레벨의 DSWL 신호(DSWL)를 출력함으로써, 더미 셀의 더미 워드 라인을 비활성화시킬 수 있다.
반면에, DSWLB 신호 생성부(72)로 제1 및 제2 테스트 모드들(Test Mode, WBI)이 모두 로우 레벨로 입력되면, 하이 레벨의 예비 DSWLB 신호(DSWLB_PRE)가 생성될 수 있다. 이때, 하이 레벨의 예비 DSWLB 신호(DSWLB_PRE)는 반전부(72b)에 의해 로우 레벨의 예비 DSWLB 신호(DSWLB_PRE)가 레벨 시프터부(74)로 입력될 수 있다.
그리고, 레벨 시프터부(74)는 로우 레벨의 예비 DSWLB 신호(DSWLB_PRE)를 레벨 시프터시켜 로우 레벨의 DSWLB 신호(DSWLB)를 생성할 수 있다.
그 다음, 구동부(76)는 로우 레벨의 레벨 시프터부(74)를 반전시켜 하이 레벨의 DSWL 신호(DSWL)를 출력함으로써, 더미 셀의 더미 워드 라인을 활성화시킬 수 있다.
이처럼, 본 발명에 따른 DSWL 신호 구동부(70)는 반도체 장치에 대해 테스트 모드가 진행될 경우, DSWL 신호를 비활성화시킴으로써, 테스트 모드 시 더미 매트에 오버 스트레스가 가해지는 것을 방지 할 수 있다.
도6은 본 발명의 다른 실시 예에 따른 오픈 비트 라인 구조의 반도체 장치의 DSWLB 신호 구동부를 나타내는 상세 회로도이다.
도6에 도시된 바와 같이, 본 발명의 일실시 예에 따른 DSWLB 신호 구동부(70)는 DSWL 신호 생성부(72), 레벨 시프터부(74) 및 구동부(76)를 포함한다.
DSWL 신호 생성부(72)는 제1 및 제2 테스트 모드들(Test Mode, WBI)에 응답하여 예비 DSWL 신호(DSWL)를 생성할 수 있다. 이때, 본 발명에 따른 제1 테스트 모드(Test Mode)는 일 예로, DSWL 오프 신호일 수 있고, 제2 테스트 모드(WBI)는 일 예로, 웨이퍼 번인 테스트 활성화 신호일 수 있다.
이러한, DSWL 신호 생성부(72)는 실 시예에 따라 도7에 도시된 바와 같이, 낸드 게이트부(72a)를 포함하여 구성될 수 있다.
보다 구체적으로, DSWL 신호 생성부(72)는 제1 및 제2 테스트 모드들(Test Mode, WBI) 중 적어도 하나의 신호가 로우 레벨로 입력되면, 하이 레벨의 예비 DSWL 신호(DSWL)가 생성될 수 있다.
반면에, DSWL 신호 생성부(72)는 제1 및 제2 테스트 모드들(Test Mode, WBI)이 모두 하이 레벨로 입력되면, 로우 레벨의 예비 DSWL 신호(DSWL)가 생성될 수 있다.
레벨 시프터부(74)는 DSWL 신호 생성부(72)에서 출력된 예비 DSWL 신호(DSWL)의 레벨을 시프트시켜 DSWL 신호(DSWL)로 생성하여 출력할 수 있다. 레벨 시프터부(74)는 반도체 장치(100)에서 일반적으로 사용되는 구성으로써, 상세한 설명은 생략하기로 한다.
구동부(76)는 DSWLB 신호(DSWLB)를 구동하기 위한 로딩(Loading)을 줄이기 위한 것으로서, 레벨 시프터부(74)에서 입력된 DSWL 신호(DSWL)를 반전시켜 DSWLB 신호(DSWLB)를 생성하여 출력할 수 있다.
구동부(76)는 도8에 도시된 바와 같이, DSWL 신호(DSWL)를 게이트 신호로 입력받는 제1 및 제2 트랜지스터(T81, T82)가 직렬로 연결되고, 제1 및 제2 트랜지스터(T81, T82) 사이에 형성된 제82 노드(N82)를 통해 DSWLB 신호(DSWLB)의 레벨이 결정될 수 있다.
여기서, 제1 트랜지스터(T81)는 일 예로, PMOS 트린지스터로 형성될 수 있고, 제2 트랜지스터(T82)는 일 예로, NMOS 트랜지스터로 형성될 수 있다.
이때, 제1 트랜지스터(T81)의 드레인은 내부 전압단(VPP)과 연결되고, 제1 트랜지스터(T81)의 소스는 제2 트랜지스터(T82)의 드레인과 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(T82)의 소스는 접지 전압단(VSS)과 전기적으로 연결될 수 있다.
이하, DSWLB 신호 구동부(70)의 동작을 설명하면, DSWLB 신호 생성부(72)로 제1 및 제2 테스트 모드들(Test Mode, WBI) 중 적어도 하나의 신호가 로우 레벨로 입력되면, 하이 레벨의 예비 DSWL 신호(DSWL)가 생성될 수 있다.
그리고, 레벨 시프터부(74)는 하이 레벨의 예비 DSWL 신호(DSWL)를 레벨 시프터시켜 하이 레벨의 DSWLB 신호(DSWLB)를 생성할 수 있다.
그 다음, 구동부(76)는 하이 레벨의 레벨 시프터부(74)를 반전시켜 로우 레벨의 DSWLB 신호(DSWLB)를 출력함으로써, 더미 셀의 더미 워드 라인을 비활성화시킬 수 있다.
반면에, DSWL 신호 생성부(72)로 제1 및 제2 테스트 모드들(Test Mode, WBI)이 모두 하이 레벨로 입력되면, 로우 레벨의 예비 DSWL 신호(DSWL)가 생성될 수 있다.
그리고, 레벨 시프터부(74)는 로우 레벨의 예비 DSWL 신호(DSWL)를 레벨 시프터시켜 로우 레벨의 DSWL 신호(DSWL)를 생성할 수 있다.
그 다음, 구동부(76)는 로우 레벨의 DSWL 신호(DSWL)를 반전시켜 하이 레벨의 DSWLB 신호(DSWLB)를 출력함으로써, 더미 셀의 더미 워드 라인을 활성화시킬 수 있다.
이처럼, 본 발명에 따른 DSWLB 신호 구동부(70)는 반도체 장치에 대해 테스트 모드가 진행될 경우, DSWLB 신호(DSWLB)를 활성화시킴으로써, 테스트 모드 시 더미 매트에 오버 스트레스가 가해지는 것을 방지 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 반도체 장치
70: DSWL 신호 구동부, DSWLB 신호 구동부

Claims (17)

  1. 복수의 비트 라인이 형성되는 복수의 메모리 셀 블록들 및 더미 매트들을 포함하는 메모리 뱅크;
    상기 복수의 메모리 셀 블록들 및 더미 매드들 사이에 배열되며, 서로 반대 방향으로 연장되는 비트 라인과 상보 비트 라인 간의 차를 비교하여 증폭하는 비트 라인 센스 앰프; 및
    테스트 모드에 응답하여 상기 더미 매트의 더미 워드 라인을 선택적으로 활성화시키는 더미 워드 라인 구동부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  2. 제1 항에 있어서,
    상기 더미 워드 라인 구동부는,
    상기 반도체 장치를 대상으로 테스트 동작을 실행할 때, 더미 워드 라인 신호를 비활성화시켜 상기 더미 매트로 인가하는 오픈 비트 라인 구조의 반도체 장치.
  3. 제2 항에 있어서,
    상기 더미 워드 라인 구동부는,
    복수의 테스트 모드 신호에 응답하여 예비 상보 더미 워드 라인 신호를 생성하는 상보 더미 워드 라인 신호 생성부;
    상기 상보 더미 워드 라인 신호 생성부에서 출력된 상기 예비 상보 더미 워드 라인 신호의 레벨을 시프트시켜 상보 더미 워드 라인 신호를 생성하는 레벨 시프터부; 및
    상기 레벨 시프터부에서 출력된 상기 상보 더미 워드 라인 신호의 레벨을 반전시켜 더미 워드 라인 신호를 생성하는 구동부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  4. 제3 항에 있어서,
    상기 상보 더미 워드 라인 신호 생성부는,
    상기 테스트 모드들 중 적어도 하나의 신호가 하이 레벨로 입력되면, 로우 레벨의 상기 상보 더미 워드 라인 신호를 생성하는 노아 게이트부; 및
    상기 노아 게이트부에서 출력된 상기 상보 더미 워드 라인 신호의 레벨을 반전시켜 출력하는 반전부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  5. 제3 항에 있어서,
    상기 테스트 모드들은 더미 워드 라인 오프 신호 및 웨이퍼 번인 테스트 활성화 신호인 오픈 비트 라인 구조의 반도체 장치.
  6. 제1 항에 있어서,
    상기 더미 워드 라인 구동부는,
    상기 반도체 장치를 대상으로 테스트 동작을 실행할 때, 상보 더미 워드 라인 신호를 활성화시켜 상기 더미 매트로 인가하는 오픈 비트 라인 구조의 반도체 장치.
  7. 제6 항에 있어서,
    상기 더미 워드 라인 구동부는,
    복수의 테스트 모드 신호에 응답하여 예비 더미 워드 라인 신호를 생성하는 더미 워드 라인 신호 생성부;
    상기 더미 워드 라인 신호 생성부에서 출력된 상기 예비 더미 워드 라인 신호의 레벨을 시프트시켜 더미 워드 라인 신호를 생성하는 레벨 시프터부; 및
    상기 레벨 시프터부에서 출력된 상기 더미 워드 라인 신호의 레벨을 반전시켜 상보 더미 워드 라인 신호를 생성하는 구동부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  8. 제7 항에 있어서,
    상기 더미 워드 라인 신호 생성부는,
    상기 테스트 모드들 중 적어도 하나의 신호가 로우 레벨로 입력되면, 하이 레벨의 상기 더미 워드 라인 신호를 생성하는 낸드 게이트부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  9. 제8 항에 있어서,
    상기 테스트 모드들은 더미 워드 라인 오프 신호 및 웨이퍼 번인 테스트 활성화 신호인 오픈 비트 라인 구조의 반도체 장치.
  10. 복수의 비트 라인이 형성되는 복수의 메모리 셀 블록들 및 더미 매트들을 포함하는 메모리 뱅크;
    상기 복수의 메모리 셀 블록들 및 더미 매드들 사이에 배열되며, 서로 반대 방향으로 연장되는 비트 라인과 상보 비트 라인 간의 차를 비교하여 증폭하는 비트 라인 센스 앰프; 및
    반도체 장치를 대상으로 테스트 동작을 실행할 때, 더미 워드 라인 신호를 비활성화시키는 더미 워드 라인 구동부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  11. 제10 항에 있어서,
    상기 더미 워드 라인 구동부는,
    복수의 테스트 모드 신호에 응답하여 예비 상보 더미 워드 라인 신호를 생성하는 상보 더미 워드 라인 신호 생성부;
    상기 상보 더미 워드 라인 신호 생성부에서 출력된 상기 예비 상보 더미 워드 라인 신호의 레벨을 시프트시켜 상보 더미 워드 라인 신호를 생성하는 레벨 시프터부; 및
    상기 레벨 시프터부에서 출력된 상기 상보 더미 워드 라인 신호의 레벨을 반전시켜 상기 더미 워드 라인 신호를 생성하는 구동부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  12. 제11 항에 있어서,
    상기 상보 더미 워드 라인 신호 생성부는,
    상기 테스트 모드들 중 적어도 하나의 신호가 하이 레벨로 입력되면, 로우 레벨의 상기 예비 상보 더미 워드 라인 신호를 생성하는 노아 게이트부; 및
    상기 노아 게이트부에서 출력된 상기 예비 상보 더미 워드 라인 신호의 레벨을 반전시켜 출력하는 반전부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  13. 제11 항에 있어서,
    상기 테스트 모드들은 더미 워드 라인 오프 신호 및 웨이퍼 번인 테스트 활성화 신호인 오픈 비트 라인 구조의 반도체 장치.
  14. 복수의 비트 라인이 형성되는 복수의 메모리 셀 블록들 및 더미 매트들을 포함하는 메모리 뱅크;
    상기 복수의 메모리 셀 블록들 및 더미 매드들 사이에 배열되며, 서로 반대 방향으로 연장되는 비트 라인과 상보 비트 라인 간의 차를 비교하여 증폭하는 비트 라인 센스 앰프; 및
    반도체 장치를 대상으로 테스트 동작을 실행할 때, 상보 더미 워드 라인 신호를 활성화시키는 상보 더미 워드 라인 구동부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  15. 제14 항에 있어서,
    상기 상보 더미 워드 라인 구동부는,
    복수의 테스트 모드 신호에 응답하여 예비 더미 워드 라인 신호를 생성하는 더미 워드 라인 신호 생성부;
    상기 더미 워드 라인 신호 생성부에서 출력된 상기 예비 더미 워드 라인 신호의 레벨을 시프트시켜 더미 워드 라인 신호를 생성하는 레벨 시프터부; 및
    상기 레벨 시프터부에서 출력된 상기 더미 워드 라인 신호의 레벨을 반전시켜 상기 상보 더미 워드 라인 신호를 생성하는 구동부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  16. 제15 항에 있어서,
    상기 더미 워드 라인 신호 생성부는,
    상기 테스트 모드들 중 적어도 하나의 신호가 로우 레벨로 입력되면, 하이 레벨의 상기 예비 더미 워드 라인 신호를 생성하는 낸드 게이트부를 포함하는 오픈 비트 라인 구조의 반도체 장치.
  17. 제15 항에 있어서,
    상기 테스트 모드들은 더미 워드 라인 오프 신호 및 웨이퍼 번인 테스트 활성화 신호인 오픈 비트 라인 구조의 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150069107A (ko) * 2013-12-13 2015-06-23 에스케이하이닉스 주식회사 고효율 파워 분배 네크워크를 갖는 반도체 장치
US9997211B2 (en) 2016-05-18 2018-06-12 SK Hynix Inc. Semiconductor memory apparatus and operating method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160069705A (ko) * 2014-12-09 2016-06-17 에스케이하이닉스 주식회사 반도체 장치
KR20170076093A (ko) * 2015-12-24 2017-07-04 에스케이하이닉스 주식회사 반도체 장치
KR20190047217A (ko) 2017-10-27 2019-05-08 삼성전자주식회사 메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법
US20230143132A1 (en) * 2021-11-09 2023-05-11 Samsung Electronics Co., Ltd. Volatile memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5377152A (en) * 1991-11-20 1994-12-27 Kabushiki Kaisha Toshiba Semiconductor memory and screening test method thereof
KR20060084104A (ko) 2005-01-17 2006-07-24 주식회사 하이닉스반도체 오픈 비트라인 구조를 갖는 반도체 메모리 장치 및 그것의불량 셀 스크린 방법
KR101009566B1 (ko) 2005-07-06 2011-01-18 에스케이 텔레콤주식회사 광고 제공 서비스 방법 및 시스템
JP5665266B2 (ja) * 2008-08-07 2015-02-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150069107A (ko) * 2013-12-13 2015-06-23 에스케이하이닉스 주식회사 고효율 파워 분배 네크워크를 갖는 반도체 장치
US9997211B2 (en) 2016-05-18 2018-06-12 SK Hynix Inc. Semiconductor memory apparatus and operating method

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