KR20120097790A - 자기 메모리 장치 - Google Patents

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KR20120097790A KR1020110017223A KR20110017223A KR20120097790A KR 20120097790 A KR20120097790 A KR 20120097790A KR 1020110017223 A KR1020110017223 A KR 1020110017223A KR 20110017223 A KR20110017223 A KR 20110017223A KR 20120097790 A KR20120097790 A KR 20120097790A
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Abstract

자기 메모리 장치를 제공한다. 기판 상에 메모리 셀들 및 참조 셀이 제공된다. 메모리 셀들은 제 1 기준 자성층, 자유층, 및 제 1 기준 자성층과 자유층 사이의 제 1 터널 배리어층을 포함하고, 참조 셀은 제 2 기준 자성층, 참조 자성층, 및 제 2 기준 자성층과 참조 자성층 사이의 제 2 터널 배리어층을 포함한다. 참조 자성층의 자화 방향은 상기 자유층의 자화 방향과 실질적으로 수직한다.

Description

자기 메모리 장치{MAGNETIC MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 자기 메모리 장치에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 위한 일 방안으로 반도체 메모리 장치로 자기 메모리 장치가 제안된 바 있다. 자기 메모리 장치는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 메모리 장치로서 각광받고 있다.
자기 메모리 장치는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 베리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 상기 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행하는 경우에 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우에 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 메모리 장치는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 메모리 장치에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명의 실시예들이 이루고자 하는 일 기술적 과제는 메모리 셀의 판독을 위한 참조 셀을 제공하는 데 있다.
본 발명의 실시예들이 이루고자 하는 다른 기술적 과제는 보다 용이한 방법으로 참조 셀을 형성할 수 있는 자기 메모리 장치를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 자기 메모리 장치들을 제공한다. 상기 장치는 기판 상에 제공된 메모리 셀들 및 참조 셀(reference cell)을 포함하고, 상기 메모리 셀들은 제 1 기준 자성층, 자유층, 및 상기 제 1 기준 자성층과 상기 자유층 사이의 제 1 터널 배리어층을 포함하고, 상기 참조 셀은 제 2 기준 자성층, 참조 자성층, 및 상기 제 2 기준 자성층과 상기 참조 자성층 사이의 제 2 터널 배리어층을 포함하고, 상기 참조 자성층의 자화 방향은 상기 자유층의 자화 방향과 실질적으로 수직할 수 있다.
일 실시예에 있어서, 상기 참조 자성층의 자화 방향은 상기 참조 셀에 판독 전류가 가해질 경우 상기 자유층의 자화 용이축과 실질적으로 수직한 방향으로 고정될 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 기준 자성층들은 상기 제 1 및 제 2 터널 배리어층들의 상면과 실질적으로 평행한 자화 방향을 갖고, 상기 자유층의 자화 방향은 상기 제 1 및 제 2 기준 자성층들의 자화 방향과 평행한(parallel) 방향 또는 반평행한(anti-parallel) 방향으로 변경이 가능하다.
일 실시예에 있어서, 상기 참조 자성층의 자화 방향은 상기 제 1 및 제 2 터널 배리어층들의 상면과 실직적으로 수직할 수 있다.
일 실시예에 있어서, 상기 참조 자성층과 상기 자유층은 동일한 물질을 포함하고, 상기 참조 자성층은 상기 자유층보다 얇을 수 있다.
다른 실시예에 있어서, 상기 참조 셀은 상기 참조 자성층과 접촉하는 비자성 금속 산화층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 참조 자성층은 상기 제 2 기준 자성층 아래에 제공되고, 상기 참조 셀은 상기 참조 자성층 아래에 시드층을 더 포함하고, 상기 비자성 금속 산화층은 상기 시드층과 상기 참조 자성층 사이에 제공될 수 있다.
또 다른 실시예에 있어서, 상기 제 1 및 제 2 기준 자성층들은 상기 제 1 및 제 2 터널 배리어층들의 상면과 실질적으로 수직한 자화 방향을 갖고, 상기 자유층의 자화 방향은 상기 제 1 및 제 2 기준 자성층들의 자화 방향과 평행한(parallel) 방향 또는 반평행한(anti-parallel) 방향으로 변경이 가능할 수 있다.
또 다른 실시예에 있어서, 상기 참조 자성층의 자화 방향은 상기 제 1 및 제 2 터널 배리어층들의 상면과 실질적으로 평행할 수 있다.
또 다른 실시예에 있어서, 상기 메모리 셀들은 상기 자유층과 접촉하는 비자성 금속 산화층을 더 포함할 수 있다.
또 다른 실시예에 있어서, 상기 참조 셀은 상기 메모리 셀들 상에 배치될 수 있다.
또 다른 실시예에 있어서, 상기 장치는 제 1 자성층, 제 2 자성층, 및 상기 제 1 자성층과 상기 제 2 자성층 사이의 제 1 터널 배리어층을 포함하는 메모리 셀, 제 3 자성층, 제 4 자성층, 및 상기 제 3 자성층과 상기 제 4 자성층 사이의 제 2 터널 배리어층을 포함하는 참조 셀을 포함하고, 상기 제 2 자성층은 상기 제 4 자성층의 자화 용이축과 수직한 방향의 자기 모멘트를 가질 수 있다.
또 다른 실시예에 있어서, 상기 제 1 자성층과 상기 제 3 자성층은 동일한 구조를 가질 수 있다.
또 다른 실시예에 있어서, 상기 참조 셀의 자기 터널 접합의 저항은 상기 제 1 자성층과 상기 제 2 자성층의 자화 방향이 평행한 경우의 메모리 셀의 저항값보다 크고, 상기 제 1 자성층과 상기 제 2 자성층의 자화 방향이 반평행한 경우의 메모리 셀의 저항값보다 작을 수 있다.
또 다른 실시예에 있어서, 상기 제 4 자성층의 자화 방향은 상기 제 2 터널 배리어층의 상면과 실질적으로 수직한 방향일 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀의 판독을 위한 참조 셀을 용이하게 형성할 수 있다. 또한 본 발명의 실시예들에 따른 참조 셀들은 프리-라이트 없이 기준 저항으로 사용될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 셀 어레이를 설명하기 위한 개략도이다.
도 2는 본 발명의 제 1 실시예에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 4는 본 발명의 제 3 실시예에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 5는 본 발명의 제 4 실시예에 따른 자기 메모리 장치를 나타내는 단면도이다.
도 6은 제 1 내지 제 4 실시예들의 일 변형예를 설명하기 위한 단면도이다.
도 7 및 도 8은 제 1 내지 제 4 실시예들의 다른 변형예를 설명하기 위한 도면들이다.
도 9는 본 발명의 기술적 사상에 기초한 자기 메모리 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 10은 본 발명의 기술적 사상에 기초한 자기 메모리 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1막질로 언급된 막질이 다른 실시예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치의 셀 어레이를 설명하기 위한 개략도이다. 상기 자기 메모리 장치의 셀 어레이는 설명의 간소화를 위하여 간략하게 도시되었으나, 이에 한정되지 않는다. 또한, 각 구성요소들의 상대적 비율은 설명을 위하여 과장되거나 변형될 수 있다.
자기 메모리 장치의 셀 어레이(10)가 제공된다. 상기 셀 어레이(10)는 메모리 셀 영역(11) 및 참조(reference) 셀 영역(12)을 포함할 수 있다. 상기 메모리 셀 영역(11)은 다수의 메모리 셀들을 포함할 수 있다. 상기 메모리 셀들은 상기 메모리 셀 영역(11)에 x 방향 및 y 방향을 따라 배열될 수 있다. 일 예로, 상기 메모리 셀 영역(11)은 복수의 메모리 셀 스트링들로 구성될 수 있고, 상기 메모리 셀 스트링들은 상기 메모리 셀 영역(11)에 2차원적으로 배치될 수 있다.
상기 참조 셀 영역(12)이 상기 셀 어레이(10) 내에 제공될 수 있다. 상기 참조 셀 영역(12)은 상기 메모리 셀 영역(11)의 일 측에 배치될 수 있다. 일 예로, 상기 참조 셀 영역(12)은 상기 메모리 셀 영역(11)과 수평적으로 이격되어 동일한 레벨에 배치될 수 있다. 다른 실시예에 있어서, 상기 참조 셀 영역(12)은 상기 메모리 셀 영역(11)의 일부일 수 있다. 즉, 상기 메모리 셀 영역(11)의 일부 셀들이 참조 셀로 구성될 수 있다.
워드 라인들(WL)이 상기 셀 어레이(10) 상에서 x 방향으로 연장될 수 있고, 비트 라인들(BL)이 상기 셀 어레이(10) 상에서 y 방향으로 연장될 수 있다. 상기 메모리 셀 영역(11) 상에서, 상기 워드 라인들(WL)과 상기 비트 라인들(BL)의 교차점에 메모리 셀들(A)이 배치될 수 있고, 상기 참조 셀 영역(12) 상에서, 상기 워드 라인들(WL)과 상기 비트 라인들(BL)의 교차점에 참조 셀(B)이 배치될 수 있다. 상기 메모리 셀들(A)은 자화의 방향에 따라 정보 비트를 저장할 수 있다. 상기 참조 셀(B)은 상기 메모리 셀들(A)의 저항 상태의 기준이 되는 셀일 수 있다. 상기 참조 셀(B)은 상기 참조 셀 영역(12) 중의 한 개의 셀로 구성될 수 있다. 이와는 달리, 상기 참조 셀(B)은 복수 개 제공되어, 복수 개의 참조 셀들(B)의 평균 값이 상기 메모리 셀들(A)의 저항 상태의 기준이 될 수 있다. 이하 상기 메모리 셀들(A) 및 상기 참조 셀(B)에 대해서는 도 2 내지 도 6을 참조하여 보다 자세히 설명된다.
상기 워드 라인들(WL)의 일 단부에는 행 디코드 회로(22)가 배치될 수 있고, 상기 비트 라인들(BL)의 일 단부에는 열 디코드 회로(21)가 배치될 수 있다. 기록 동작 시, 상기 행 디코드 회로(22)는 선택된 워드 라인들(WL)에 기입 전류를 인가할 수 있고, 상기 열 디코드 회로(21)는 선택된 비트 라인들(BL)에 기입 전류를 인가할 수 있다.
판독 동작 시 선택된 셀의 저항을 감지하는 판독 회로(23)가 제공될 수 있다. 상기 판독 회로(23)는 상기 비트 라인들(BL)의 타 단부에 제공될 수 있다. 상기 판독 회로(23)는 복수의 감지 증폭기(sense amplifier) 및 메모리 셀들을 감지 증폭기에 접속시키는 스위치 집합을 포함할 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 자기 메모리 장치의 단면도이다.
도 2를 참조하여, 기판(100) 상에 메모리 셀들(A) 및 참조 셀(B)이 제공된다. 상기 메모리 셀들(A)은 메모리 셀 영역(11)에 제공되고, 상기 참조 셀(B)은 참조 셀 영역(12)에 제공될 수 있다. 상기 기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(100)은 실리콘 웨이퍼일 수 있다. 일 예로, 상기 기판(100)은 p형 불순물로 약하게 도핑된 영역일 수 있다.
상기 기판(100) 상에 제 1 층간 유전막(191)이 배치될 수 있다. 상기 기판(100) 상에 스위칭 소자(미도시)가 배치될 수 있다. 상기 스위칭 소자는 전계 효과 트랜지스터 또는 다이오드일 수 있다. 상기 제 1 층간 유전막(191)은 상기 스위칭 소자를 포함한 기판(100) 전면 상에 배치될 수 있다. 하부 콘택 플러그들(103,104)이 상기 제 1 층간 유전막(191)을 관통하여 상기 메모리 셀들(A) 및 상기 참조 셀(B) 아래에 제공될 수 있다. 상기 하부 콘택 플러그들(103, 104)은 상기 스위칭 소자의 일단과 전기적으로 접속될 수 있다. 상기 제 1 층간 유전막(191)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 하부 콘택 플러그들(103, 104)는 도펀트로 도핑된 반도체, 금속, 도전성 금속질화물 및/또는 반도체-금속 화합물 중 적어도 하나를 포함할 수 있다.
상기 메모리 셀(A)은 제 1 자성층, 제 2 자성층, 및 상기 제 1 자성층과 상기 제 2 자성층 사이의 제 1 터널 배리어층을 포함할 수 있다. 일 예로, 상기 메모리셀(A)은 제 1 기준 자성층(120), 자유층(141), 및 상기 제 1 기준 자성층(120)과 상기 자유층(141) 사이의 제 1 터널 배리어층(131)을 포함할 수 있다. 상기 제 1 기준 자성층(120), 상기 제 1 터널 배리어층(131) 및 상기 자유층(141)은 자기터널접합(MTJ: Magnetic Tunnel Junction)을 구성할 수 있다.
상기 제 1 기준 자성층(120)은 상기 기판(100)의 상부면에 평행한 수평 자화 방향을 가질 수 있다. 보다 구체적으로, 상기 제 1 기준 자성층(120)은 고정층 (121, pinning layer), 제 1 피고정층(122, first pinned layer), 교환 결합층(123) 및 제 2 피고정층(124, second pinned layer)을 포함할 수 있다. 상기 제 1 피고정층(122)은 상기 고정층(121)에 인접하고, 상기 고정층(121) 및 제 2 피고정층(124) 사이에 배치될 수 있다. 상기 교환 결합층(123)은 상기 제 1 및 제 2 피고정층들(122, 124) 사이에 개재될 수 있다. 상기 제 2 피고정층(124)은 상기 제 1 터널 배리어층(131)에 인접할 수 있다. 즉, 상기 제 2 피고정층(124)은 상기 터널 배리어층(131) 및 상기 교환 결합층(123) 사이에 배치될 수 있다.
상기 고정층(121)은 상기 제 1 피고정층(122)의 자화 방향을 일 방향으로 고정시킬 수 있다. 상기 제 1 피고정층(122)의 고정된 자화 방향은 상기 제 1 터널 배리어층(131)의 상면에 평행할 수 있다. 상기 제 2 피고정층(124)의 자화 방향은 상기 교환 결합층(123)에 의하여 상기 제 1 피고정층(122)의 자화 방향과 반평행하게 고정될 수 있다.
상기 고정층(121)은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예컨대, 상기 고정층(121)은 백금망간(PtMn), 이리듐망간(IrMn), 산화망간(MnO), 황화망간(MnS), 망간텔레륨(MnTe) 또는 불화망간(MnF) 중에서 적어도 하나를 포함할 수 있다.
상기 제 1 피고정층(122)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예컨대, 상기 제 1 피고정층(122)은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 피고정층(124)의 제 1 자성 물질은 철(Fe)을 포함할 수 있다. 예컨대, 상기 제 2 피고정층(124)의 제 1 자성 물질은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 중에서 적어도 하나를 포함할 수 있다. 상기 코발트철터븀(CoFeTb)는 상기 제 1 터널 배리어층(131)의 상면과 수평한 자화 방향을 가지기 위하여 터븀(Tb)의 함량비가 약 10% 보다 작을 수 있다. 이와 유사하게, 상기 코발트철가돌리늄(CoFeGd)은 상기 제 1 터널 배리어층(131)의 상면과 수평한 자화 방향을 가지기 위하여 가돌리늄(Gd)의 함량비가 약 10% 보다 작을 수 있다.
상기 교환 결합층(123)은 희유 금속(rare metal)을 포함할 수 있다. 예컨대, 상기 교환 결합층(123)은 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중에서 적어도 하나를 포함할 수 있다.
상기 제 1 터널 배리어층(131)은 스핀 확산 길이(spin diffusion distance) 보다 얇은 두께를 가질 수 있다. 상기 제 1 터널 배리어층(131)은 절연 물질을 포함할 수 있다. 예컨대, 상기 제 1 터널 배리어층(131)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다.
상기 자유층(141)은 변경 가능한 자화 방향을 가질 수 있다. 기입 동작에 의하여, 상기 자유층(141)의 자화 방향은 상기 제 2 피고정층(124)의 자화 방향과 평행한(parallel) 방향 또는 반평행(anti-parallel) 방향으로 변경될 수 있다. 즉, 상기 자유층(141)의 자화 용이축(easy-axis)은 상기 제 1 터널 배리어층(131)의 상면과 평행할 수 있다. 상기 제 1 기준 자성층(120), 상기 제 1 터널 배리어층(131) 및 상기 자유층(141)을 관통하는 기입 전류를 제공하여, 상기 자유층(141)의 자화 방향이 변경될 수 있다. 상기 기입 전류 내의 자들의 스핀 토크(spin torque)에 의하여 상기 자유층(141)의 자화 방향이 변경될 수 있다.
일 예로, 상기 자유층(141)의 자화 방향이 상기 제 2 피고정층(124)의 자화 방향과 반평행한 경우에, 기입 전류가 상기 자유층(141)으로부터 상기 제 1 기준 자성층(120)으로 향하여 공급될 수 있다. 즉, 상기 기입 전류 내 전자들은 상기 제 1 기준 자성층(120)으로부터 상기 자유층(141)을 향하여 공급된다. 상기 기입 전류 내 전자들은 메이저 전자들(major electrons) 및 마이너 전자들(minor electrons)을 포함할 수 있다. 상기 메이저 전자들은 상기 제 2 피고정층(124)과 평행한 스핀들을 가질 수 있으며, 상기 마이너 전자들은 상기 제 2 피고정층(124)과 반평행한 스핀들을 가질 수 있다. 상기 메이저 전자들이 상기 자유층(141) 내에 축적되고, 축적된 메이저 전자들의 스핀 토크에 의하여 상기 자유층(141)의 자화 방향이 상기 제 2 피고정층(124)의 자화 방향과 평행하도록 변경될 수 있다.
이와는 다르게, 상기 제 2 피고정층(124) 및 상기 자유층(141)의 자화 방향들이 서로 평행한 경우에, 기입 전류는 상기 제 1 기준 자성층(120)으로부터 상기 자유층(141)을 향하여 공급될 수 있다. 즉, 상기 기입 전류 내의 전자들은 상기 자유층(141)으로부터 상기 제 1 기준 자성층(120)을 향하여 공급된다. 기입 전류 내 전자들 중에서 상기 제 2 피고정층(124)의 자화 방향과 반평행한 마이너 전자들은 상기 제 2 피고정층(124)의 자화 방향에 의하여 반사될 수 있으며, 반사된 마이너 전자들은 상기 자유층(141) 내에 축적될 수 있다. 축적된 마이너 전자들의 스핀 토크에 의하여 상기 자유층(141)의 자화 방향이 상기 제 2 피고정층(124)과 반평행 하도록 변경될 수 있다.
상기 자유층(141)의 자화 방향을 변경하기 위한 최소 전류 밀도를 임계 전류 밀도라 정의한다. 상기 자유층(141)은 제 2 자성 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 자유층(141)의 제 2 자성 물질은 철(Fe)을 포함할 수 있다. 예컨대, 상기 자유층(141)의 제 2 자성 물질은 코발트철붕소(CoFeB), 코발트철(CoFe), 니켈철(NiFe), 코발트철백금(CoFePt), 코발트철팔라듐(CoFePd), 코발트철크롬(CoFeCr), 코발트철터븀(CoFeTb), 코발트철가돌리늄(CoFeGd) 또는 코발트철니켈(CoFeNi) 중에서 적어도 하나를 포함할 수 있다. 상기 코발트철터븀(CoFeTb)는 상기 제 1 터널 배리어층(131)의 상면과 수평한 자화 방향을 가지기 위하여 터븀(Tb)의 함량비가 약 10% 보다 작을 수 있다. 이와 유사하게, 상기 코발트철가돌리늄(CoFeGd)도 상기 제 1 터널 배리어층(131)의 상면과 수평한 자화 방향을 가지기 위하여 가돌리늄(Gd)의 함량비가 약 10% 보다 작을 수 있다.
상기 메모리 셀들(A)과 상기 참조 셀(B)의 상부에 각각 캐핑층들(151, 152)이 제공될 수 있다. 상기 캐핑층들(151, 152)은 도전 물질로 형성될 수 있다. 예컨대, 상기 캐핑층들(151, 152)은 금속을 포함할 수 있다. 예컨대, 상기 캐핑층들(151, 152)은 루테늄(Ru), 탄탈륨(Ta), 팔라듐(Pd), 티타늄(Ti), 백금(Pt), 은(Ag), 금(Au) 또는 구리(Cu) 중 적어도 하나를 포함할 수 있다.
상기 제 1 기준 자성층(120)과 제 1 층간 유전막(191) 사이에 제 1 전극(111)이 배치될 수 있으며, 상기 캐핑층(151) 상에 제 2 전극(161)이 배치될 수 있다. 상기 제 1 전극(111)은 상기 하부 콘택 플러그(103)를 통하여 상기 스위칭 소자의 일 단자에 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 전극들(111, 161)은 반응성이 낮은 도전 물질을 포함할 수 있다. 상기 제 1 및 제 2 전극들(111, 161)은 도전성 금속 질화물을 포함할 수 있다. 예컨대, 상기 제 1 및 제 2 전극들(111, 161)은 질화티타늄, 질화탄탈륨, 질화 텅스텐, 또는 질화티타늄알루미늄에서 선택된 적어도 하나를 포함할 수 있다. 상기 제 1 및 제 2 전극들(111, 161)은 서로 동일한 물질로 형성되거나, 서로 다른 물질로 형성될 수 있다. 이와 유사하게, 상기 참조 셀(B)의 하부에 제 1 전극(112)이 배치되고, 상기 참조 셀(B)의 상부에 제 2 전극(162)이 배치될 수 있다.
상기 메모리 셀들(A) 및 상기 참조 셀(B)은 제 2 층간 유전막(192) 내에 제공될 수 있다. 제 2 층간 유전막(192)은 상기 기판(100) 전면 상에 배치될 수 있다. 상기 메모리 셀 영역(11)에서, 상부 콘택 플러그(105)가 상기 제 2 층간 유전막(192)을 관통하여 상기 제 2 전극(161)에 접속될 수 있다. 이와 유사하게, 상기 참조 셀 영역(12)에서, 상부 콘택 플러그(106)가 상기 제 2 층간 유전막(192)을 관통하여 상기 제 2 전극(162)에 접속될 수 있다.
제 1 배선(171) 및 제 2 배선(172)이 상기 제 2 층간 유전막(192) 상에 배치되어 상기 상부 콘택 플러그들(105, 106)과 각각 접속될 수 있다. 상기 배선들(171,172)은 비트 라인에 해당할 수 있다. 상기 상부 콘택 플러그들(105, 106) 및 상기 배선들(171, 172)은 금속 또는 도전성 금속질화물 중 적어도 하나를 포함할 수 있다.
상기 참조 셀(B)은 제 3 자성층, 제 4 자성층, 및 상기 제 3 자성층과 상기 제 4 자성층 사이의 제 2 터널 배리어층을 포함할 수 있다. 일 예로, 상기 참조 셀(B)은 제 2 기준 자성층(125), 참조 자성층(142), 및 상기 제 2 기준 자성층(125)과 상기 참조 자성층(142) 사이의 제 2 터널 배리어층(132)을 포함할 수 있다. 상기 제 2 기준 자성층(125), 제 2 터널 배리어층(132) 및 참조 자성층(142)은 자기터널접합 (MTJ: Magnetic Tunnel Junction)을 구성할 수 있다.
상기 참조 셀(B)은 상기 참조 자성층(142)을 제외하고는 상기 메모리 셀들(A)과 실질적으로 동일한 구성일 수 있다. 일 예로, 상기 제 2 기준 자성층(125)은 상기 제 1 기준 자성층(120)과 동일하게 고정층(126), 제 1 피고정층(127), 교환 결합층(128) 및 제 2 피고정층(129)을 포함할 수 있다. 일 예로, 상기 제 2 기준 자성층(125)은 상기 제 1 기준 자성층(120)과 동일한 형상, 및 두께를 갖고, 동일한 물질로 형성될 수 있다. 이와 유사하게, 상기 제 2 터널 배리어층(132)은 상기 제 1 터널 배리어층(131)과 동일한 형상, 및 두께를 갖고, 동일한 물질로 형성될 수 있다.
상기 메모리 셀들(A)은 제 1 기준 자성층(120)의 자화 방향과 상기 자유층(141)의 자화 방향이 평행 또는 반평행하는지에 따라 다른 저항값을 갖는다. 일 예로, 상기 제 1 기준 자성층(120)과 상기 자유층(141)이 반평행한 자화 방향을 갖는 경우의 상기 메모리 셀들(A)의 저항(R+△R)은 상기 제 1 기준 자성층(120)과 상기 자유층(141)이 평행한 자화 방향을 갖는 경우의 상기 메모리 셀들(A)의 저항(R) 보다 클 수 있다. 읽기 동작에서, 상기 메모리 셀들(A)의 저항 상태를 측정하여 상기 R과 R+△R의 중간 저항값(Re)으로 상기 메모리 셀들(A)의 데이터를 판독할 수 있다. 이와는 달리, 중간 전류값(Ie)을 측정하여 상기 메모리 셀들(A)의 데이터를 판독할 수 있다. 상기 중간 저항값(Re)을 구하기 위해서는 복수의 셀들에 프리-라이트(pre-write)하는 단계 및 그 저항값의 평균을 구하는 단계가 요구될 수 있다.
본 발명의 일 실시예에 있어서, 참조 셀(B)의 저항을 참조하여 상기 메모리 셀들(A)의 데이터를 판독할 수 있다. 상기 참조 자성층(142)은 상기 자유층(141)의 자화 용이축과 수직한 방향의 자기 모멘트를 가질 수 있다. 일 예로, 상기 자유층(141)의 자화 용이축은 상기 제 1 터널 배리어층(131)의 상면과 평행하고, 상기 참조 자성층(142)은 상기 제 2 터널 배리어층(132)의 상면과 실질적으로 수직한 방향의 자기 모멘트를 가질 수 있다. 즉, 상기 참조 자성층(142)의 자화 방향은 상기 제 2 터널 배리어층(132)의 상면에 실질적으로 수직한 방향의 성분을 가질 수 있다. 일 예로, 상기 참조 자성층(142)의 자화 방향은 상기 제 2 터널 배리어층(132)의 상면에 실질적으로 수직할 수 있다.
상기 참조 자성층(142)의 자화 방향은 판독 전류가 상기 참조 셀(B)에 가해질 경우, 상기 제 2 터널 배리어층(132)의 상면과 실질적으로 수직한 방향으로 고정될 수 있다. 상기 판독 전류는 상기 기입 전류에 비하여 상대적으로 낮을 수 있다. 도 2에는 상기 참조 자성층(142)의 자화 방향이 상기 기판(100)으로부터 상기 제 2 터널 배리어층(132)을 향하는 화살표로 도시되었으나, 상기 참조 자성층(142)의 자화 방향은 이와 역평행하는 방향일 수 있다.
상기 참조 자성층(142)이 상기 제 2 터널 배리어층(132)의 상면과 실질적으로 수직한 자화 방향을 갖는 경우, 상기 참조 셀(B)의 저항을 중간 저항값(Re)으로 참조하여 상기 메모리 셀들(A)의 데이터를 판독할 수 있다. 즉, 상기 참조 자성층(142)이 상기 제 2 터널 배리어층(132)의 상면과 실질적으로 수직한 자화 방향을 갖는 경우, 상기 참조 셀(B)의 저항은 상기 제 1 기준 자성층(120)과 상기 자유층(141)의 자화 방향이 평행할 경우의 저항값과, 상기 제 1 기준 자성층(120)과 상기 자유층(141)의 자화 방향이 반평행할 경우의 저항값의 중간값을 가질 수 있다. 따라서, 메모리 셀들의 저항 상태의 평균을 구하는 과정이 불요하고, 중간값을 구하기 위하여 메모리 셀들에 프리 라이트(pre-write)하는 단계가 불요하다. 또한 하나의 참조 셀(B)로부터 중간 저항값(Re)을 도출할 수 있기 때문에, 공정 마진에 따른 셀들의 저항 산포에 관계 없이 데이터를 판독할 수 있다. 이와는 달리, 상기 참조 셀(B)은 상기 참조 셀 영역(12)에 복수 개 제공되고, 복수 개의 참조 셀들의 평균 저항값을 상기 중간 저항 값(Re)으로 사용할 수 있다.
일 실시예에 있어서, 상기 참조 자성층(142)은 상기 자유층(141)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 참조 자성층(142)은 상기 자유층(141)과 동일한 물질로 형성되되, 상기 자유층(141)과 두께가 다를 수 있다. 상기 참조 자성층(142)의 두께(t2)는 상기 자유층(141)의 두께(t1) 보다 얇을 수 있다. 일 예로, 상기 참조 자성층(142)의 두께(t2)는 상기 자유층(141)의 두께(t1)에 대하여 약 40 내지 약 70%일 수 있다. 일 예로, 상기 참조 자성층(142)의 두께는 약 8 내지 약 15Å(옹스트롬, angstrom)일 수 있다.
상기 참조 자성층(142)의 두께(t2)를 상기 자유층(141)의 두께에 비하여 상대적으로 얇게 형성하는 경우, 계면 자기 이방성(interface magnetic aniosotropy)이 증가되어 상기 참조 자성층(142)의 자화 방향은 상기 제 2 터널 배리어층(132)의 상면과 실질적으로 수직할 수 있다. 즉, 상술한 상기 자유층(141)과 상기 참조 자성층(142)을 구성하는 물질들은, 소정의 두께 이하에서 상기 제 1 터널 배리어층(131)의 상면과 수직한 방향의 자기 모멘트를 가질 수 있다. 상기 자유층(141) 및 상기 참조 자성층(142)을 구성하는 물질들은 소정의 두께에 도달하기 전까지 상기 제 1 터널 배리어층(131)의 상면에 수직한 방향의 자기 모멘트를 가질 수 있고, 소정의 두께를 초과하는 경우 상기 제 1 터널 배리어층(131)의 상면에 수평한 방향의 자기 모멘트를 가질 수 있다. 즉, 상기 자유층(141)과 상기 참조 자성층(142)을 구성하는 물질들은 임계 두께보다 얇은 경우 수직 자화 방향을 갖고, 임계 두께 보다 두꺼운 경우 수평 자화 방향을 가질 수 있다. 따라서, 상기 자유층(141)과 상기 참조 자성층(142)을 동일한 물질로 형성하되, 두께를 달리하여 서로 다른 자화 방향을 갖도록 구성할 수 있다.
상기 참조 자성층(142)과 상기 자유층(141)의 두께 차이는 다양한 방법에 의하여 구현될 수 있다. 일 예로, 상기 메모리 셀들(A)과 상기 참조 셀(B)이 도 1에 도시된 바와 같이 동일 평면 상에 구현될 경우, 상기 참조 자성층(142)과 상기 자유층(141)은 동일한 자성 물질을 사용하여 동일 두께로 증착된 후, 상기 참조 셀(B)을 구성하는 자성 물질의 상부가 제거될 수 있다. 이와는 달리, 상기 참조 자성층(142)과 상기 자유층(141)은 상기 메모리 셀 영역(11) 및 상기 참조 셀 영역(12)에 각각 동일한 자성 물질을 서로 다른 두께로 증착하는 복수의 공정에 의하여 형성될 수 있다. 상기 참조 자성층(142)과 상기 자유층(141)의 형성을 제외한 다른 구성들을 형성하는 공정은 상기 메모리 셀 영역(11)과 상기 참조 셀 영역(12)에 동시에 진행될 수 있다.
본 실시예에서는 상기 자유층(141)과 상기 참조 자성층(142)을 동일 물질로 설명하였으나, 이에 한정되지 않는다. 다른 실시예에 있어서, 상기 자유층(141)과 상기 참조 자성층(142)은 상호 실질적으로 수직한 자화 방향을 갖는 다른 물질들로 각각 형성될 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 자기 메모리 장치를 나타내는 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대해서는 설명이 생략될 수 있다.
도 3을 참조하여, 기판(100) 상에 메모리 셀들(A) 및 참조 셀(B)이 제공된다. 상기 메모리 셀들(A)은 메모리 셀 영역(11)에 제공되고, 상기 참조 셀(B)은 참조 셀 영역(12)에 제공될 수 있다. 상기 메모리셀(A)은 제 1 기준 자성층(120), 자유층(141), 및 상기 제 1 기준 자성층(120)과 상기 자유층(141) 사이의 제 1 터널 배리어층(131)을 포함할 수 있다. 상기 제 1 기준 자성층(120), 상기 제 1 터널 배리어층(131) 및 상기 자유층(141)은 자기터널접합(MTJ)을 구성할 수 있다. 상기 제 1 기준 자성층(120)은 상기 기판(100)의 상부면에 평행하고 일 방향으로 고정된 수평 자화 방향을 가질 수 있다. 보다 구체적으로, 상기 제 1 기준 자성층(120)은 고정층 (121, pinning layer), 제 1 피고정층(122, first pinned layer), 교환 결합층(123) 및 제 2 피고정층(124, second pinned layer)을 포함할 수 있다. 상기 제 1 피고정층(122)의 고정된 자화 방향은 상기 제 1 터널 배리어층(131)의 상면에 평행할 수 있다. 상기 제 2 피고정층(124)의 자화 방향은 상기 교환 결합층(123)에 의하여 상기 제 1 피고정층(122)의 자화 방향과 반평행하게 고정될 수 있다.
상기 참조 셀(B)은 제 2 기준 자성층(125), 참조 자성층(142), 및 상기 제 2 기준 자성층(125)과 상기 참조 자성층(142) 사이의 제 2 터널 배리어층(132)을 포함할 수 있다. 상기 제 2 기준 자성층(125), 제 2 터널 배리어층(132) 및 참조 자성층(142)은 자기터널접합 (MTJ)을 구성할 수 있다. 상기 제 2 기준 자성층(125)은 상기 제 1 기준 자성층(120)과 동일하게 고정층(126), 제 1 피고정층(127), 교환 결합층(128) 및 제 2 피고정층(129)을 포함할 수 있다.
상기 참조 자성층(142)과 캐핑층(152) 사이에 비자성 금속 산화층(181)이 제공될 수 있다. 상기 비자성 금속 산화층(181)은 상기 참조 자성층(142)과 접촉될 수 있다. 일 실시예에 따르면, 상기 비자성 금속 산화층(181)은 상기 참조 자성층(142)의 상면 상에 배치될 수 있다. 상기 비자성 금속 산화층(181)은 비자성 금속 및 산소를 포함할 수 있다. 상기 비자성 금속 산화층(181)은 상기 제2 터널 배리어층(132) 보다 작은 두께를 가진 나노 산화막을 포함할 수 있다. 일 실시예에 있어서, 상기 비자성 금속 산화층(181)은 상기 제 2 터널 배리어층(132) 보다 얇을 수 있다. 일 예로, 상기 비자성 금속 산화층(181)의 저항값은 상기 제 2 터널 배리어층(132)의 저항값의 30% 이하일 수 있다. 또 다른 실시예에 있어서, 상기 비자성 금속이 풍부한 금속 산화물 내 산소 함량비는 화학량론 비율 보다 작을 수 있다. 즉, 상기 비자성 금속 산화층(181)이 산화물일지라도, 상기 비자성 금속 산화층(181)은 낮은 비저항을 가질 수 있다. 상기 비자성 금속 산화층(181) 내의 상기 비자성 금속의 농도는 상기 비자성 금속 산화층(181)의 전체에 걸쳐 실질적으로 균일할 수 있다. 이에 따라, 상기 비자성 금속 산화층(181)의 비저항이 균일하여, 상기 비자성 금속 산화층(181)의 전체 저항이 감소될 수 있다.
일 예로, 상기 비자성 금속 산화층(181)은 상기 참조 자성층(142)의 상면에 평행한 방향으로 상기 참조 자성층(142)에 스트레스(stress)를 제공할 수 있다. 상기 스트레스는 압축력(compressive force) 또는 인장력(tensile force)일 수 있다. 이에 따라, 상기 참조 자성층(142) 내에 상기 제 2 터널 배리어층(132)의 상면에 비평행한 원자-자기 모멘트들이 증가될 수 있다. 즉, 상기 참조 자성층(142)의 자화 방향은 상기 제 2 터널 배리어층(132)의 상면에 수직한 방향의 성분을 가질 수 있다. 일 예로, 상기 참조 자성층(142)의 두께(t3)가 상기 자유층(141)의 두께(t3)와 동일한 경우에도, 상기 참조 자성층(142)은 상기 비자성 금속 산화층(181)에 의하여 상기 제 2 터널 배리어층(132)의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다.
일 실시예에 따르면, 상기 비자성 금속 산화층(181)은 약 2 내지 약 20 Å의 두께를 가질 수 있다. 일 실시예에 따르면, 상기 비자성 금속 산화층(181)은 비정질 상태일 수 있다. 일 실시예에 따르면, 상기 비자성 금속 산화층(181)은 하프늄이 풍부한 하프늄 산화물(hafnium-rich hafnium oxide), 탄탈륨이 풍부한 탄탈륨 산화물(tantalum-rich tantalum oxide), 지르코늄이 풍부한 지르코늄 산화물(zirconium-rich zirconium oxide), 크롬이 풍부한 크롬 산화물(Chromium-rich chromium oxide), 바나듐이 풍부한 바나듐 산화물(vanadium-rich vanadium oxide), 몰리브덴이 풍부한 몰리브덴 산화물(molybdenum-rich molybdenum oxide), 티타늄이 풍부한 티타늄 산화물(titanium-rich titanium oxide), 텅스텐이 풍부한 텅스텐 산화물(tungsten-rich tungsten oxide), 이트륨이 풍부한 이트륨 산화물(yttrium-rich yttrium oxide), 마그네슘이 풍부한 마그네슘 산화물(magnesium-rich magnesium oxide) 또는 아연이 풍부한 아연 산화물(zinc-rich zinc oxide) 중에서 적어도 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 비자성 금속 산화층(181)에 의하여 상기 자유층(141)과 상기 참조 자성층(142)이 동일한 물질 및 동일한 두께로 형성된 경우에도 서로 다른 자화 방향을 가질 수 있다. 즉, 제 1 실시예와는 달리 상기 참조 자성층(142)이 상기 자유층(141)과 동일한 두께로 형성된 경우에도, 상기 메모리 셀들(A)과 상기 참조 셀(B)의 자화 방향은 실질적으로 상호 수직하도록 형성할 수 있다. 그에 따라, 상기 참조 셀(B)의 저항은 상기 제 1 기준 자성층(120)과 상기 자유층(141)의 자화 방향이 평행할 때의 저항값과, 상기 제 1 기준 자성층(120)과 상기 자유층(141)의 자화 방향이 반평행할 때의 저항값의 중간값을 가질 수 있다.
상기 참조 자성층(142)과 상기 자유층(141)이 동일한 두께로 형성되는 경우, 상기 참조 자성층(142)과 상기 자유층(141)은 동일한 물질로 동시에 형성될 수 있다. 본 실시예에서는 상기 자유층(141)과 상기 참조 자성층(142)을 동일 물질로 동일한 두께를 갖도록 설명하였으나, 이에 한정되지 않는다. 다른 실시예에 있어서, 상기 자유층(141)과 상기 참조 자성층(142)은 서로 다른 물질 복수의 증착 공정에 의하여 각각 형성될 수 있다.
도 4는 본 발명의 제 3 실시예에 따른 자기 메모리 장치를 나타내는 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대해서는 설명이 생략될 수 있다.
도 4를 참조하여, 기판(100) 상에 메모리 셀들(A) 및 참조 셀(B)이 제공된다. 상기 메모리 셀들(A)은 메모리 셀 영역(11)에 제공되고, 상기 참조 셀(B)은 참조 셀 영역(12)에 제공될 수 있다.
상기 메모리 셀들(A)은 제 1 기준 자성층(220), 제 1 터널 배리어층(231) 및 자유층(241)을 포함할 수 있다. 상기 제 1 기준 자성층(220)은 고정 수직 자성층(221) 및 스핀 편극층(223, spin polarization pattern)을 포함할 수 있다. 상기 고정 수직 자성층(221)은 상기 제 1 터널 배리어층(231)의 상면과 실질적으로 수직한 자화 방향을 가질 수 있다. 예컨대, 상기 고정 수직 자성층(221)은 CoFeTb, CoFeGd, CoFeDy, 또는 L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt,), 또는 이들을 포함하는 합금 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 중에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 고정 수직 자성층(221)은 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 갖는 수직 자성 구조체를 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 중에서 적어도 하나를 포함할 수 있다.
상기 고정 수직 자성층(221)과 상기 제 1 터널 배리어층(231) 사이에 상기 스핀 편극층(223)이 개재될 수 있다. 일 실시예에 따르면, 상기 스핀 편극층(223)은 상기 고정 수직 자성층(221) 및 상기 제 1터널 배리어층(231)과 접촉할 수 있다. 상기 스핀 편극층(223)은 자성 물질을 포함할 수 있다. 상기 스핀 편극층(223)의 자화 방향은 상기 고정 수직 자성층(221)의 자화 방향과 평행할 수 있다. 즉 상기 스핀 편극층(223)의 자화 방향은 상기 제 1 터널 배리어층(231)의 상면과 실질적으로 수직할 수 있다.
상기 스핀 편극층(223)은 CoFeB, CoFe, NiFe, CoFePt, CoFePd, CoFeCr, CoFeTb, CoFeGd 또는 CoFeNi 중에서 적어도 하나를 포함할 수 있다. 상기 스핀 편극층(223)이 철 및 코발트를 포함하는 경우에, 상기 스핀 편극층(223)내 철의 함량비는 상기 스핀 편극층(223)내의 코발트 함량비 보다 클 수 있다.
상기 제 1 터널 배리어층(231)는 스핀 확산 길이 보다 얇은 두께를 가질 수 있다. 상기 제 1 터널 배리어층(231)은 절연 물질을 포함할 수 있다. 예컨대, 상기 제 1 터널 배리어층(231)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다.
상기 자유층(241)은 자성 물질을 포함할 수 있다. 예컨대, 상기 자유층(241)은 CoFeB, CoFe, NiFe, CoFePt, CoFePd, CoFeCr, CoFeTb, CoFeGd 또는 CoFeNi 등에서 중에서 적어도 하나를 포함할 수 있다. 상기 자유층(241)의 자화 방향은 상기 스핀 편극층(223)의 자화 방향과 평행하거나 반평행할 수 있다.
상기 참조 셀(B)은 제 2 기준 자성층(225), 제 2 터널 배리어층(232) 및 참조 자성층(242)을 포함할 수 있다. 상기 제 2 기준 자성층(225)은 고정 수직 자성층(226) 및 스핀 편극층(227)을 포함할 수 있다. 상기 참조 자성층(242) 이외의 상기 참조 셀(B)의 구성들은 상기 메모리 셀들(A)과 동일할 수 있다. 일 예로, 상기 제 2 기준 자성층(225)은 상기 제 1 기준 자성층(220)과 동일 물질로 동시에 형성될 수 있다.
일 예로, 상기 참조 자성층(242)은 상기 자유층(241)과 동일 물질로 형성되되, 상기 참조 자성층(242)의 두께(t5)는 상기 자유층(241)의 두께(t4) 보다 두꺼울 수 있다. 상기 자유층(241)은 상기 제 1 터널 배리어층(231)의 상면에 실질적으로 수직한 자화 방향을 갖기 위하여 상기 참조 자성층(242)에 비하여 상대적으로 얇은 두께를 가질 수 있다. 일 예로, 상기 자유층(241)의 두께는 약 10 내지 약 20 Å일 수 있다. 상기 참조 자성층(242)은 상기 자유층(241)의 두께보다 두껍게 형성되어 상기 제 2 터널 배리어층(232)의 상면에 평행한 자화 방향을 가질 수 있다. 일 예로, 상기 참조 자성층(242)의 두께(t2)는 상기 자유층(241)의 두께(t1)에 대하여 약 130 내지 약 160%일 수 있다.
본 실시예에 있어서, 상기 자유층(241)과 상기 참조 자성층(242)을 동일한 물질로 형성하되, 두께를 달리하여 서로 다른 자화 방향을 갖도록 구성할 수 있다. 상기 참조 자성층(242)과 상기 자유층(241)의 두께 차이는 다양한 방법에 의하여 구현될 수 있다. 일 예로, 상기 메모리 셀들(A)과 상기 참조 셀(B)이 도 1에 도시된 바와 같이 동일 평면 상에 구현될 경우, 상기 참조 자성층(242)과 상기 자유층(241)은 동일한 자성 물질을 사용하여 동일한 두께로 형성된 후, 상기 메모리 셀들(A)을 구성하는 자성 물질의 상부가 제거될 수 있다. 이와는 달리, 상기 참조 자성층(242)과 상기 자유층(241)은 상기 메모리 셀 영역(11) 및 상기 참조 셀 영역(12)에 각각 동일한 자성 물질을 서로 다른 두께로 증착하는 복수의 공정에 의하여 형성될 수 있다. 상기 참조 자성층(242)과 상기 자유층(241)의 형성을 제외한 다른 구성들을 형성하는 공정은 상기 메모리 셀 영역(11)과 상기 참조 셀 영역(12)에 동시에 진행될 수 있다.
본 실시예에서는 상기 자유층(241)과 상기 참조 자성층(242)을 동일 물질로 설명하였으나, 이에 한정되지 않는다. 다른 실시예에 있어서, 상기 자유층(241)과 상기 참조 자성층(242)은 상호 실질적으로 수직한 자화 방향을 갖는 다른 물질들로 각각 형성될 수 있다.
도 5는 본 발명의 제 4 실시예에 따른 자기 메모리 장치를 나타내는 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대해서는 설명이 생략될 수 있다.
도 5를 참조하여, 기판(100) 상에 메모리 셀들(A) 및 참조 셀(B)이 제공된다. 상기 메모리 셀들(A)은 메모리 셀 영역(11)에 제공되고, 상기 참조 셀(B)은 참조 셀 영역(12)에 제공될 수 있다. 상기 메모리 셀들(A)은 제 1 기준 자성층(220), 제 1 터널 배리어층(231) 및 자유층(241)을 포함할 수 있다. 상기 제 1 기준 자성층(220)은 고정 수직 자성층(221) 및 스핀 편극층(223)을 포함할 수 있다. 상기 고정 수직 자성층(221)은 상기 제 1 터널 배리어층(231)의 상면과 실질적으로 수직한 자화 방향을 가질 수 있다. 상기 스핀 편극층(223)은 상기 고정 수직 자성층(221) 및 상기 제 1터널 배리어층(231)과 접촉할 수 있다. 상기 스핀 편극층(223)의 자화 방향은 상기 고정 수직 자성층(221)의 자화 방향과 평행할 수 있다. 즉 상기 스핀 편극층(223)의 자화 방향은 상기 제 1 터널 배리어층(231)의 상면과 실질적으로 수직할 수 있다. 상기 자유층(241)의 자화 방향은 상기 스핀 편극층(223)의 자화 방향과 평행하거나 반평행할 수 있다.
상기 참조 셀(B)은 제 2 기준 자성층(225), 제 2 터널 배리어층(232) 및 참조 자성층(242)을 포함할 수 있다. 상기 제 2 기준 자성층(225)은 고정 수직 자성층(226) 및 스핀 편극층(227)을 포함할 수 있다.
상기 자유층(241)과 상기 참조 자성층(241)의 두께가 얇게 형성되는 경우, 계면 자기 이방성(interface magnetic anisotropy)이 감소된다. 이에 따라, 상기 자유층(241)과 상기 참조 자성층(241)의 자화 방향은 상기 제 1 및 제 2 터널 배리어층들(231,232)의 상면과 실질적으로 수직할 수 있다. 상기 메모리 셀들(A)은 상기 자유층(241)과 캐핑층(151) 사이에 비자성 금속 산화층(181)을 더 포함할 수 있다. 상기 비자성 금속 산화층(181)은 상기 자유층(241)과 접촉될 수 있다. 일 실시예에 따르면, 상기 비자성 금속 산화층(181)은 상기 자유층(241)의 상면 상에 배치될 수 있다. 상기 비자성 금속 산화층(181)은 비자성 금속 및 산소를 포함할 수 있다. 일 예로, 상기 비자성 금속 산화층(181)은 상기 자유층(241)의 상면에 평행한 방향으로 상기 자유층(241)에 스트레스(stress)를 제공할 수 있다. 상기 스트레스는 압축력(compressive force) 또는 인장력(tensile force)일 수 있다. 이에 따라, 상기 자유층(241) 내에 상기 제 1 터널 배리어층(231)의 상면에 비평행한 원자-자기 모멘트들이 증가될 수 있다. 즉, 상기 자유층(241)의 자화 방향은 상기 제 1 터널 배리어층(231)의 상면에 수직한 방향의 성분을 가질 수 있다. 일 예로, 상기 자유층(241)의 두께(t6)가 상기 참조 자성층(242)의 두께(t6)와 동일한 경우에도, 상기 자유층(241)은 상기 비자성 금속 산화층(181)에 의하여 상기 제 1 터널 배리어층(231)의 상면과 실질적으로 수직한 자화 방향을 가질 수 있다.
본 실시예에 있어서, 상기 비자성 금속 산화층(181)에 의하여 상기 자유층(241)과 상기 참조 자성층(242)이 동일한 물질 및 동일한 두께로 형성된 경우에도 서로 다른 자화 방향을 가질 수 있다. 즉, 제 3 실시예와는 달리 상기 참조 자성층(242)이 상기 자유층(241)과 동일한 두께로 형성된 경우에도 상기 메모리 셀들(A)과 상기 참조 셀(B)의 자화 방향을 실질적으로 상호 수직하도록 형성할 수 있다. 그에 따라, 상기 참조 셀(B)의 저항은 상기 제 1 기준 자성층(220)과 상기 자유층(241)의 자화 방향이 평행할 때의 저항값과, 상기 제 1 기준 자성층(220)과 상기 자유층(241)의 자화 방향이 반평행할 때의 저항값의 중간값을 가질 수 있다.
상기 참조 자성층(242)과 상기 자유층(241)이 동일한 두께로 형성되는 경우, 상기 참조 자성층(242)과 상기 자유층(241)은 동일한 물질로 동시에 형성될 수 있다. 본 실시예에서는 상기 자유층(241)과 상기 참조 자성층(242)을 동일 물질로 동일한 두께를 갖도록 설명하였으나, 이에 한정되지 않는다. 다른 실시예에 있어서, 상기 자유층(241)과 상기 참조 자성층(242)은 서로 다른 물질 복수의 증착 공정에 의하여 각각 형성될 수 있다.
도 6은 상기 제 1 내지 제 4 실시예들의 일 변형예를 설명하기 위한 단면도이다. 설명의 간략화를 위하여 도 3의 제 2 실시예를 기준으로 변형예를 설명하였으나, 도 2 및 도4 내지 5를 참조하여 설명된 제 1 및 제 3 내지 제 4 실시예들 또한 동일한 변형이 가능하다.
도 6을 참조하여, 기판(100) 상에 메모리 셀들(A) 및 참조 셀(B)이 제공된다. 상기 메모리 셀들(A)은 메모리 셀 영역(11)에 제공되고, 상기 참조 셀(B)은 참조 셀 영역(12)에 제공될 수 있다. 상기 메모리 셀들(A) 및 상기 참조 셀(B)은 도 3을 참조하여 설명된 제 2 실시예와 유사하나, 일부 층들의 적층 순서가 다를 수 있다. 일 예로, 일부 층들의 적층 순서가 역순일 수 있다. 즉, 상기 메모리 셀들(A)은 상기 기판(100) 상에 차례로 적층된 자유층(141), 제 1 터널 배리어층(131), 및 제 1 기준 자성층(120)을 포함할 수 있다. 적층 순서를 제외하고는 본 실시예의 상기 메모리 셀들(A)은 도 3의 메모리 셀들(A)과 동일할 수 있다.
상기 참조 셀(B)은 상기 기판(100) 상에 차례로 적층된 비자성 금속 산화층(181), 참조 자성층(142), 제 2 터널 배리어층(132), 및 제 2 기준 자성층(125)을 포함할 수 있다. 상기 참조 셀(B)의 적층 순서는 도 3을 참조하여 설명된 참조 셀의 적층 순서와 반대일 수 있다.
상기 참조 셀(B)은 제 1 전극(112)과 상기 참조 자성층(142) 사이에 시드층(182, seed layer)을 더 포함할 수 있다. 상기 시드층(182)은 팔라듐(Pd), 백금(Pt), 크롬-루테늄 합금(CrRu), 니켈(Ni), 루테늄(Ru), 티타늄(Ti) 및 질화티타늄(TiN) 중 적어도 하나를 포함할 수 있다. 상기 팔라듐(Pd), 백금(Pt) 크롬-루테늄 합금(CrRu)은 {111} 또는 {100}의 결정 성장면을 가질 수 있다. 상기 시드층(182)은 약 10Å이하로 형성될 수 있다. 상기 참조 자성층(142)과 상기 시드층(182) 사이에 비자성 금속 산화층(181)이 제공될 수 있다.
도 7 및 도 8은 상기 제 1 내지 제 4 실시예들의 다른 변형예를 설명하기 위한 도면들이다. 설명의 간략화를 위하여 도 2의 제 1 실시예를 기준으로 변형예를 설명하였으나, 도 3 내지 5를 참조하여 설명된 제 2 내지 제 4 실시예들 또한 동일한 변형이 가능하다.
도 7 및 도 8을 참조하여, 메모리 셀 영역(11) 상에 참조 셀 영역(12)이 제공될 수 있다. 상기 메모리 셀 영역(11) 내에 메모리 셀들(A)이 제공되고, 상기 메모리 셀들(A)의 구성은 도 2의 메모리 셀의 구성과 동일할 수 있다. 상기 참조 셀 영역(12) 내에 참조 셀(B)이 제공되고, 상기 참조 셀(B)의 구성은 도 2의 참조 셀의 구성과 실질적으로 동일할 수 있다. 상기 참조 셀(B)은 반도체층(109)과 전기적으로 연결될 수 있다. 상기 참조 셀(B)은 제 4 층간 유전막(194) 내에 제공되고, 제 3 층간 유전막(193) 내에 제공된 하부 콘택 플러그(104)와 전기적으로 연결될 수 있다. 상기 반도체층(109)과 상기 하부 콘택 플러그(104) 사이에 스위칭 소자(미도시)가 제공될 수 있다. 상기 참조 셀 영역(12)은 제 5 층간 유전막(195)에 의하여 상기 메모리 셀 영역(11)과 전기적으로 분리될 수 있다.
본 실시예에 있어서, 상기 참조 셀 영역(12)은 상기 메모리 셀 영역(11) 상에 수직적으로 적층될 수 있다. 멀티 레벨 셀 어레이의 일부를 구성하는 상기 참조 셀 영역(12)은 별도의 비트 라인 및 워드라인에 의하여 행 디코드 회로(22), 열 디코드 회로(21) 및 판독 회로(23)와 전기적으로 연결될 수 있다.
상술된 실시예들에서 개시된 자기 메모리 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 자기 메모리 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 자기 메모리 장치가 실장된 패키지는 상기 자기 메모리 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 9는 본 발명의 기술적 사상에 기초한 자기 메모리 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 9를 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 메모리 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 메모리 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 메모리 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 메모리 장치(1130)는 상술된 실시예들에 개시된 자기 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 플래쉬 메모리 장치, 상변화 메모리 장치, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리 장치로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10은 본 발명의 기술적 사상에 기초한 자기 메모리 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 메모리 장치(1210)를 포함한다. 상기 메모리 장치(1210)는 상술된 실시예들에 개시된 자기 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 플래쉬 메모리 장치, 상변화 메모리 장치, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 메모리 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 메모리 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 메모리 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11:메모리 셀 영역 12:참조 셀 영역
120:제 1 기준 자성층 131, 132: 터널 배리어층
141:자유층 142:참조 자성층
151, 152: 캐핑층 171, 167: 배선

Claims (10)

  1. 기판 상에 제공된 메모리 셀들 및 참조 셀(reference cell)을 포함하고,
    상기 메모리 셀들은 제 1 기준 자성층, 자유층, 및 상기 제 1 기준 자성층과 상기 자유층 사이의 제 1 터널 배리어층을 포함하고,
    상기 참조 셀은 제 2 기준 자성층, 참조 자성층, 및 상기 제 2 기준 자성층과 상기 참조 자성층 사이의 제 2 터널 배리어층을 포함하고,
    상기 참조 자성층의 자화 방향은 상기 자유층의 자화 방향과 실질적으로 수직한 자기 메모리 장치.
  2. 제 1 항에 있어서,
    상기 참조 자성층의 자화 방향은, 상기 참조 셀에 판독 전류가 가해질 경우, 상기 자유층의 자화 용이축과 실질적으로 수직한 방향으로 고정된 자기 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 기준 자성층들은 상기 제 1 및 제 2 터널 배리어층들의 상면과 실질적으로 평행한 자화 방향을 갖고,
    상기 자유층의 자화 방향은 상기 제 1 및 제 2 기준 자성층들의 자화 방향과 평행한(parallel) 방향 또는 반평행한(anti-parallel) 방향으로 변경이 가능한 자기 메모리 장치.
  4. 제 3 항에 있어서,
    상기 참조 자성층의 자화 방향은 상기 제 1 및 제 2 터널 배리어층들의 상면과 실직적으로 수직한 자기 메모리 장치.
  5. 제 3 항에 있어서,
    상기 참조 자성층과 상기 자유층은 동일한 물질을 포함하고,
    상기 참조 자성층은 상기 자유층보다 얇은 자기 메모리 장치.
  6. 제 3 항에 있어서,
    상기 참조 셀은 상기 참조 자성층과 접촉하는 비자성 금속 산화층을 더 포함하는 자기 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 기준 자성층들은 상기 제 1 및 제 2 터널 배리어층들의 상면과 실질적으로 수직한 자화 방향을 갖고,
    상기 자유층의 자화 방향은 상기 제 1 및 제 2 기준 자성층들의 자화 방향과 평행한(parallel) 방향 또는 반평행한(anti-parallel) 방향으로 변경이 가능한 자기 메모리 장치.
  8. 제 7 항에 있어서,
    상기 참조 자성층의 자화 방향은 상기 제 1 및 제 2 터널 배리어층들의 상면과 실질적으로 평행한 자기 메모리 장치.
  9. 제 7 항에 있어서,
    상기 참조 자성층은 상기 자유층보다 두꺼운 자기 메모리 장치.
  10. 제 7 항에 있어서,
    상기 메모리 셀들은 상기 자유층과 접촉하는 비자성 금속 산화층을 더 포함하는 자기 메모리 장치.
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