KR100962949B1 - 멀티 비트 자기 메모리 셀 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 멀티 비트 자기 메모리 셀은, 제1 및 제2 자기저항소자와, 그 사이에 접속된 스위칭 소자를 포함하여 구성된다. 여기서, 제1 자기저항소자는 제1 자유자화층, 제1 비자성층 및 제1 고정자화층이 차례로 적층되어 구성되고, 제2 자기저항소자는 역순으로 제2 고정자화층, 제2 비자성층 및 제2 자유자화층이 차례로 적층되어 구성된다. 그리고, 스위칭 소자의 일단이 제1 자기저항소자의 제1 고정자화층에 접속되고, 그 타단이 제2 자기저항소자의 제2 자유자화층에 접속된다. 또한, 제1 자기저항소자의 제1 자유자화층의 보자력 및 결과적인 TMR값의 크기가 제2 자기저항소자의 제2 자유자화층의 보자력 및 TMR값의 크기와 서로 다르게 형성된다.
메모리, MRAM

Description

멀티 비트 자기 메모리 셀 및 그 제조 방법{MULTI-BIT MAGNETIC MEMORY CELL AND MANUFACTURING METHOD THEREOF}
본 발명은 MRAM(Magnetic Random Access Memory)에 관한 것으로, 더 자세하게는 자기저항(Magneto-Resistance) 변화를 이용한 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
MRAM은 강자성체 간의 자화(Magnetization) 방향에 따른 자기저항 변화를 이용한 비휘발성 메모리 소자를 말한다. 현재 MRAM으로 가장 많이 채용되고 있는 셀(Cell) 구조로는, 거대자기저항(Giant Magneto-Resistance; GMR) 효과를 이용한 GMR 소자, 터널자기저항(Tunnel Magneto-Resistance: TMR) 효과를 이용한 자기터널접합(Magnetic Tunnel Junction; MTJ) 소자 등이 있으며, 이외에도 GMR 소자의 단점을 복하기 위해 강자성층을 영구자석으로 보강하고 자유층을 연자성층으로 채용한 스핀 밸브(Spin-Valve) 소자 등이 있다. 특히, MTJ 소자는 빠른 속도, 저전력을 갖으며, 디램(DRAM)의 커패시터 대용으로 사용되어 저전력 및 고속 그래픽, 모 바일 소자에 응용될 수 있다.
일반적으로, 자기저항소자는 두 자성층의 스핀 방향(즉, 자기모멘텀의 방향)이 같은 방향이면 저항이 작고 스핀 방향이 반대이면 저항이 크다. 이와 같이 자성층의 자화 상태에 따라 셀의 저항이 달라지는 사실을 이용하여 자기저항 메모리 소자에 비트 데이터를 기록할 수 있다. MTJ 구조의 자기저항 메모리를 예로 하여 설명하면, 강자성층/절연층/강자성층 구조의 MTJ 메모리 셀에서 첫번째 강자성체층을 지나가는 전자가 터널링 장벽(Tunneling Barrier)으로 사용된 절연층을 통과할 때 두번째 강자성체층의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화방향이 평행일 경우 터널링 전류는 최대가 되고, 반평행할 경우 최소가 되므로, 예를 들면, 저항이 클 때를 '0'이, 그리고 저항이 작을 때를 '1'이 기록된 것으로 간주할 수 있다.
도 1에는 자기저항 메모리를 구성하는 MTJ 구조의 단위 셀에 대한 회로도를 도시하였다. 도 1에서 보듯이, MTJ(10)는 자화 방향이 고정되어 있는 고정자화층(11)과, 이 고정자화층(11)에 대해 자화 방향이 평행 또는 반평행으로 바뀔 수 있는 자유자화층(13)과, 고정자화층(11) 및 자유자화층(13)의 사이에 개재된 비자성층, 즉 자기터널장벽층(12)으로 구성된다. 그리고, MTJ(10)의 일단에는 스위칭 소자로서 하나의 모스 트랜지스터(Tr)가 직렬로 연결된다.
도 1에 도시한 MTJ 셀 구조에서는, 소스 라인(SL)을 통해 트랜지스터(Tr)로 전류가 인가되고, 이렇게 인가된 전류는 워드 라인(WL)을 통해 입력되는 신호에 따라 트랜지스터(Tr) 내부에서 제어된다. 그리고, 트랜지스터(Tr) 내부에서 제어된 전류는 MTJ(10)로 출력되어 자유자화층(13)의 자화 방향이 바뀌게 되고, 자유자화층(13)과 고정자화층(11)의 자화 방향의 평행 또는 반평행 상태에 따라 데이터가 "0" 또는 "1"로 기록된다. 이렇게 기록된 데이터는 비트 라인(BL)을 통해 읽어들이게 된다.
이와 같이 종래의 자기저항 메모리 소자는 단위 셀에 '0' 이나 '1'과 같은 하나의 비트 데이터만 기록할 수 있으므로, 자기저항 메모리 소자의 셀 집적도를 높이기 위해서는 셀을 포함하는 메모리 소자의 부피를 줄일 필요가 있다. 특히, MRAM이 기존 메모리의 대안으로서 사용되기 위해서는 MTJ 구조의 단위 메모리 셀을 소형화할 수 있어야 한다. 그러나, 자성층은 부피가 줄어듦에 따라 자성 고유의 성질을 잃어 버리고 상자성 물질의 특성을 띠게 되는 이른바 초상자성(Superparamagnetism) 현상을 보이기 때문에 MRAM의 고집적화를 위해 단위 셀을 크기를 줄이는 데에 한계가 있다. 또한, 가변형 저항 소자인 MTJ를 구동하기 위해서는 충분한 전류량 확보가 가능해야 하는데, 고집적을 달성하기 위해 셀의 크기를 줄이게 되면 스위칭 소자인 모스 트랜지스터의 전류 구동 능력이 저하된다. 이러한 제약으로 100nm 이하의 디자인 룰 및 메모리 셀 어레이 피치가 좁은 고집적 메모리로의 적용에 한계가 있었다.
본 발명은 단위 메모리 셀을 두개의 자기저항소자로 구성하되 스위칭 소자 양단에 연결된 자기저항소자 각각의 고정자화층, 비자성층 및 자유자화층의 적층 순서를 달리하여 멀티 비트의 구현이 가능하게 한 멀티 비트 자기 메모리 셀 구조를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 이웃한 메모리 셀을 병렬로 연결시켜서, 스위칭 소자의 전류 구동 능력을 증가시킴과 동시에 자기저항소자의 종횡비를 종래에 비해 2배 이상으로 증가시킴으로써, 자기저항소자의 열 안정성을 확보할 수 있는 메모리 셀 구조를 제공하는 것이다.
본 발명에 따른 멀티 비트 자기 메모리 셀은, 제1 및 제2 자기저항소자와, 그 사이에 접속된 스위칭 소자를 포함하여 구성된다. 여기서, 제1 자기저항소자는 제1 자유자화층, 제1 비자성층 및 제1 고정자화층이 차례로 적층되어 구성되고, 제2 자기저항소자는 제2 고정자화층, 제2 비자성층 및 제2 자유자화층이 차례로 적층되어 구성된다. 그리고, 스위칭 소자의 일단이 제1 자기저항소자의 제1 고정자화층에 접속되고, 그 타단이 제2 자기저항소자의 제2 자유자화층에 접속된다. 또한, 제1 자기저항소자의 제1 자유자화층의 보자력 및 결과적인 TMR(Tunneling Magneto-resistance)값의 크기가 제2 자기저항소자의 제2 자유자화층의 그것과 서로 다르게 형성된다.
또한, 본 발명에 따른 멀티 비트 자기 메모리 셀의 제조 방법은, 반도체 기판 상에 서로 분리된 제1 및 제2 활성 영역을 형성하는 단계와, 제1 및 제2 활성 영역을 가로지르는 워드 라인을 형성하는 단계와, 제1 및 제2 활성 영역 각각에 워드 라인의 양측 아래에 각각 제1 및 제2 확산 영역을 형성하는 단계와, 제1 활성 영역의 제1 확산 영역 및 제2 활성 영역의 제1 확산 영역에 각각 접속된 제1 자기저항소자를 형성하는 단계와, 제1 활성 영역의 제2 확산 영역 및 제2 활성 영역의 제2 확산 영역에 각각 접속된 제2 자기저항소자를 형성하는 단계를 포함한다.
여기서, 제1 자기저항소자는 제1 자유자화층, 제1 비자성층 및 제1 고정자화층이 순차적으로 적층되어 형성되되, 제1 고정자화층이 제1 활성 영역의 제1 확산 영역 및 제2 활성 영역의 제1 확산 영역에 접속되게 형성된다. 그리고, 제2 자기저항소자는 제2 자유자화층, 제2 비자성층 및 제2 고정자화층이 순차적으로 적층되어 형성되되, 제2 자유자화층이 제1 활성 영역의 제2 확산 영역 및 제2 활성 영역의 제2 확산 영역에 접속되게 형성된다.
본 발명은 두가지로 구성될 수 있다. 첫째는, 하나의 활성영역에서 스위칭 소자 양단에 2개의 자기저항소자를 각각 배치하여 데이터의 비트 수를 늘리는 것이고, 둘째는 제1 자기저항소자가 제1 및 제2 활성 영역을 가로지르되 각각에 중첩되게 형성되고, 마찬가지로 제2 자기저항소자도 제1 및 제2 활성 영역을 가로지르되 각각에 중첩되게 형성하여 자기저항소자의 종횡비를 증가시키는 것이다. 아울러, 본 발명에서는 제1 자기저항소자의 제1 자유자화층의 보자력 및 TMR값의 크기가 제 2 자기저항소자의 제2 자유자화층의 그것과 크기가 서로 다르게 형성된다.
본 발명에 따른 자기 메모리의 단위 셀은 두개의 자기저항소자가 구동되어 멀티 비트가 구현될 수 있다.
또한, 이웃한 메모리 셀을 병렬로 연결하여 사용하는 경우, 종래와 동일한 디자인 룰을 적용하면 비트 수 증가는 없지만 스위칭 소자인 트랜지스터의 면적을 2배 이상 크게 형성할 수 있어서 동일한 집적도를 유지하면서도 트랜지스터의 전류 구동 능력을 더 향상시킬 수 있다. 또한 이러한 구조는 자기저항소자의 형성 면적을 2배 이상 크게 형성할 수 있는데, 그 면적 증가 방향이 자기저항소자의 종횡비를 증가시키는 방향이므로(즉, 형상이방성의 증가로) MRAM의 소형화에 가장 큰 난제인 자기저항소자의 열 안정성 문제를 획기적으로 개선할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
[제1 실시예]
먼저, 도 2에 본 발명의 일 실시예에 따른 멀티 비트 자기 메모리 셀의 회로도를 나타내었다. 도 2를 참조하면, 본 발명에 따른 멀티 비트 자기 메모리 셀에서는 하나의 모스 트랜지스터를 스위칭 소자로 하여 두개의 자기저항소자를 구동한다. 즉, 모스 트랜지스터(Tr)의 게이트는 워드 라인(WL)에 연결되고, 소스 및 드레인은 각각 제1 자기저항소자(MTJ1) 또는 제2 자기저항소자(MTJ2)에 연결된다. 여기서, 제1 자기저항소자(MTJ1)는 제1 고정자화층(21), 제1 비자성층(22) 및 제1 자유자화층(23)이 순차적으로 적층된 구조로 되어 있고, 제1 고정자화층(21)이 트랜지스터(Tr)의 소스 또는 드레인 단에 접속된다. 그리고, 제2 자기저항소자(MTJ2)는 제2 고정자화층(24), 제2 비자성층(25) 및 제2 자유자화층(26)이 순차적으로 적층된 구조로 되어 있고, 제2 자유자화층(26)이 트랜지스터(Tr)의 소스 또는 드레인 단에 접속된다. 한편, 제1 자기저항소자(MTJ1)의 제1 자유자화층(23)은 비트 라인(BL)에 접속되고, 제2 자기저항소자(MTJ2)의 제2 고정자화층(24)은 소스 라인(SL)에 접속된다.
도 2에 도시한 본 발명에 따른 멀티 비트 자기 메모리 셀에서는 단순히 하나의 트랜지스터에 두개의 자기저항소자가 연결된 구조가 아니고, 두개의 자기저항소자가 각각 트랜지스터에 접속된 방식에 특이성이 있다. 즉, 두개의 자기저항소자 중 어느 하나는 자유자화층이 트랜지스터에 접속되고 다른 하나는 고정자화층이 트랜지스터에 접속된다. 또한, 두개의 자기저항소자 각각의 자유자화층의 보자력(Hc) 및 결과적인 TMR값의 크기가 서로 다르게 형성된다. 이렇게 스위칭 소자의 양단에 자기저항소자를 연결하는 목적은 양단에 자기저항소자가 존재함으로써 실제 메모리 셀의 동작시 스위칭 소자 양단에서의 전압을 최대한 대칭적으로 구성할 수 있기 때문이다.
이러한 구조를 통해 두개의 자기저항소자를 단위 메모리 셀로 구동함으로써 멀티 비트의 구현이 가능하게 되는데, 도 3a 내지 도 3d를 참조하여, 본 발명에 따른 자기 메모리 셀의 멀티 비트 구현 방식에 대해 설명한다. 도 3a 내지 도 3d에서, 스핀주입방식으로 단위 메모리 셀에 데이터를 기록하기 위하여 크기가 다른 전류 즉, I_0, I_1 및 I_2의 세가지 크기의 전류를 사용하며, 여기서 각각의 전류의 세기는 I_0 < I_1 < I_2의 순이다. 그리고, +I와 -I는 각각 크기는 같고 방향이 반대인 전류를 의미한다. 그리고, 화살표로 자화 방향이 표시된 우측 두개의 강자성체층은 각각 도 2의 제1 자기저항소자의 고정자화층(21)과 자유자화층(23)을 나타내고, 좌측 두개의 강자성체층은 각각 도 2의 고정자화층(24)과 자유자화층(26)을 나타낸다. 여기서, 우측 자기저항소자(도 2의 MTJ1)의 자유자화층(23)의 보자력(Hc)과 결과적인 TMR값은 좌측 자기저항소자(도 2의 MTJ2)의 자유자화층(26)의 그것보다 크다.
먼저, 도 3a는 두개의 자기저항소자로 구현할 수 있는 첫번째 저항 상태(초기화 레벨)를 나타낸다. 제2 자기저항소자(MTJ2)의 고정자화층(24)에 접속된 소스 라인(SL)을 (+)로 하고, 제1 자기저항소자(MTJ1)의 자유자화층(23)에 접속된 비트 라인(BL)을 (-)로 하여, +I_0 전류가 인가될 때에는 제1 자기저항소자 및 제2 자기저항소자 각각의 자유자화층 및 고정자화층의 자화 방향이 서로 반대인 상태 즉, 두 자기저항소자는 모두 데이터 "0"(도 3a에서 "data 0"으로 표시함)을 나타내므로, 결과적으로 데이터 "00"의 상태가 된다. 이 상태는 -I_2의 전류 상태와 동일하다.
다음으로, 도 3b는 두번째 저항 상태를 나타내는데, 도 3a와 유사한 조건에서 +I_1 전류를 인가하면, 좌측의 자기저항소자(MTJ2)의 자유자화층(26)의 자화 방향이 바뀌고, 우측의 자기저항소자(MTJ1)의 자유자화층(23)의 자화 방향은 바뀌지 않는다. 따라서, 좌측 자기저항소자(MTJ2)는 데이터 "1"을 나타내고, 우측 자기저항소자(MTJ1)은 데이터 "0"을 나타내므로, 결과적으로 데이터 "10"의 상태가 된다.
한편, 도 3c는 세번째 저항 상태를 나타내는데, 도 3a와 유사한 조건에서 +I_2 전류를 인가하면, 두개의 자기저항소자(MTJ1 및 MTJ2) 각각의 자유자화층(23 및 26)의 자화 방향이 모두 바뀌게 되어 모두 데이터 "1"이 되므로, 결과적으로 데이터 "11"의 상태가 된다.
마지막으로, 도 3d는 두개의 자기저항소자가 도 3c와 같은 상태에서, -I_1 전류를 인가하면, 다시 말해서 비트 라인을 (+)로 하고 소스 라인을 (-)로 하여 전류를 인가하면, 우측의 자기저항소자(MTJ1)의 자유자화층(23)의 자화 방향은 변하지 않고 좌측의 자기저항소자(MTJ2)의 자유자화층(26)의 자화 방향만 바뀌게 된다. 따라서, 우측의 MTJ1은 데이터 "1"을 그리고 좌측의 MTJ2는 데이터 "0"을 나타내므로, 결과적으로 데이터 "01"의 상태가 된다.
도 3a 및 도 3d에서 보듯이, 두개의 자기저항소자를 하나의 셀로 하여 단위 셀을 구성함으로써 4가지 저항 상태를 구현하여, 2배의 비트 수를 기억할 수 있다. 이때 유의할 점은 데이터 "10"이나 "01" 상태를 만들때는 자유자화층의 이력 특성에 따라 저항 상태가 결정되므로, 항상 "00" 상태를 먼저 프리셋하고, 그 다음 연속적으로 "10"이나 "01" 상태를 만들어 주어야 한다.
[제2 실시예]
도 4에는 본 발명의 다른 실시예에 따른 멀티 비트 자기 메모리 셀의 회로도를 나타내었다. 단위 셀의 회로 구성은 도 2와 유사하나, 두개의 자기저항소자(MTJ1 및 MTJ2) 사이에는 두개의 모스 트랜지스터가 스위칭 소자로서 병렬 연결되어 있다는 점에서 차이가 있다. 여기서, 두개의 모스 트랜지스터(Tr1 및 Tr2) 각각의 게이트는 하나의 워드 라인(WL)을 통해 연결되며, 각각의 소스 또는 드레인 단 중 어느 하나가 제1 자기저항소자(MTJ1)의 고정자화층(201)에 접속되고, 다른 하나가 제2 자기저항소자(MTJ2)의 자유자화층(206)에 접속된다. 여기서, 도면부호 202 및 203은 제1 자기저항소자(MTJ1)의 비자성층 및 자유자화층을 나타내고, 도면부호 204 및 205는 제2 자기저항소자(MTJ2)의 고정자화층 및 비자성층을 나타낸다. 상술한 구조의 자기 메모리 셀에서도 도 3a 내지 도 3d에서 설명한 멀티 비트의 구현이 가능한데, 이에 대하여는 제1 실시예와 동일하므로 자세한 설명은 생략한다.
자기 메모리의 단위 셀을 상술한 구조로 형성하는 경우, 종래와 동일한 디자인 룰을 적용하더라도 자기저항소자의 형성 면적을 2배 이상 크게 할 수 있고, 그 증가 방향이 자기저항소자의 종횡비를 개선하는 방향으로(즉, 형상 자기이방성의 증가로) 자기저항소자의 열 안정성이 크게 개선될 수 있다. 이하에서는 도 5a 내 지 도 5e를 참조하여, 본 실시예에 따른 자기 메모리 셀을 형성하는 방법에 대해 설명한다. 참고로, 도 5a 내지 도 5e에서는 본 발명에서 주요한 구성 요소들의 형성 방법을 위주로 설명하였으며, 각 구성 요소들을 전기적으로 절연하기 위한 층간 절연막 등은 편의상 도시를 생략하였다.
먼저, 도 5a에서 보듯이 반도체 기판(미도시) 내에 서로 분리된 두개의 활성 영역(101)을 형성한다. 그리고, 이 활성 영역(101) 위에 게이트 절연막(미도시)을 형성한 후, 활성 영역들(101)을 가로지르는 게이트 패턴 즉, 워드 라인(102)을 형성한다. 그 후, 워드 라인(102)을 마스크로 하여 활성 영역(101) 내에 각각 불순물을 주입함으로써, 게이트 패턴인 워드 라인(102)의 양측 아래에 각각 확산 영역(미도시)을 형성한다.
그 후, 도 5b에서 보듯이, 각각 확산 영역들과 컨택하는 도전성 플러그들(103)을 형성한다. 그리고 나서, 도 5c에서 보듯이, 플러그들(103)에 접속되는 제1 및 제2 자기저항소자들(MTJ1 및 MTJ2)을 형성한다. 각각의 자기저항소자들은 고정자화층, 비자성층 및 자유자화층이 적층된 구조를 갖는다. 이때, 워드 라인으로 형성된 게이트 패턴들과 그 양측의 확산 영역들로 이루어진 모스 트랜지스터가 두개의 활성 영역(101)에 형성되는데, 제1 자기저항소자(MTJ1)의 고정자화층(201)이 두개의 트랜지스터의 소스 또는 드레인 단에 플러그(103)을 통해 접속되고, 제2 자기저항소자(MTJ2)의 자유자화층(206)이 두개의 트랜지스터의 소스 또는 드레인 단에 접속된다.
다음으로, 도 5d에서 보듯이, 제2 자기저항소자(MTJ2)의 고정자화층(204)에 접속되는 도전성 플러그(108)를 형성하고 이를 통해 제2 자기저항소자(MTJ2)에 접속되는 소스 라인(107)을 형성한다. 그리고 나서, 도 5e에서 보듯이, 도전성 플러그(108 및 207)를 통해 제1 자기저항소자(MTJ1)의 자유자화층(203)에 접속되는 비트 라인(109)을 형성한다.
종래에는 하나의 트랜지스터와 하나의 자기저항소자가 단위 셀을 구성하게 되는데, 본 실시예에 따르면 두개의 트랜지스터와 두개의 자기저항소자들이 하나의 단위 셀을 구성하게 되어 도 3a 내지 도 3d와 같이 4가지 저항 상태를 나타낼 수 있다. 결국 본 실시예의 경우 전체 메모리의 비트 수는 종래와 동일하다고 볼 수 있다. 그러나, 도 5a 내지 도 5e를 통해 알 수 있듯이, 두개의 자기저항소자들이 워드 라인 방향을 따라서 두개의 활성 영역들에 모두 중첩될 정도로 크게 형성될 수 있으므로, 종래와 동일한 디자인 룰을 적용하는 경우 상대적으로 자기저항소자의 형성 면적을 2배 이상 크게 할 수 있다. 따라서, 자기저항소자의 크기가 작아짐으로 인해 발생하는 문제, 예컨대 소자의 열 안정성을 개선할 수 있다. 또한, 자기저항소자의 형성 면적이 커지게 되므로 종횡비를 개선할 수 있어서 패터닝 공정이 더 유리해진다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위 가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 종래의 자기 메모리의 단위 셀에 대한 회로도이고,
도 2는 본 발명의 일 실시예에 멀티 비트 자기 메모리의 단위 셀에 대한 회로도이고,
도 3a 내지 도 3d는 본 발명에 따른 멀티 비트 자기 메모리 셀의 4가지 저항 상태를 나타낸 개요도들이고,
도 4는 본 발명의 다른 실시예에 따른 멀티 비트 자기 메모리의 단위 셀에 대한 회로도이고,
도 5a 내지 도 5e는 도 4에 도시한 멀티 비트 자기 메모리의 단위 셀을 제조 하는 방법을 설명하는 공정 설명도이다.
< 도면 주요 부분에 대한 부호의 설명 >
21, 201: 제1 고정자화층 22, 202: 제1 비자성층
23, 203: 제1 자유자화층 24, 204: 제2 고정자화층
25, 205: 제2 비자성층 26, 206: 제2 자유자화층
SL: 소스 라인 BL: 비트 라인
WL: 워드 라인 Tr: 모스 트랜지스터

Claims (10)

  1. 제1 자유자화층, 제1 비자성층 및 제1 고정자화층이 차례로 적층된 제1 자기저항소자와,
    제2 자유자화층, 제2 비자성층 및 제2 고정자화층이 차례로 적층된 제2 자기저항소자와,
    일단이 상기 제1 자기저항소자의 상기 제1 고정자화층에 접속되고 타단이 상기 제2 자기저항소자의 상기 제2 자유자화층에 접속된 스위칭 소자를 포함하는 멀티 비트 자기 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제1 자기저항소자의 상기 제1 자유자화층에 접속된 비트 라인과, 상기 제2 자기저항소자의 상기 제2 고정자화층에 접속된 소스 라인을 더 포함하는 것을 특징으로 하는 멀티 비트 자기 메모리 셀.
  3. 제 1 항에 있어서,
    상기 스위칭 소자는 게이트, 소스 및 드레인을 포함하는 모스 트랜지스터이고, 상기 게이트는 워드 라인으로 형성되고, 상기 소스 및 상기 드레인 중 어느 하 나가 상기 제1 자기저항소자의 상기 제1 고정자화층에 접속되고, 상기 소스 및 상기 드레인 중 다른 하나가 상기 제2 자기저항소자의 상기 제2 자유자화층에 접속된 것을 특징으로 하는 멀티 비트 자기 메모리 셀.
  4. 제 3 항에 있어서,
    상기 제1 자기저항소자 및 상기 제2 자기저항소자에 병렬로 접속된 적어도 2개의 모스 트랜지스터를 포함하는 것을 특징으로 하는 멀티 비트 자기 메모리 셀.
  5. 제 4 항에 있어서,
    상기 2개의 모스 트랜지스터 각각의 게이트는 하나의 워드 라인을 형성하는 것을 특징으로 하는 멀티 비트 자기 메모리 셀.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제1 자기저항소자의 상기 제1 자유자화층의 보자력 및 TMR값의 크기가 상기 제2 자기저항소자의 상기 제2 자유자화층의 보자력 및 TMR값의 크기가 서로 다른 것을 특징으로 하는 멀티 비트 자기 메모리 셀.
  7. 반도체 기판에 서로 분리된 제1 및 제2 활성 영역을 형성하는 단계와,
    상기 제1 및 제2 활성 영역을 가로지르는 워드 라인을 형성하는 단계와,
    상기 제1 및 제2 활성 영역 각각에 상기 워드 라인의 양측 아래에 각각 제1 및 제2 확산 영역을 형성하는 단계와,
    상기 제1 활성 영역의 상기 제1 확산 영역 및 상기 제2 활성 영역의 상기 제1 확산 영역에 각각 접속된 제1 자기저항소자를 형성하는 단계와,
    상기 제1 활성 영역의 상기 제2 확산 영역 및 상기 제2 활성 영역의 상기 제2 확산 영역에 각각 접속된 제2 자기저항소자를 형성하는 단계를 포함하는 멀티 비트 자기 메모리 셀의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1 자기저항소자는 제1 자유자화층, 제1 비자성층 및 제1 고정자화층이 순차적으로 적층되어 형성되되, 상기 제1 고정자화층이 상기 제1 활성 영역의 상기 제1 확산 영역 및 상기 제2 활성 영역의 상기 제1 확산 영역에 접속되게 형성되고,
    상기 제2 자기저항소자는 제2 자유자화층, 제2 비자성층 및 제2 고정자화층이 순차적으로 적층되어 형성되되, 상기 제2 자유자화층이 상기 제1 활성 영역의 상기 제2 확산 영역 및 상기 제2 활성 영역의 상기 제2 확산 영역에 접속되게 형성 된 것을 특징으로 하는 멀티 비트 자기 메모리 셀의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제1 자기저항소자는 상기 제1 및 제2 활성 영역을 가로지르되 각각에 중첩되게 형성되고, 상기 제2 자기저항소자는 상기 제1 및 제2 활성 영역을 가로지르되 각각에 중첩되게 형성된 것을 특징으로 하는 멀티 비트 자기 메모리 셀의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제1 자기저항소자의 상기 제1 자유자화층의 보자력 및 TMR값의 크기와 상기 제2 자기저항소자의 상기 제2 자유자화층의 보자력 및 TMR값의 크기가 서로 다른 것을 특징으로 하는 멀티 비트 자기 메모리 셀의 제조 방법.
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