KR20120095334A - 고전압 집적 회로를 위한 프로그래밍 소자로서의 집적 트랜지스터 및 안티-퓨즈 - Google Patents

고전압 집적 회로를 위한 프로그래밍 소자로서의 집적 트랜지스터 및 안티-퓨즈 Download PDF

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Abstract

반도체 디바이스는 P 타입 기판에 N 타입 우물 영역을 포함한다. MOSFET의 소스 영역은 MOSFET의 드레인을 포함하는 우물 영역의 경계로부터 측방향으로 분리된다. MOSFET의 절연된 게이트는 소스 영역으로부터 적어도 우물 영역의 경계를 바로 지나서까지 측방향으로 연장한다. 용량성 안티-퓨즈의 제1 기판을 형성하는 폴리실리콘 층은 안티-퓨즈의 제2 기판을 형성하는 우물 영역 부분으로부터 절연된다. 안티-퓨즈는 제2 유전층의 적어도 일부분을 파괴하기에 충분한 제1 및 제2 용량성 플레이트 양단의 전압의 인가에 의해 폴리실리콘 층을 HVFET의 드레인으로 전기적으로 단락시키도록 프로그래밍된다. 본 요약은 서치하는 사람 또는 다른 독자가 본 발명의 기술적 개시내용을 신속하게 확인하게 하기 위해 제공된다.

Description

고전압 집적 회로를 위한 프로그래밍 소자로서의 집적 트랜지스터 및 안티-퓨즈{INTEGRATED TRANSISTOR AND ANTI-FUSE AS PROGRAMMING ELEMENT FOR A HIGH-VOLTAGE INTEGRATED CIRCUIT}
본 발명은 일반적으로 프로그램 가능한 전기적 접속을 사용하여 고전압 집적 회로들을 제작하기 위한 반도체 공정들에 관한 것이다.
일반적인 타입의 집적 회로(IC) 디바이스는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다. MOSFET은 소스 영역, 드레인 영역, 소스 및 드레인 영역들 사이에 연장하는 채널 영역, 및 상기 채널 영역 위에 마련되는 게이트를 포함하는 전계-효과 디바이스이다. 게이트는 채널 영역 위에 배치되는 도전성 게이트 구조를 포함한다. 도전성 게이트는 통상적으로 얇은 산화물 층에 의해 채널 영역으로부터 절연된다.
고전압, 전계 효과 트랜지스터(HVFET)들은 또한 반도체 기술분야에서 공지되어 있다. 많은 HVFET들은 디바이스가 "오프(off)" 상태일 때 인가된 고전압(예를 들어, 150볼트 또는 그 이상)을 "차단"하거나 지원하며 드리프트 영역이라고도 알려져 있는 연장된 드레인 영역을 포함하는 디바이스 구조를 사용한다. 고전압 집적 소자(HVIC) 내의 HVFET들은 소스 또는 드레인이 반도체 다이(die)의 최상부 표면 상에 존재하는 측면 디바이스 구조들로서 공통적으로 형성된다. 채널 및 드리프트 영역들은 소스를 드레인으로부터 분리시킨다. 채널 영역 위의 게이트는 HVFET를 온 또는 오프로 스위칭하기 위해 사용되며, 드리프트 영역은 드레인 전압을 지원한다. 채널과 드레인 사이의 드리프트 영역의 길이는 디바이스가 지원할 수 있는 최대 전압을 결정한다. 상이한 디바이스 성능(capability)들을 가지는 디바이스들은 드리프트 길이를 수정함으로써 동일한 HVIC 공정에서 집적될 수 있다. 본 출원의 상황에서, 중간 전압 디바이스는 50V 내지 150V의 범위 내의 전압들을 지칭한다. 중간 전압 FET는 150V보다 더 높은 전압들을 지원할 수 있는 HVFET를 가지는 동일한 HVIC 공정에서 집적될 수 있다.
고전압 또는 고전력의 IC 디바이스의 동작 특성들은 통상적으로 하나 이상의 전기적 접속들을 선택적으로 개방(또는 폐쇄)함으로써 설정 또는 프로그래밍된다. 제너 다이오드는 전력 IC 디바이스의 아날로그 파라미터들(예를 들어, 주파수)을 트리밍(trim) 또는 프로그래밍하기 위해 사용되는 전기 소자의 한 타입이다. 제너 다이오드는 정상적으로 오프 또는 비-도전의 전기적 접속을 제공한다. 제너 소자의 도전 상태를 변경하기 위해, 고전압(>10V)이 통상적으로 인가되어 제너를 브레이크다운(breakdown)시키고, 결과적인 대전류(150-200mA)가 제너의 애노드 및 캐소드 단자들을 영구히 단락시킨다. 제너 소자들을 통해 흐르는 누적 전류는 하나 이상의 아날로그 파라미터들을 프로그래밍하는데 사용될 수 있다. 예를 들어, 하나 이상의 제너 소자들의 상태에 기반하여, 주파수와 같은 아날로그 파라미터는 전력 IC의 제어부에서 특정 허용오차(tolerance) 내에서 설정될 수 있다.
본 개시내용은, 본 발명이 특정 실시예들에 의해 제한되는 것으로 취해지지 않아야 하며, 오직 설명 및 이해를 위한 것인, 후속하는 상세한 설명으로부터 그리고 첨부 도면으로부터 더 완전히 이해될 것이다.
도 1은 집적 트랜지스터 및 안티-퓨즈 디바이스 구조를 포함하는 프로그래밍 소자의 예시적인 단면을 예시한다.
도 2는 도 1에 도시된 집적 디바이스 구조의 등가의 회로 간략도이다.
도 3은 또다른 안티-퓨즈 디바이스 구조의 예시적인 단면이다.
도 4는 또다른 안티-퓨즈 디바이스 구조의 예시적인 회로 레이아웃의 상면도이다.
도 5는 단선들 A-A'를 통하여 취해지는 도 4에 도시된 안티-퓨즈 디바이스 구조의 예시적인 단면이다.
신규한 집적 안티-퓨즈 디바이스 구조가 개시된다. 후속하는 설명에서, 특정 상세항목, 예컨대 재료 타입들, 전압, 구조 특징들, 제조 단계들 등이, 본 명세서에서의 개시 내용의 완전한 이해를 제공하기 위해 설명된다. 그러나, 관련 기술분야에서 통상의 지식을 가진 자는 설명된 실시예들을 구현하기 위해 이들 특정 상세항목들이 요구되지 않을 수도 있다는 것을 이해할 것이다. 본 명세서 전반에 걸친 "일 실시예", "실시예", "일 예" 또는 "예"에 대한 참조는 실시예 또는 예와 관련하여 설명된 특정한 특징, 구조 또는 특성이 적어도 하나의 실시예에 포함됨을 의미한다. 이러한 설명 전반에 걸쳐 다양한 위치들에 있는 구문들 "일 실시예에서", "실시예에서", "일 예" 또는 "예"가 반드시 모두 동일한 실시예 또는 예를 지칭하고 있지는 않다. 또한, 특정 특징들, 구조들 또는 특성들은 하나 이상의 실시예들 또는 예들에서 임의의 적절한 조합들 및/또는 하위 조합들로 조합될 수 있다.
도면들의 엘리먼트들은 대표적이며, 명료성을 위해 축척에 맞게 그려지지 않았다는 점이 이해되어야 한다. 또한, 대부분 N-채널 트랜지스터 소자(고전압 및 저전압 모두)를 이용하는 IC가 개시되었지만, P-채널 트랜지스터 역시 적절하게 도핑된 영역들 모두에 대해 반대의 도전성 타입을 이용함으로써 제작될 수 있다는 점이 이해된다.
본 출원의 상황에서, 고전압 또는 고전력 트랜지스터는 "오프" 상태 또는 조건에서 150볼트 또는 그 이상을 지원할 수 있는 임의의 반도체 트랜지스터이다. 중간 전압 트랜지스터는 50V 내지 150V를 지원할 수 있는 반도체 트랜지스터 구조이다. 본 명세서에서 사용된 바와 같이, 전력 트랜지스터는 50V 내지 150V 또는 그 이상을 지원할 수 있는 임의의 반도체 트랜지스터 구조이다. 전력 트랜지스터 또는 전력 반도체 디바이스는 중간 전압 및 고전압 트랜지스터들 모두를 지칭할 수 있다. 전력 IC 또는 전력 IC 디바이스는 중간 전압 및/또는 고전압 트랜지스터 디바이스들을 포함하는 반도체 디바이스를 나타낸다. 일 실시예에서, 고전압 트랜지스터 또는 중간 전압 트랜지스터는 N-채널 산화물 반도체 전계 효과 트랜지스터(MOSFET)로서 예시되며, 그 전압은 소스와 드레인 영역들 사이의 드리프트 영역에 의해 지원된다.
본 개시 내용의 목적을 위해, "접지" 또는 "접지 전위"는 기준 전압 또는 전위를 지칭하며, 이에 대해 회로 또는 IC의 모든 다른 전압들 및 전위들이 정의되거나 측정된다. "핀"은 IC 디바이스 또는 패키지에 대한 외부 전기 접속의 포인트이며, 이에 의해 외부 컴포넌트들, 회로들, 신호들, 전력, 부하들 등이 전력 IC 디바이스의 내부 컴포넌트들 및 회로에 결합되게 된다.
본 명세서에서 사용되는 바와 같이, 안티-퓨즈는 유전층(예를 들어, 산화물, 질화물 등)에 의해 분리되는 금속, 폴리실리콘, 또는 도핑된 반도체 물질의 둘 이상의 층들을 가지고, 커패시터의 디바이스 구조와 유사하게 디바이스 구조에서 일반적으로 개방 전기 접속을 제공한다. 2개의 금속 층들 사이의 전기 접속은 유전층을 브레이크다운시키도록 동작하거나 파괴하는 대전압을 금속 도전체들에 대해 인가하고, 이에 의해 상기 2개의 금속 층들을 전기적으로 단락시킴으로써, 영구히 폐쇄될 수 있다.
도 1은 집적 중간 또는 고전압 전계 효과 트랜지스터(HVFET) 스위칭 디바이스 또는 안티-퓨즈 디바이스 구조를 포함하는 안티-퓨즈 프로그래밍 소자(50)의 일 실시예의 예시적인 단면을 예시한다. 도 2는 도 1에 도시된 집적 디바이스 구조의 등가의 회로 간략도이다. 알 수 있는 바와 같이, 도 2에 도시된 안티-퓨즈 커패시터(32)는 얇은 유전(예를 들어, 게이트 산화물) 층(49)에 의해 기반(underlying) N-타입 우물 영역(47)로부터 분리되는 폴리실리콘 층(48)을 포함한다(도 1 참조). 폴리실리콘 층(48) 및 N-우물 영역(47)은 용량성 안티-퓨즈 구조의 2개의 플레이트(plate)들을 형성한다. N-우물 영역(47)은 또한 MOSFET(33)의 연장된 드레인 또는 드리프트 영역을 형성한다.
소스 전극(58)은 N+ 소스 영역(57) 및 P+ 영역(56)과의 전기 접속을 제공하며, 상기 영역들 모두 N 우물 영역(47)에 인접하는 P-타입 우물 영역(55)에 배치된다. 소스 전극(58)은 N+ 소스 영역(57) 및 P+ 영역(56) 모두에 전기적으로 접속되는 것으로 도시된다. 다른 실시예들에서, P+ 영역(56)은 소스 전극(58)만이 N+ 소스 영역(57)과 접속하도록 N+ 소스 영역(57)으로부터 이격될 수 있다. P 우물 영역(55) 부분은 P 우물 영역(55)와 N 우물 영역(47) 사이의 경계 또는 에지로부터 N+ 소스 영역(57)을 측방향으로 분리시키는 MOSFET(33)의 채널 영역(61)을 형성한다. MOSFET(33)의 게이트는 얇은 유전(예를 들어, 게이트 산화물) 층(51)에 의해 기반 P 타입 기판(25)과 N+ 우물 영역으로부터 절연된 폴리실리콘 층(52)을 포함한다. 게이트 전극(59)은 폴리실리콘 층(52)에 전기 접속을 제공한다.
프로그래밍 또는 트리밍 HV 펄스는 폴리실리콘 층(48)에 전기 접속을 제공하는 노드(60)에서 안티-퓨즈 프로그래밍 소자(50)에 인가될 수 있다. 프로그래밍 HV 펄스를 노드(60)에 인가하기 전에, 게이트 전극(59)은 (MOSFET(33)을 턴온시키기 위해) 고전위로 상승하고, 소스 전극(58)은 (예를 들어, 저-임피던스 스위치를 통해) 접지로 접속된다. 일 실시예에서, 프로그래밍 전압 펄스는 30-50V 범위 내에 있다. 프로그래밍 전압은 유전층(49)의 두께에 의존한다. 프로그래밍 전압 펄스가 인가되면, 2개의 단자들 및 용량성 플레이트들을 분리하는 유전층(49)이 파열되어, 폴리실리콘 층(48)과 N 우물 영역(47) 사이의 영구적 단락이 초래되고, 이에 의해 안티-퓨즈 구조를 프로그래밍하게 된다.
프로그래밍 이전에, 안티-퓨즈 프로그래밍 소자(50)는 MOSFET(33)을 턴온시키기 위해 양전압이 게이트 전극(59)에 인가될 때 전극들(60 및 58) 사이에서 어떠한 전류도 흘리지 않는데, 즉, 그것은 정상 D.C. 동작 전압(예를 들어, VDD = 5-6V)에 대한 개방 회로로서 나타난다. 안티-퓨즈 프로그래밍 소자(50)가 프로그래밍되고, (MOSFET(33)을 턴온시키기 위해) 양전압이 게이트 전극(59)에 인가되면, 안티-퓨즈 프로그래밍 소자(50)는 통상적으로 수천 옴 정도의 저항값을 가지는 저항기로서 동작한다.
당해 기술분야의 당업자들은 안티-퓨즈 프로그래밍 소자(50)를 트리밍 또는 프로그래밍하는데 요구되는 전류량이 기존의 제너 다이오드에 비해 현저하게 더 작으며, 일반적으로 150mA 초과를 요구한다는 점을 이해할 것이다. 프로그래밍 엘리먼트(50)에 대한 통상적인 전류는 0.1 mA 내지 2mA의 범위이다. 추가적으로, 당해 기술분야에서 통상의 지식을 가진 자는 본 명세서에서 개시된 안티-퓨즈 디바이스 구조가 종래 기술의 설계에 비해 약 5 또는 그 이상의 인자에 의해 전력 IC 디바이스의 트리밍 블록의 전체 사이즈를 감소시킬 수 있다는 점을 이해할 것이다.
일 구현예에서, MOSFET(33)은 대략 50V의 브레이크다운 전압을 가지도록 설계되는 반면, 용량성 안티-퓨즈 구조의 유전층(예를 들어, 게이트 산화물)(49)은 약 25V의 브레이크 다운을 가지도록 제조된다.
도 3은 또다른 집적 안티-퓨즈 프로그래밍 소자(70)의 예시적인 단면을 예시한다. 도 3의 예에 도시된 디바이스 구조는 안티-퓨즈 프로그래밍 소자(70) 역시 상대적으로 두꺼운 유전(예를 들어, 필드 산화물) 층(41) 아래의 N 우물(47)의 좌측 부분에 배치된, 제1 복수의 실질적으로 평행하며, 수직으로 이격된 P-타입 매립 영역들(53)을 포함한다는 점을 제외하고는, 도 1의 디바이스 구조와 동일하다. 대응하는 복수의 JFET 도전 채널들(55)은 매립 영역들(53)의 수직 이격에 의해 형성되는 것으로 도시된다. 제2 복수의, 실질적으로 평행하며, 수직으로 이격된 P-타입 매립 영역(54)은 두꺼운 필드 산화물 층(42) 아래의 N 우물(47)의 우측 부분에 배치되는 것으로 도시된다. 최상의 매립 영역들은 N 우물(47)의 좌측편 및 우측편에, 각각 필드 산화물 영역들(41 & 42)과 일치하는 것으로 도시된다. 다른 실시예들에서, 최상의 매립 영역들은 JFET 접합 채널이 최상의 매립 영역과 대응하는 필드 산화물 영역 사이에 형성되도록, 필드 산화물 영역(41 & 42) 아래에 거리를 두고 배치될 수 있다.
보여질 수 있는 바와 같이, P-타입 매립 영역들(53 및 54)은 얇은 산화물 층들(51 및 49) 아래에서 측방향으로 연장하지 않는다. 일 실시예에서, 깊은(deep) 임플란트(미도시) 또는 임의의 다른 타입의 등가의 구조가 매립 영역들(53 & 54) 각각을 전기적으로 접속시키기 위해 사용될 수 있다. 이는 JFET의 게이트를 포함하는 P-타입 매립 영역들(53 및 54)이 안티-퓨즈 프로그래밍 소자(50)가 좌측 언트리밍(untrim)되거나 개방되도록 의도될 때 접지 또는 거의 접지 전위로 (소스 전극(58)과 함께) 전기적으로 접속되는 것을 허용한다. P-타입 매립 영역들(53 및 54)의 포함이 본 명세서에서 설명된 집적 안티-퓨즈 프로그래밍 소자에서 선택적인 특징임이 이해된다. 또한, 3개의 매립 영역들(53)(및 3개의 매립 영역들(54))이 도 3의 예에서 도시되지만, 당해 기술분야에서 통상의 지식을 가진 자들은, 수직으로 이격된 P-타입 매립 영역들(53 및 54)의 수가 상이한 실시예들에서 달라질 수 있으며, 하나(단일의 매립 영역) 내지 6개 이상을 범위로 한다는 점을 이해할 것이다.
도 4는 또다른 안티-퓨즈 디바이스 구조의 예시적인 회로 레이아웃의 상면도이다. 도 5는 단선 A-A'를 통과하도록 취해지는 도 4에 도시된 안티-퓨즈 디바이스 구조의 예시적인 횡단면이다. 도시된 바와 같이, 안티-퓨즈 프로그래밍 소자(80)는 도 1의 디바이스 구조에 도시된 동일한 기본 소자들을 포함하고, 두꺼운 필드 산화물(41)의 가늘어지는(tapered) 에지의 아래에 부분적으로, 그리고 얇은 유전(산화)층(49)의 아래에 부분적으로, N 우물(47)에 배치된 진하게(heavily) 도핑된 N+ 영역(43)을 더 포함한다. 폴리실리콘 층(48)은 유전층(49) 위에 배치되지만, N+ 영역(43)의 한 측 위에 약간만 연장하는 것으로 도시된다. 반도체 기술분야의 당업자들은 N+ 영역(43)이 폴리실리콘 층(48)에 대해 자가-정렬되어 형성될 수 있음을 이해할 것이다.
도 1-5에 도시된 실시예들 중 임의의 실시예가, 예를 들어 예시된 단일 게이트 구조들 대신, N 우물 영역의 반대 측면들 상에 배치된 2개의 MOSFET 게이트 구조들을 가지고 제조될 수 있다는 점이 추가적으로 이해된다. 예를 들어, 도 5에 도시된 실시예는 N 우물(47)의 반대측들에 위치되며 둘 모두가 N+ 영역(43)으로부터 등거리에 있는 2개의 MOSFET 게이트 구조들로 제작될 수 있다.
도 5에 도시된 디바이스 구조의 또다른 변형예는 N+ 영역(43)으로부터 분리되며, 도 3의 예에 도시된 것과 유사한 방식으로 필드 산화물층(41) 아래에 (그리고 또한 선택적으로 필드 산화물층(42) 아래에) 위치되는 하나 이상의 수직으로 이격된 P 타입 매립 영역들을 포함할 수 있다는 점이 이해되어야 한다.
본 발명이 특정 실시예들에 관련하여 설명되었지만, 당해 기술분야에서 통상의 지식을 가진 자들은 다수의 수정들 및 변경들이 본 발명의 범위 내에서 적합함을 이해할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미라기보다는 예시적인 것으로 간주되어야 한다.

Claims (13)

  1. 프로그램 가능한 전력 반도체 디바이스로서,
    제1 도전성 타입의 기판;
    상기 기판에 배치된 제2 도전성 타입의 제1 우물(well) 영역 - 상기 제2 도전성 타입은 상기 제1 도전성 타입과 반대임 -;
    상기 기판에 배치된 상기 제1 도전성 타입의 제2 우물 영역 - 상기 제1 우물 영역은 경계에서 상기 제1 우물 영역과 측방향으로 이웃함 -;
    상기 제2 우물 영역에 배치된 상기 제2 도전성 타입의 제1 영역 - 상기 제1 영역은 상기 경계로부터 채널 영역에 의해 측방향으로 분리되며, 상기 제1 영역은 MOSFET의 소스를 포함함 -;
    상기 채널 영역 위에 배치된 상기 MOSFET의 절연된 게이트 - 상기 절연된 게이트는 적어도 상기 경계를 바로 지나 상기 제1 우물 영역의 제1 부분 위로 측방향으로 연장함 -;
    상기 제1 우물 영역의 제2 부분 위에 배치되고 상기 제1 우물 영역의 제2 부분으로부터 절연된 도전층 - 상기 도전층은 용량성 플레이트를 포함하고, 상기 제1 우물 영역의 상기 제2 부분은 MOSFET의 드레인을 포함함 -;
    을 포함하는 프로그램 가능한 전력 반도체 디바이스.
  2. 제1항에 있어서, 상기 절연된 게이트 상에 상기 MOSFET을 턴온하기에 충분한 제1 전압 및 상기 용량성 플레이트 상에 상기 용량성 플레이트를 상기 드레인과 단락시키기에 충분한 제2 전압을 인가함으로써 프로그래밍이 발생하는 프로그램 가능한 전력 반도체 디바이스.
  3. 제1항에 있어서, 상기 도전층은 상기 절연된 게이트로부터 측방향으로 분리되는 프로그램 가능한 전력 반도체 디바이스.
  4. 제1항에 있어서, 상기 용량성 플레이트는 제1 유전층에 의해 상기 제2 부분으로부터 절연되는 프로그램 가능한 전력 반도체 디바이스.
  5. 제4항에 있어서, 상기 제1 유전층에 인접하여 측방향으로 배치된 제2 유전층을 더 포함하며, 상기 제2 유전층이 상기 제1 유전층보다 더 두꺼운 프로그램 가능한 전력 반도체 디바이스.
  6. 제1항에 있어서, 상기 제2 우물 영역에 배치된 상기 제1 도전성 타입의 제2 영역을 더 포함하는 프로그램 가능한 전력 반도체 디바이스.
  7. 제6항에 있어서, 상기 제2 영역은 상기 경계의 반대쪽에서 상기 제1 영역의 측면과 인접하는 프로그램 가능한 전력 반도체 디바이스.
  8. 제7항에 있어서, 상기 제1 및 제2 영역에 전기적으로 접속된 소스 전극을 더 포함하는 프로그램 가능한 전력 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1 우물 영역의 제3 부분 내에 배치된 상기 제1 도전성 타입의 하나 이상의 제1 매립 영역들을 더 포함하며, 상기 하나 이상의 제1 매립 영역들은 상기 제1 우물 영역의 상기 제3 부분의 접합 전계-효과 트랜지스터(JFET) 도전 채널들을 정의하기 위해 수직으로 이격되는 프로그램 가능한 전력 반도체 디바이스.
  10. 제9항에 있어서, 상기 제3 부분은 상기 제1 우물 영역의 상기 제1 부분 및 상기 제2 부분을 측방향으로 분리하며, 상기 제1 및 제3 부분들은 상기 MOSFET의 연장된 드레인을 포함하는 프로그램 가능한 전력 반도체 디바이스.
  11. 제10항에 있어서, 상기 하나 이상의 제1 매립 영역들은 상기 소스 전극에 전기적으로 접속되는 프로그램 가능한 전력 반도체 디바이스.
  12. 제1항에 있어서, 상기 제1 유전층 아래에 부분적으로 배치되고, 상기 제2 유전층의 테이퍼드 에지(tapered edge) 아래에 부분적으로 배치된 상기 제2 도전성 타입의 제3 영역을 더 포함하는 프로그램 가능한 전력 반도체 디바이스.
  13. 제1항에 있어서, 상기 제3 부분은 상기 제2 유전층 아래에 배치되는 프로그램 가능한 전력 반도체 디바이스.
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