KR20120087642A - 고정신호 생성회로 및 이를 포함하는 지연고정루프 - Google Patents

고정신호 생성회로 및 이를 포함하는 지연고정루프 Download PDF

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KR20120087642A
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Abstract

본 발명에 따른 지연고정루프는, 입력클럭을 지연시켜 출력클럭을 생성하는 지연부; 상기 출력클럭을 지연시켜 피드백 클럭을 생성하는 레플리카 지연부; 상기 피드백 클럭보다 지연값이 작은 클럭과 상기 입력클럭의 위상을 비교한 결과에 대응되는 제1신호, 상기 피드백 클럭과 상기 입력클럭의 위상을 비교한 결과에 대응되는 제2신호 및 상기 피드백 클럭보다 지연값이 큰 클럭과 상기 입력클럭의 위상을 비교한 결과에 대응되는 제3신호를 생성하는 위상 비교부; 상기 제1 내지 제3신호에 응답하여 고정신호를 생성하는 고정신호 생성부; 및 상기 위상 비교부의 비교결과에 응답하여 상기 지연부의 지연값을 조절하되 상기 고정신호가 활성화되면 상기 지연부의 지연값이 유지되도록 하는 지연값 조절부를 포함한다.

Description

고정신호 생성회로 및 이를 포함하는 지연고정루프{LOCKING SIGNAL GENERATION CIRCUIT AND DELAY LOCK LOOP INCLUDING THE SAME}
본 발명은 지연고정루프에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 회로 소자들은 외부 시스템에서 사용되는 외부클럭에 동기된 내부클럭을 이용하여 각종 신호와 데이터의 전송을 수행한다. 이때, 회로 소자로 입력되는 클럭은 처음에는 외부클럭과 동기된 상태로 인가되지만, 소자 내의 여러 구성요소를 거치면서 지연되어 소자 외부로 출력될 때에는 외부클럭과 동기되지 않는 상태가 된다. 따라서, 신호 및 데이터의 안정적인 전송을 위해서는 회로 소자 내에서 데이터가 버스에 실리는 시간 등을 내부클럭에 역보상해 줌으로써 출력된 내부클럭과 외부클럭이 외부 시스템에서 정확히 동기되도록 해야 한다. 이러한 역할을 수행하기 위해 지연고정루프(Delayed Locked Loop)가 사용된다.
지연고정루프는 내부클럭과 외부클럭을 동기시키기 위해 다음과 같은 방법을 이용한다. 먼저 지연부가 외부클럭을 지연시켜 내부클럭을 생성하되 내부클럭이 레플리카 지연부를 거친 피드백 클럭과 외부클럭의 위상을 비교하여 지연부의 지연값을 결정한다. 피드백 클럭과 외부클럭의 위상이 같아지면 지연부의 지연값을 고정하게 된다. 그런데 파워 노이즈로 인해 피드백 클럭의 위상이 안정적으로 변화하지 않는 경우 지연부의 지연값이 잘못된 값으로 고정될 수 있다.
예를 들어 피드백 클럭과 외부클럭의 위상을 비교하여 피드백 클럭의 위상이 빠른 경우 '로우', 피드백 클력의 위상이 느린 경우 '하이'라는 값의 비교신호를 생성한다고 하자. 또한 비교신호의 논리값이 '로우'에서 '하이'로 천이하는 경우 지연부의 지연값을 고정한다고 하자. 파워 노이즈로 인해 피드백 클럭의 위상이 변경되어 원래 '하이'가 출력되어야 할 위치에서 '로우'가 출력되고, 그 후 '로우'가 출력되어야 할 위치에서 '하이'가 출력된 경우 지연부의 지연값은 잘못된 값으로 고정되게 되는 것이다.
최근에는 지연고정루프에서 출력하는 내부클럭을 원하는 위상으로 빠르고 정확하게 고정시키기 위해서 외부클럭과 피드백 클럭의 위상을 맞추는 과정을 2개의 단계로 진행하고 있다. 먼저 외부클럭의 지연값을 한번에 제1단위값 만큼씩 변경하고 이를 이용하여 지연고정시키는 제1단계와 지연고정 후에 외부클럭의 지연값을 한번에 제2단위값 만큼씩 변경하는 제2단계가 있는 것이다. 이때 제2단위값은 제1단위값보다 더 미세한 지연값이다.
일반적으로 제1단위값으로 지연시키는 지연부을 코어스(coarse) 지연부라고 하고 제2단위값으로 지연시키는 지연부를 파인(fine) 지연부라고 한다. 또한 제1단계가 종료되고 제2단계에 들어서면 지연고정루프가 락킹(locking) 상태에 있다고 한다.
이렇게 두 단계로 내부클럭을 생성하다보니, 내부클럭의 생성에 에러가 발생하고 있다. 원하는 락킹 상태가 아닌데도 락킹으로 판별하거나 아니면 라킹 상태이어야 하는데 락킹 상태로 판결하지 않고 내부클럭을 생성하는 문제가 발생하는 것이다.
본 발명은 지연고정 동작의 신뢰도를 높인 지연고정루프를 제공한다.
본 발명에 따른 지연고정루프는, 입력클럭을 지연시켜 출력클럭을 생성하는 지연부; 상기 피드백 클럭보다 지연값이 작은 클럭 신호의 위상이 상기 입력클럭의 위상보다 앞서는지 뒤지는지 나타내는 제1신호, 상기 피드백 클럭의 위상이 상기 입력클럭의 위상보다 앞서는지 뒤지는지 나타내는 제2신호 및 상기 피드백 클럭보다 지연값이 큰 클럭 신호의 위상이 상기 입력클럭의 위상보다 앞서는지 뒤지는지 나타내는 제3신호를 생성하는 위상 비교부; 상기 제1 내지 제3신호에 응답하여 고정신호를 생성하는 고정신호 생성부; 및 상기 위상 비교부의 비교결과에 응답하여 상기 지연부의 지연값을 조절하되 상기 고정신호가 활성화되면 상기 지연부의 지연값이 유지되도록 하는 지연값 조절부를 포함할 수 있다.
상기 위상 비교부는, 상기 입력클럭과 상기 제1클럭의 위상을 비교하여 상기 제1신호를 생성하는 제1위상 비교 회로; 상기 입력클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제2신호를 생성하는 제2위상 비교 회로; 상기 입력클럭과 상기 제2클럭의 위상을 비교하여 상기 제3신호를 생성하는 제3위상 비교 회로를 포함할 수 있다.
입력클럭을 지연시켜 출력클럭을 생성하는 지연부; 상기 출력클럭을 지연시켜 피드백 클럭을 생성하는 레플리카 지연부; 상기 피드백 클럭과 상기 입력클럭을 지연시킨 지연 입력클럭의 위상을 비교하여 제1신호를 생성하고, 상기 피드백 클럭과 상기 입력클럭의 위상을 비교하여 제2신호를 생성하고, 상기 피드백 클럭보다 지연값이 큰 지연 피드백 클럭과 상기 입력클럭의 위상을 비교해 제3신호를 생성하는 위상 비교부, 상기 제1 내지 제3신호에 응답하여 고정신호를 생성하는 고정신호 생성부; 및 상기 위상 비교부의 비교결과에 응답하여 상기 지연부의 지연값을 조절하되 상기 고정신호가 활성화되면 상기 지연부의 지연값이 유지되도록 하는 지연값 조절부를 포함할 수 있다.
상기 위상 비교부는, 상기 지연 입력클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제1신호를 생성하는 제1위상 비교 회로; 상기 입력클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제2신호를 생성하는 제2위상 비교 회로; 상기 입력클럭과 상기 지연 피드백 클럭의 위상을 비교하여 상기 제3신호를 생성하는 제3위상 비교 회로를 포함할 수 있다.
또한 본 발명에 따른 지연고정루프의 고정신호 생성회로는, 제1신호의 논리값이 제2, 3신호의 논리값과 다르거나 상기 제3신호의 논리값이 상기 제1, 2신호의 논리값과 다른 경우 예비신호를 활성화하는 제1예비신호 생성부; 및 상기 예비신호가 활성화되면 고정신호를 활성화하는 신호 생성부를 포함하되, 상기 제1신호는 피드백 클럭보다 지연값이 작은 클럭 신호의 위상이 기준클럭의 위상보다 앞서는지 뒤지는지 나타내고, 상기 제2신호는 상기 피드백 클럭의 위상이 상기 기준클럭의 위상보다 앞서는지 뒤지는지 나타내고, 상기 제3신호는 피드백 클럭보다 지연값이 큰 클럭 신호의 위상이 상기 기준클럭의 위상보다 앞서는지 뒤지는지 나타낼 수 있다.
지연고정루프의 고정신호 생성회로는, 상기 제1 내지 제3신호의 논리값이 모두 제1레벨이었다가 모두 제2레벨로 변경되면 상기 예비신호를 활성화하는 제2예비신호 생성부를 더 포함할 수 있다.
본 발명은 위상값이 서로 다른 다수의 클럭신호와 외부클럭의 위상을 각각 비교한 값 또는 이러한 비교 값의 변화를 이용하여 지연고정 동작을 수행함으로써 지연고정 동작의 신뢰도가 높아지는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 지연고정루프의 구성도,
도 2는 본 발명의 다른 실시예에 따른 지연고정루프의 구성도,
도 3은 위상 비교부(130, 240)의 구성도,
도 4는 고정신호 생성부(250)의 구성도,
도 5는 도 2의 지연고정루프의 동작을 설명하기 위한 파형도,
도 6은 본 발명의 다른 실시예에 따른 위상 비교부(130)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 어떤 신호의 지연값이 작다는 것은 비교의 기준이 되는 신호보다 덜 지연되었음을 의미하고, 지연값이 크다는 것은 비교의 기준이 되는 신호보다 더 지연되었음을 의미한다. 또한 고정동작이란 지연고정루프에서 입력클럭(ICLK)과 피드백 클럭(FCLK)의 위상을 맞추는 동작을 의미한다.
도 1은 본 발명의 일실시예에 따른 지연고정루프의 구성도이다.
도 1에 도시된 바와 같이, 지연고정루프는, 지연부(110), 레플리카 지연부(120), 위상 비교부(130), 고정신호 생성부(140), 지연값 조절부(150)를 포함한다.
이하 도 1을 참조하여 지연고정루프의 동작에 대해 설명한다.
지연부(110)는 입력클럭(ICLK)을 지연시켜 출력클럭(OCLK)을 생성한다. 지연부(110)의 지연값은 지연값 조절부(150)에 의해 제어된다. 보통 지연부(110)는 다수의 지연유닛(delay unit, 도 1에 미도시)을 포함하며, 다수의 지연유닛 중 활성화된 지연유닛들을 이용하여 입력클럭(ICLK)을 지연시켜 출력클럭(OCLK)을 생성한다. 여기서 다수의 지연유닛 중 활성화되는 지연유닛의 개수는 지연값 조절부(150)에 의해 조절된다.
레플리카 지연부(120)는 출력클럭(OCLK)을 지연시켜 피드백 클럭(FCLK)을 생성한다. 레플리카 지연부(120)는 지연고정루프의 출력클럭(OCLK)이 지연고정루프로부터 출력되어 칩(시스템) 내에서 거쳐갈 지연요소들을 모델링한 지연값을 가진다.
위상 비교부(130)는 피드백 클럭(FCLK)보다 지연값이 작은 클럭 신호(FCLK1)의 위상이 입력클럭(ICLK)의 위상보다 앞서는지 뒤지는지 나타내는 제1신호(S1), 피드백 클럭(FCLK)의 위상이 입력클럭(ICLK)의 위상보다 앞서는지 뒤지는지 나타내는 제2신호(S2) 및 피드백 클럭(FCLK)보다 지연값이 큰 클럭 신호(FCLK2)의 위상이 입력클럭(ICLK)의 위상보다 앞서는지 뒤지는지 나타내는 제3신호(S3)를 생성한다.
제1신호(S1)는 피드백 클럭(FCLK)보다 지연값이 작은 어떤 클럭 신호(FCLK1)의 위상이 입력클럭(ICLK)의 위상보다 앞서는지 뒤지는지를 나타내면 된다. 반드시 피드백 클럭(FCLK)보다 지연값이 작은 어떤 클럭 신호(FCLK1)의 위상과 입력클럭(ICLK)의 위상을 비교한 결과일 필요는 없다. 이는 제2, 제3신호(S2, S3)에 있어서도 마찬가지이다.
도 1에서는 실제로 피드백 클럭(FCLK)보다 지연값이 작은 클럭(FCLK1)의 위상을 비교한 결과가 제1신호(S1)이고, 실제로 피드백 클럭(FCLK)과 입력클럭(ICLK)의 위상을 비교한 결과가 제2신호(S2)이고, 실제로 피드백 클럭(FCLK)보다 지연값이 큰 클럭(FCLK2)과 입력클럭(ICLK)의 위상을 비교한 결과가 제3신호(S3)인 실시예를 도시한다.
이하에서 피드백 클럭(FCLK)보다 지연값이 작은 클럭을 제1클럭(FCLK1)이라하고, 피드백 클럭(FCLK)보다 지연값이 큰 클럭(FCLK2)을 제2클럭(FCLK2)이라 한다. 또한 'FCLK1', FCLK', 'FCLK2'의 위상이 입력클럭(ICLK)보다 빠르면 제1 내지 제3신호(S1, S2, S3)는 'L'(로우레벨)이고, 반대의 경우 제1 내지 제3신호(S1, S2, S3)는 'H'(하이레벨)이다.
이때 제1클럭(FCLK1)은 피드백 클럭(FCLK)보다 지연값이 작은 클럭신호이고, 제2클럭(FCLK2)은 피드백 클럭(FCLK)보다 지연값이 큰 클럭신호이다. 피드백 클럭(FCLK)과 제1클럭(FCLK1)의 지연값의 차이 및 피드백 클럭(FCLK)과 제2클럭(FCLK2)의 지연값의 차이는 지연유닛 하나의 지연값일 수 있다. 참고로 제2클럭(FCLK2)은 피드백 클럭(FCLK)을 지연유닛을 통과시켜 생성할 수 있고, 제1클럭(FCLK1)은 출력클럭(OCLK)이 레플리카 지연부(120)의 내부에서 일부의 지연라인만 통과하도록 하여 생성할 수 있다.
지연값 조절부(150)는 위상 비교부(130)의 비교결과에 응답하여 지연부(130)의 지연값을 조절한다. 피드백 클럭(FCLK)의 위상이 입력클럭(ICLK)보다 빠르면 지연부(110)의 지연값을 늘려야 하므로 지연부(110) 내부의 다수의 지연유닛 중 활성화된 지연유닛 수를 증가시킨다. 피드백 클럭(FCLK)의 위상이 입력클럭(ICLK)보다 느리면 지연부(110)의 지연값을 줄여야 하므로 지연부(110) 내부의 다수의 지연유닛 중 활성화된 지연유닛 수를 감소시킨다.
위상 비교부(130)의 비교결과는 제1 내지 제3신호(S1, S2, S3) 중 일부의 신호 또는 전부의 신호의 논리값에 따라 결정될 수 있다. 다만 제2신호(S2)의 논리값에 따라 결정되는 것이 바람직하다(이하 제2신호(S2)의 논리값에 의해 비교결과 결정).
고정신호 생성부(140)는 위상 비교부(130)의 비교결과 입력클럭(ICLK)과 피드백 클럭(FCLK)의 위상이 같아지면 고정신호(LOCK)를 생성한다. 여기서 위상이 같다는 것은 완전히 동일하다는 의미가 아니라 두 클럭의 위상차이가 목표만큼 작아졌다는 것을 의미한다. 지연값 조절부(150)는 고정신호(LOCK)가 활성화된 상태에서는 더 이상 지연부(110)에서 활성화되는 지연유닛의 개수를 변경하지 않는다. 따라서 지연부(110)의 지연값은 고정신호(LOCK)가 활성화된 시점의 지연값으로 유지된다.
고정신호 생성부(140)는 고정신호(LOCK)를 다음의 2가지 경우에 활성화한다.
첫번째로 제1신호(S1)의 논리값이 제2, 3신호(S2, S3)의 논리값과 다르거나 제3신호(S3)의 논리값이 제1, 2신호(S1, S2)의 논리값과 다른 경우이다. 제1 내지 제3신호(S1, S2, S3)의 논리값이 모두 같은 경우('H' 또는 'L')에는 고정신호(LOCK)는 비활성화된다.
따라서 제1 내지 제3신호(S1, S2, S3)의 논리값이 (L, L, H)이 되거나, (L, H, H)이 되면 고정신호(LOCK)가 활성화되고 지연부(110)의 지연값은 고정신호가 활성화되는 시점의 상태를 유지하게 된다. 제1 내지 제3신호(S1, S2, S3)의 논리값이 (L, L, H)가 되거나, (L, H, H)가 되었다는 것은 피드백 클럭(FCLK)과 입력클럭(ICLK)의 위상 차이가 지연유닛 하나의 지연값보다 작다는 것이므로 위상이 거의 일치한다는 것을 의미하기 때문이다. 참고로 'FCLK', 'FCLK1', 'FCLK2'의 위상관계를 고려할 때 제1 내지 제3신호(S1, S2, S3)는 (H, L, H), (L, H, L)가 될 수 없고, (H, L, L), (H, H, L)이 되는 경우는 위상이 반대에 가까워졌다는 것을 의미하므로 이러한 경우에는 고정신호(LOCK)가 활성화되지 않는다.
이렇게 피드백 클럭(FCLK)을 기준으로 지연값이 조금씩 차이나는 클럭(FCLK1, FCLK2)과 입력클럭(ICLK)의 위상을 비교하여 고정신호(LOCK)를 활성화하면 파워 노이즈가 생겨도 일정 범위에서 고정동작의 신뢰성을 유지할 수 있다는 장점이 있다. 파워 노이즈에 의해 제1 내지 제3신호(S1, S2, S3)의 논리값이 한번에 모두 바뀌지 않는 이상 제대로 고정동작을 수행하기 때문이다. 그러나 파워 노이즈의 정도가 심하여 제1 내지 제3신호(S1, S2, S3)의 논리값이 동시에 (L, L, L)에서 (H, H, H)로 바뀌는 경우 고정동작을 수행하지 않는다는 문제점이 있다.
따라서 이를 방지하기 위해 두번째로 지연부(110)의 지연값이 증가하면서 제1 내지 제3신호(S1, S2, S3)의 논리값이 모두 'L'(제1레벨)이었다가 모두 'H'(제2레벨)로 변경되거나, 지연부(110)의 지연값이 감소하면서 제1 내지 제3신호(S1, S2, S3)의 논리값이 모두 'H'(제2레벨)에서 모두 'L'(제1레벨)로 변경되면 고정신호(LOCK)를 활성화한다.
본 발명에 따른 지연고정루프는 피드백 클럭(FCLK)을 기준으로 피드백 클럭(FCLK1)보다 위상이 빠른(혹은 지연값이 작은) 클럭(FCLK1)과 입력클럭(ICLK)의 위상을 비교한 결과, 피드백 클럭(FCLK1)보다 위상이 느린(혹은 지연값이 큰) 클럭(FCLK2)과 입력클럭(ICLK)의 위상을 비교한 결과 및 피드백 클럭(FCLK)과 입력클럭(ICLK)의 위상을 비교한 결과를 이용하여 고정동작을 수행함으로써 종래보다 고정동작의 신뢰성이 높아졌다는 장점이 있다.
도 2는 본 발명의 다른 실시예에 따른 지연고정루프의 구성도이다.
도 2의 지연고정루프는 2개의 지연부를 사용하는 지연고정루프에 해당하며 도 1과 동일한 방법을 이용하여 고정신호(LOCK)를 활성화한다. 도 2의 지연고정루프에서 고정신호(LOCK)는 지연값 조절을 멈추는 신호가 아니라 지연값 조절의 정도가 미세 조절로 넘어갔음을 나타내는 신호이다.
도 2에 도시된 바와 같이, 지연고정루프는, 입력클럭(ICLK)을 지연시켜 제1지연클럭(DCLK1)과 제2지연클럭(DCLK2)을 생성하는 코어스 지연부(210), 제1지연클럭(DCLK1)과 제2지연클럭(DCLK2)의 위상을 혼합하여 출력클럭(OCLK)을 생성하는 위상 혼합부(220), 출력클럭(OCLK)을 지연시켜 피드백 클럭(FCLK)을 생성하는 레플리카 지연부(230), 피드백 클럭(FCLK)보다 지연값이 작은 제1클럭(FCLK1), 피드백 클럭(FCLK)보다 지연값이 작은 클럭 신호(FCLK1)의 위상이 입력클럭(ICLK)의 위상보다 앞서는지 뒤지는지 나타내는 제1신호(S1), 피드백 클럭(FCLK)의 위상이 입력클럭(ICLK)의 위상보다 앞서는지 뒤지는지 나타내는 제2신호(S2) 및 피드백 클럭(FCLK)보다 지연값이 큰 클럭 신호(FCLK2)의 위상이 입력클럭(ICLK)의 위상보다 앞서는지 뒤지는지 나타내는 제3신호(S3)를 생성하는 위상 비교부(240), 제1 내지 제3신호(S1, S2, S3)에 응답하여 고정신호(LOCK)를 생성하는 고정신호 생성부(250) 및 위상 비교부(240)의 비교결과에 응답하여 코어스 지연부(210)의 지연값을 조절하되 고정신호(LOCK)가 활성화되면 위상 비교부(240)의 비교결과에 응답하여 위상 혼합부(220)가 제1지연클럭(DCLK1)과 제2지연클럭(DCLK2)을 혼합하는 비율을 조절하는 지연값 조절부(260)를 포함한다.
이하 도 2를 참조하여 지연고정루프의 동작에 대해 설명한다.
코어스 지연부(210)는 입력클럭(ICLK)을 각각 지연시켜 제1지연클럭(DCLK1)과 제2지연클럭(DCLK2)을 생성한다. 코어스 지연부(210)의 지연값은 지연값 조절부(260)에 의해 제어된다. 보통 코어스 지연부(210)는 다수의 지연유닛(도 2에 미도시)을 포함하며, 다수의 지연유닛 중 활성화된 지연유닛들을 이용하여 입력클럭(ICLK)을 지연시킨다. 제1지연클럭(DCLK1)의 지연값과 제2지연클럭(DCLK2)의 지연값은 지연유닛의 하나의 지연값만큼 차이가 나는 것이 바람직하다.
위상 혼합부(220)는 제1지연클럭(DCLK1)과 제2지연클럭(DCLK2)을 혼합하여 출력클럭(OCLK)을 생성한다. 두 클럭을 혼합한다는 것은 출력클럭(OCLK)이 생성되는 출력노드로 제1지연클럭(DCLK1)과 제2지연클럭(DCLK2)을 동시에 구동하는 것을 의미한다. 이때 제1지연클럭(DCLK1)을 출력노드로 구동하는 구동력이 강할수록 출력클럭(OCLK)의 위상은 제1지연클럭(DCLK1)의 위상에 가까워지고, 제2지연클럭(DCLK2)을 출력노드로 구동하는 구동력이 강할수록 출력클럭(OCLK)의 위상은 제2지연클럭(DCLK2)의 위상에 가까워진다. 이렇게 구동력의 비(두 클럭이 혼합되는 비와 동일)를 조절하여 출력클럭(OCLK)의 위상을 제1지연클럭(DCLK1)과 제2지연클럭(DCLK2)의 사이에서 세밀하게 조절할 수 있다. 제1지연클럭(DCLK1)과 제2지연클럭(DCLK2)이 혼합되는 비율은 지연값 조절부(260)에 의해 제어된다.
레플리카 지연부(230)는 출력클럭(OCLK)을 지연시켜 피드백 클럭(FCLK)을 생성한다. 레플리카 지연부(230)는 지연고정루프의 출력클럭이 지연고정루프로부터 출력되어 칩(시스템) 내에서 거쳐갈 지연요소들을 모델링한 지연값을 가진다.
위상 비교부(240)의 동작 및 제1클럭(FCLK1), 제2클럭(FCLK2), 제1 내지 제3신호(S1, S2, S3)에 관한 설명은 도 1의 설명과 동일하다. 위상 비교부(240)의 세부 구성에 대해서는 도 3에서 후술한다.
지연값 조절부(260)는 고정신호(LOCK)가 활성화되기 전에는 위상 비교부(240)의 비교결과에 응답하여 코어스 지연부(210)의 지연값을 조절한다. 고정신호(LOCK)가 활성화된 후에는 위상 비교부(240)의 비교결과에 응답하여 코어스 지연부(210)의 지연값 및 위상 혼합부(220)의 혼합비를 조절한다.
따라서 고정신호(LOCK)가 활성화되기 전에는 출력클럭(OCLK)의 지연값은 한번에 지연유닛 하나의 지연 값만큼 변한다(이하 '코어스 조절'). 고정신호(LOCK)가 활성화된 후에는 출력클럭(OCLK)의 지연값은 한번에 지연유닛 하나의 지연 값보다 작은 소정의 지연 값만큼 변한다(이하 '파인 조절'). 즉 고정신호(LOCK)는 지연고정루프가 '코어스 조절' 상태인지 '파인 조절' 상태인지를 나타낸다.
고정신호 생성부(250)는 위상 비교부(240)의 비교결과에 따라 다음의 2가지 경우에 고정신호(LOCK)를 활성화한다. 참고로 코어스 조절은 지연고정 동작이 시작된 후 피드백 클럭(FCLK)과 입력클럭(ICLK)의 위상을 대략적으로 맞추는 시간을 줄이기 위한 동작이다. 지연고정 동작을 시작할 때 코어스 지연부(210)의 지연값은 최소값에서 그 값을 점점 늘리게 된다. 따라서 이를 고려하여 고정신호(LOCK)를 활성화해야한다.
첫번째로 첫번째로 제1신호(S1)의 논리값이 제2, 3신호(S2, S3)의 논리값과 다르거나 제3신호(S3)의 논리값이 제1, 2신호(S1, S2)의 논리값과 다른 경우이다. 제1 내지 제3신호(S1, S2, S3)의 논리값이 모두 같은 경우('H' 또는 'L')에는 고정신호(LOCK)는 비활성화된다. 따라서 도 1의 설명에서 상술한 바와 같이, 제1 내지 제3신호(S1, S2, S3)의 논리값이 (L, L, H)이 되거나, (L, H, H)이 되면 고정신호(LOCK)가 활성화된다. 제1 내지 제3신호(S1, S2, S3)의 논리값이 (L, L, H)이 되거나, (L, H, H)이 되었다는 것은 피드백 클럭(FCLK)과 입력클럭(ICLK)의 위상이 어느 정도 근접하였다는 것을 의미하기 때문이다.
이 경우 도 1에서 설명한 바와 같이 종래에 비해 고정동작의 신뢰성을 높일 수 있지만 파워 노이즈로 인해 제1 내지 제3신호(S1, S2, S3)의 논리값이 (L, L, L)에서 (H, H, H)로 변경되는 경우 고정신호(LOCK)가 활성화되지 않는 문제점이 발생한다.
따라서 이를 방지하기 위해 두번째로 제1 내지 제3신호(S1, S2, S3)의 논리값이 모두 'L'(제1레벨)이었다가 모두 'H'(제2레벨)로 변경되면 고정신호(LOCK)를 활성화한다.
코어스 지연부(210)의 지연값을 늘리는 경우뿐만 아니라 줄이는 경우에도 고정신호(LOCK)를 활성화하도록 할 수 있다. 이 경우 고정신호 생성부는(250) 제1 내지 제3신호(S1, S2, S3)가 (H, H, H)에서 (L, L, L)로 변경되는 경우 고정신호(LOCK)를 활성화한다.
본 발명에 따른 지연고정루프는 '코어스 조절' 및 '파인 조절' 두 단계로 지연고정 동작을 수행하더라도 잘못 지연고정되거나 지연고정이 되지 않는 경우를 줄여 지연고정 동작의 신뢰도를 향상하였다는 장점이 있다.
도 3은 위상 비교부(130, 240)의 구성도이다.
도 3에 도시된 바와 같이, 위상 비교부(130, 240)는 제1 내지 제3위상 비교회로(310, 320, 330)를 포함한다.
제1위상 비교 회로(310)는 입력클럭(ICLK)과 제1클럭(FCLK1)의 위상을 비교하여 제1신호(S1)를 생성한다. 보통 제1신호(S1)는 제1클럭(FCLK1)의 위상이 입력클럭(ICLK) 보다 빠르면 'L', 제1클럭(FCLK1)의 위상이 입력클럭(ICLK)보다 느리면 'H'이다.
제2위상 비교 회로(320)는 입력클럭(ICLK)과 피드백 클럭(FCLK)의 위상을 비교하여 제2신호(S2)를 생성한다. 제2신호(S2)는 피드백 클럭(FCLK)의 위상이 입력클럭(ICLK)보다 빠르면 'L', 피드백 클럭(FCLK)의 위상이 입력클럭(ICLK)보다 느리면 'H'이다.
제3위상 비교 회로(330)는 입력클럭(ICLK)과 제2클럭(FCLK2)의 위상을 비교하여 제3신호(S3)를 생성한다. 보통 제3신호(S3)는 제2클럭(FCLK2)의 위상이 입력클럭(ICLK) 보다 빠르면 'L', 제2클럭(FCLK2)의 위상이 입력클럭(ICLK)보다 느리면 'H'이다.
보통 위상 비교 회로는 비교대상 클럭(FCLK1, FCLK, FCLK2)의 라이징 엣지에서 비교기준 클럭(ICLK)의 논리값에 따라 위상을 비교한다. 'FCLK', 'FCLK1', 'FCLK2'의 라이징 엣지에서 'ICLK'의 논리값이 'L'이면 'FCLK', 'FCLK1', 'FCLK2'의 위상이 'ICLK'보다 빠른 것이고, 'FCLK', 'FCLK1', 'FCLK2'의 라이징 엣지에서 'ICLK'의 논리값이 'H'이면 반대이다.
도 4는 고정신호 생성부(250)의 구성도이다.
도 4에 도시된 바와 같이, 고정신호 생성부(250)는, 제1예비신호 생성부(410), 제2예비신호 생성부(420) 및 신호 생성부(430)를 포함한다. 도 4의 고정신호 생성부(250)는 코어스 지연부(210)의 지연값을 증가시킬 때 고정신호(LOCK)를 활성화한다.
제1예비신호 생성부(410)는 제1신호(S1)의 논리값이 제2, 3신호(S2, S3)의 논리값과 다르거나 제3신호(S3)의 논리값이 제1, 2신호(S1, S2)의 논리값과 다른 경우 예비신호(PRE)를 활성화(로우)한다.
따라서 제1예비신호 생성부(410)는 제1 내지 제3신호(S1, S2, S3)가 (L, L, H) 또는 (L, H, H)인 경우 예비신호(PRE)를 활성화한다. 'S1B'는 'S1'을 반전시킨 신호를 'S2B'는 'S2'를 반전시킨 신호를 나타낸다. 제1 내지 제3신호(S1, S2, S3)가 (L, L, H) 또는 (L, H, H)인 경우 제1노드(A)의 출력이 'L'이고, 제2노드(B)의 출력이 'H'이므로 제3노드(C)의 출력에 관계없이 예비신호(PRE)는 활성화(L)된다.
제2예비신호 생성부(420)는 제1 내지 제3신호(S1, S2, S3)의 논리값이 모두 제1레벨(L)이었다가 모두 제2레벨(H)로 변경되면 예비신호(PRE)를 활성화한다. 이를 위해 제1 내지 제3신호(S1, S2, S3)의 논리값을 플립플롭(421, 422, 423)에 저장하고 이 값들이 노어 게이트(424)를 통과한 값과 제1 내지 제3신호(S1, S2, S3)가 앤드 게이트(425)를 통과한 값을 앤드 게이트(426)를 통과시킨다. 이렇게 하면 이전에 제1 내지 제3신호(S1, S2, S3)의 논리값이 (L, L, L)이었다가 (H, H, H)로 바뀐 경우에만 앤드 게이트(426)의 출력(제3노드(C))이 'H'가 된다. 그러면 제1, 2노드(A, B)의 논리값에 상관 없이 예비신호(PRE)가 활성화된다.
신호 생성부(430)는 예비신호(PRE)가 활성화되면 고정신호(LOCK)를 활성화(H)한다. 신호 생성부(430)는 지연고정루프가 리셋(reset)될 때 활성화되는 리셋신호(RST)에 응답하여 생성노드(GEN)를 풀다운 구동(VSS로 구동)하여 'L'로 만든다. 그 후 예비신호(PRE)가 활성화되면 생성노드(GEN)를 풀업 구동(VDD로 구동)하여 'H'로 만든다.
고정신호(LOCK)는 생성노드(GEN)에서 생성된다. 일단 고정신호(LOCK)의 레벨이 결정되면 리셋신호(RST) 또는 예비신호(PRE)가 활성화될 때까지 그 값을 유지해야하므로 래치(431)에 저장된다.
본 발명에 따른 지연고정루프의 고정신호 생성회로는, 제1신호(S1)의 논리값이 제2, 3신호의 논리값(S2, S3)과 다르거나 제3신호의 논리값(S3)이 제1, 2신호(S1, S2)의 논리값과 다른 경우 예비신호(PRE)를 활성화하는 제1예비신호 생성부(410) 및 제1 내지 제3신호(S1, S2, S3)의 논리값이 모두 제1레벨이었다가 모두 제2레벨로 변경되면 예비신호를 활성화하는 제2예비신호 생성부(420), 및 예비신호(PRE)가 활성화되면 고정신호(LOCK)를 활성화하는 신호 생성부를 포함하되, 제1신호(S1)는 피드백 클럭(FCLK)보다 지연값이 작은 클럭 신호(FCLK1)의 위상이 기준클럭(ICLK)의 위상보다 앞서는지 뒤지는지 나타내고, 제2신호(S2)는 피드백 클럭(FCLK)의 위상이 기준클럭(ICLK)의 위상보다 앞서는지 뒤지는지 나타내고, 제3신호(S3)는 피드백 클럭(FCLK)보다 지연값이 큰 클럭 신호(FCLK2)의 위상이 기준클럭의 위상(ICLK)보다 앞서는지 뒤지는지 나타낸다. 기준클럭(ICLK)은 입력클럭(ICLK)에 대응되며 지연고정루프의 자세한 구성 및 동작은 도 4의 설명에서 상술한 바와 동일하다.
도 5는 도 2의 지연고정루프의 동작을 설명하기 위한 파형도이다.
제1파형도(501)는 제1 내지 제3신호(S1, S2, S3)가 (L, L, H) 또는 (L, H, H)이면 고정신호(LOCK)가 활성화되는 것을 나타낸다. 고정신호(LOCK)가 활성화되면 '파인 조절' 동작이 시작되어 출력클럭(OCLK)의 위상이 미세하게 조절된다.
제2파형도(502)는 제1 내지 제3신호(S1, S2, S3)가 (L, L, L)에서 (H, H, H)로 바뀌면 고정신호(LOCK)가 활성화되는 것을 나타낸다. 고정신호(LOCK)가 활성화되면 '파인 조절' 동작이 시작되어 출력클럭(OCLK)의 위상이 미세하게 조절된다.
이와 같이 본 발명에 따른 지연고정루프는 파워 노이즈로 인해 발생할 수 있는 오류를 방지할 수 있도록 오류가 발생할 수 있는 경우를 모두 고려하여 설계된 고정신호 생성부(250)를 포함함으로써 고정동작의 신뢰도를 향상시켰다는데 장점이 있다.
본 발명의 다른 실시예에 따른 지연고정루프는, 입력클럭(ICLK)을 지연시켜 출력클럭(OCLK)을 생성하는 지연부(110), 출력클럭(OCLK)을 지연시켜 피드백 클럭(FCLK)을 생성하는 레플리카 지연부(120), 피드백 클럭(FLCK)과 입력클럭(ICLK)을 지연시킨 지연 입력클럭(ICLKD)의 위상을 비교하여 제1신호(S1)를 생성하고, 피드백 클럭(FCLK)과 입력클럭(ICLK)의 위상을 비교하여 제2신호(S2)를 생성하고, 피드백 클럭(FCLK)보다 지연값이 큰 지연 피드백 클럭(FCLKD)과 입력클럭(ICLK)의 위상을 비교해 제3신호(S3)를 생성하는 위상 비교부(130), 제1 내지 제3신호(S1, S2, S3)에 응답하여 고정신호(LOCK)를 생성하는 고정신호 생성부(140), 및 위상 비교부(150)의 비교결과에 응답하여 지연부(110)의 지연값을 조절하되 고정신호(LOCK)가 활성화되면 지연부(110)의 지연값이 유지되도록 하는 지연값 조절부(150)를 포함한다.
이하 도 1 및 도 6을 참조하여 지연고정루프의 동작에 대해 설명한다.
위 지연고정루프는 도 1의 지연고정루프의 상세한 실시예들 중 하나에 해당하며 제1신호(S1)를 생성하는 방법이 다를 뿐 나머지 구성 및 동작은 동일하다. 따라서 제1신호(S1)를 생성하는 방법의 차이를 중심으로 설명한다. 도 1의 제2클럭(FCLK2)는 지연 피드백 클럭(FCLKD)과 동일하다.
지연고정루프는 위상 비교부(130)에서 제1 내지 제3신호(S1, S2, S3) 중 제1신호(S1)를 생성하기 위해 도 1의 지연고정루프와 같이 제1클럭(FCLK1)을 사용하지 않고, 대신에 입력클럭(ICLK)을 지연시킨 지연 입력클럭(ICLKD)을 사용한다.
도 1의 설명에서 상술한 바와 같이 제1신호(S1)는 피드백 클럭(FCLK)보다 지연값이 작은 어떤 클럭 신호(FCLK1)의 위상이 입력클럭(ICLK)의 위상보다 앞서는지 뒤지는지를 나타낸다. 이러한 제1신호(S1)는 다양한 방법으로 생성될 수 있다. 이는 제2, 3신호(S2, S3)에 대해서도 마찬가지이다.
예를 들어 A신호가 있고, A보다 위상이 빠른 B신호가 있다고 하자. B신호와 C신호의 위상차이를 비교하려고 할 때, 직접 B신호와 C신호의 위상차이를 비교할 수도 있지만 다음과 같은 방법을 사용할 수도 있다. A신호와 B신호의 위상차이만큼 C신호를 지연시킨 D신호를 생성하고, A신호와 D신호의 위상을 비교한다면 이는 B신호와 C신호의 위상을 비교한 것과 동일한 효과를 얻을 수 있다. 왜냐하면 A신호와 D신호의 상대적인 위상관계와 B신호와 C신호의 상대적인 위상관계가 동일하기 때문이다.
따라서 이와 같은 성질을 이용하여 입력클럭(ICLK)과 피드백 클럭(FCLK)보다 지연값이 작은 제1클럭(FCLK1)을 이용하지 않고 위 두 클럭(ICLK, FCLK1)의 위상 비교 결과에 해당하는 제1신호(S1)를 생성할 수 있다. 도 1에서 피드백 클럭(FCLK)과 제1클럭(FCLK1)의 지연값의 차이에 해당하는 지연값만큼 입력클럭(ICLK)을 지연시켜 지연 입력클럭(ICLKD)을 생성하고, 지연 입력클럭(ICLKD)과 피드백 클럭(FCLK)의 위상을 비교하여 제1신호(S1)를 생성하면 도 1의 제1클럭(FCLK1)과 입력클럭(ICLK)의 위상을 비교하여 생성한 제1신호(S1)와 동일하다.
상술한 방법을 사용하는 것은 제1신호(S1) 즉 피드백 클럭(FCLK)보다 지연값이 작은 도 1의 제1클럭(FCLK1)과 입력클럭(ICLK)의 위상을 비교한 결과를 얻기 위한 방법 중 하나이다. 이때 지연 입력클럭(ICLK)은 피드백 클럭(FCLK)과 지연 피드백 클럭(FCLKD)의 지연값의 차이만큼 지연시킨 것일 수 있다. 지연 입력클럭(ICLKD)은 입력클럭(ICLK)을 지연회로로 지연시켜 생성할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 위상 비교부(130)의 구성도이다.
도 6에 도시된 바와 같이, 위상 비교부(130)는, 지연 입력클럭(ICLKD)과 피드백 클럭(FCLK)의 위상을 비교하여 제1신호(S1)를 생성하는 제1위상 비교 회로(610), 입력클럭(ICLK)과 피드백 클럭(FCLK)의 위상을 비교하여 제2신호(S2)를 생성하는 제2위상 비교 회로(620), 입력클럭(ICLK)과 지연 피드백 클럭(FCLKD)의 위상을 비교하여 제3신호(S3)를 생성하는 제3위상 비교 회로(630)를 포함한다. 이러한 위상비교부(130)가 도 2의 위상비교부(240)에도 적용될 수 있음은 자명하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (14)

  1. 입력클럭을 지연시켜 출력클럭을 생성하는 지연부;
    상기 출력클럭을 지연시켜 피드백 클럭을 생성하는 레플리카 지연부;
    상기 피드백 클럭보다 지연값이 작은 클럭 신호의 위상이 상기 입력클럭의 위상보다 앞서는지 뒤지는지 나타내는 제1신호, 상기 피드백 클럭의 위상이 상기 입력클럭의 위상보다 앞서는지 뒤지는지 나타내는 제2신호 및 상기 피드백 클럭보다 지연값이 큰 클럭 신호의 위상이 상기 입력클럭의 위상보다 앞서는지 뒤지는지 나타내는 제3신호를 생성하는 위상 비교부;
    상기 제1 내지 제3신호에 응답하여 고정신호를 생성하는 고정신호 생성부; 및
    상기 위상 비교부의 비교결과에 응답하여 상기 지연부의 지연값을 조절하되 상기 고정신호가 활성화되면 상기 지연부의 지연값이 유지되도록 하는 지연값 조절부
    를 포함하는 지연고정루프.
  2. 제 1항에 있어서,
    상기 위상 비교부의 비교결과는,
    상기 제1 내지 제3신호 중 일부의 신호 또는 전부의 신호의 논리값에 따라 결정되는 지연고정루프.
  3. 제 2항에 있어서,
    상기 위상 비교부는,
    상기 입력클럭과 상기 제1클럭의 위상을 비교하여 상기 제1신호를 생성하는 제1위상 비교 회로;
    상기 입력클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제2신호를 생성하는 제2위상 비교 회로;
    상기 입력클럭과 상기 제2클럭의 위상을 비교하여 상기 제3신호를 생성하는 제3위상 비교 회로
    를 포함하는 지연고정루프.
  4. 제 1항에 있어서,
    상기 지연부는 다수의 지연유닛을 포함하고,
    상기 제2클럭은 상기 피드백 클럭보다 지연값이 상기 지연유닛 하나의 지연값만큼 크고, 상기 제1클럭은 상기 피드백 클럭보다 지연값이 상기 지연유닛 하나의 지연값만큼 작은 지연고정루프.
  5. 제 3항에 있어서,
    상기 고정신호 생성부는,
    상기 제1신호의 논리값이 상기 제2, 3신호의 논리값과 다르거나 상기 제3신호의 논리값이 상기 제1, 2신호의 논리값과 다른 경우 상기 고정신호를 활성화하는 지연고정루프.
  6. 제 5항에 있어서,
    상기 고정신호 생성부는,
    상기 지연부의 지연값이 증가하면서 상기 제1 내지 제3신호의 논리값이 모두 제1레벨이었다가 모두 제2레벨로 변경되면 상기 고정신호를 활성화하고, 상기 지연부의 지연값이 감소하면서 상기 제1 내지 제3신호의 논리값이 모두 상기 제2레벨이었다가 모두 상기 제1레벨로 변경되면 상기 고정신호를 활성화하는 지연고정루프.
  7. 입력클럭을 지연시켜 출력클럭을 생성하는 지연부;
    상기 출력클럭을 지연시켜 피드백 클럭을 생성하는 레플리카 지연부;
    상기 피드백 클럭과 상기 입력클럭을 지연시킨 지연 입력클럭의 위상을 비교하여 제1신호를 생성하고, 상기 피드백 클럭과 상기 입력클럭의 위상을 비교하여 제2신호를 생성하고, 상기 피드백 클럭보다 지연값이 큰 지연 피드백 클럭과 상기 입력클럭의 위상을 비교해 제3신호를 생성하는 위상 비교부,
    상기 제1 내지 제3신호에 응답하여 고정신호를 생성하는 고정신호 생성부; 및
    상기 위상 비교부의 비교결과에 응답하여 상기 지연부의 지연값을 조절하되 상기 고정신호가 활성화되면 상기 지연부의 지연값이 유지되도록 하는 지연값 조절부
    를 포함하는 지연고정루프.
  8. 제 7항에 있어서,
    상기 지연 입력클럭은,
    상기 입력클럭을 상기 피드백 클럭과 상기 지연 피드백 클럭의 지연값의 차이만큼 지연시킨 지연고정루프.
  9. 제 7항에 있어서,
    상기 위상 비교부는,
    상기 지연 입력클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제1신호를 생성하는 제1위상 비교 회로;
    상기 입력클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제2신호를 생성하는 제2위상 비교 회로;
    상기 입력클럭과 상기 지연 피드백 클럭의 위상을 비교하여 상기 제3신호를 생성하는 제3위상 비교 회로
    를 포함하는 지연고정루프.
  10. 제 7항에 있어서,
    상기 고정신호 생성부는,
    상기 제1신호의 논리값이 상기 제2, 3신호의 논리값과 다르거나 상기 제3신호의 논리값이 상기 제1, 2신호의 논리값과 다른 경우 상기 고정신호를 활성화하는 지연고정루프.
  11. 제 10항에 있어서,
    상기 고정신호 생성부는,
    상기 지연부의 지연값이 증가하면서 상기 제1 내지 제3신호의 논리값이 모두 제1레벨이었다가 모두 제2레벨로 변경되면 상기 고정신호를 활성화하고, 상기 지연부의 지연값이 감소하면서 상기 제1 내지 제3신호의 논리값이 모두 상기 제2레벨이었다가 모두 상기 제1레벨로 변경되면 상기 고정신호를 활성화하는 지연고정루프.
  12. 제1신호의 논리값이 제2, 3신호의 논리값과 다르거나 상기 제3신호의 논리값이 상기 제1, 2신호의 논리값과 다른 경우 예비신호를 활성화하는 제1예비신호 생성부; 및
    상기 예비신호가 활성화되면 고정신호를 활성화하는 신호 생성부를 포함하되,
    상기 제1신호는 피드백 클럭보다 지연값이 작은 클럭 신호의 위상이 기준클럭의 위상보다 앞서는지 뒤지는지 나타내고, 상기 제2신호는 상기 피드백 클럭의 위상이 상기 기준클럭의 위상보다 앞서는지 뒤지는지 나타내고, 상기 제3신호는 피드백 클럭보다 지연값이 큰 클럭 신호의 위상이 상기 기준클럭의 위상보다 앞서는지 뒤지는지 나타내는 지연고정루프의 고정신호 생성회로.
  13. 제 12항에 있어서,
    상기 제1 내지 제3신호의 논리값이 모두 제1레벨이었다가 모두 제2레벨로 변경되면 상기 예비신호를 활성화하는 제2예비신호 생성부를 더 포함하는 지연고정루프의 고정신호 생성회로.
  14. 제 13항에 있어서,
    상기 기준클럭은 지연고정루프로 입력되는 클럭이고, 상기 피드백 클럭은 상기 지연고정루프에서 출력되는 클럭이 지연고정루프의 레플리카 지연부에 의해 지연된 클럭인 지연고정루프의 고정신호 생성회로.
KR1020110008971A 2011-01-28 2011-01-28 고정신호 생성회로 및 이를 포함하는 지연고정루프 KR20120087642A (ko)

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