KR20120080354A - 상변화 메모리 소자 제조 방법 - Google Patents
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Abstract
워드라인이 형성된 반도체 기판이 제공되는 단계, 반도체 기판의 전체 구조 상에 다이오드 구조 물질층을 형성하는 단계, 다이오드 구조 물질층 상에 층간 절연막을 형성하고 패터닝하여 하부전극 콘택을 형성하는 단계, 하부전극 콘택이 형성된 전체 구조 상에 상변화 물질층 및 상부전극 물질층을 순차적으로 형성하는 단계 및 상부전극 물질층, 상기 상변화 물질층, 상기 층간 절연막, 상기 다이오드 구조 물질층을 패터닝하여 단위 메모리 셀을 형성하는 단계를 포함하는 상변화 메모리 소자
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자 제조 방법에 관한 것이다.
상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 스위칭 소자를 통해 히터 즉, 하부전극에 전류를 공급하거나 차단하여 하부전극 상에 형성된 상변화 물질 패턴의 상태를 변화시킨다.
상변화 메모리 소자의 스위칭 소자로는 PN 접합 다이오드, 쇼트키 다이오드 등이 사용될 수 있으며, 이러한 스위칭 소자가 형성된 반도체 기판에 전위를 인가하여 각 셀에 전류를 공급하여야 한다.
PN 접합 다이오드를 채택하는 상변화 메모리 소자에서는 반도체 기판의 접합 영역에 전기적으로 접속되는 워드라인을 통해 각 셀에 전류를 공급한다. 그리고, 상변화 메모리 소자의 최소 동작 성능을 보장하기 위해 지정된 개수의 셀마다 워드라인을 반복 형성하고 있다. 이에 따라 메모리 셀이 점유하는 영역 이외에 워드라인을 위한 영역이 할당되어야 하기 때문에 집적도가 감소하게 된다.
따라서, 최근에는 반도체 기판 상에 메탈 워드라인을 형성하고, 이와 전기적으로 접속되는 쇼트키 다이오드를 형성하여 상변화 메모리 소자의 스위칭 소자로 사용하고 있다.
도 1 내지 도 11은 일반적인 상변화 메모리 소자 제조 방법을 설명하기 위한 도면이다.
도 1에 도시한 것과 같이, 워드라인(103)이 형성된 반도체 기판(101) 상에 장벽 금속층(105) 및 실리콘층(107)을 순차적으로 형성한다.
그리고, 제 1 마스크(미도시)를 이용한 노광 및 식각 공정으로 실리콘층(107) 및 장벽 금속층(105)을 패터닝하여 도 2와 같은 상태가 되도록 한다.
다음, 도 3에 도시한 것과 같이 장벽 금속층(105) 및 실리콘층(107) 패턴의 측벽에 스페이서(109)를 형성하고 전체 구조 상에 제 1 층간 절연막(111)을 형성한 다음, 실리콘층(107) 상부가 노출되도록 평탄화한다.
이후, 도 4에 도시한 것과 같이 전체 구조 상에 금속층(113)을 형성하고 열처리를 수행하여, 금속 실리사이드층(115)을 형성한다(도 5 참조). 이에 따라, 장벽 금속층(105), 실리콘층(107) 및 금속 실리사이드층(115)으로 이루어지는 쇼트키 장벽 다이오드(Schottky Barrier Diode; SBD)가 완성된다.
도 6은 SBD가 형성된 전체 구조 상에 제 2 층간 절연막(117)을 형성한 상태를 나타내며, 이후 제 2 마스크(미도시)를 이용한 노광 및 식각 공정으로 제 2 층간 절연막(117)을 패터닝하여 금속 실리사이드층(115) 상부를 노출시킨다(도 7 참조).
이어서, 도 8에 도시한 것과 같이 하부전극 콘택(Bottom Electrode Contact; BEC)을 형성한다. 하부전극 콘택(BEC)은 다양한 방식으로 형성할 수 있다. 도 8을 예로 들어 설명하면, 제 2 층간 절연막(117)을 패터닝한 후 전체 구조 상에 제 1 도전층(119)을 형성하고 전면 식각하여 하부전극 콘택홀 저부에만 제 1 도전층(119)을 잔류시킨다. 이후, 전체 구조 상에 스페이서 절연막(121)을 형성한 다음 스페이서 식각하여 하부전극 콘택홀 내측벽에만 스페이서 절연막(121)을 잔류시킨다. 그리고, 전체 구조 상에 제 2 도전층(121) 및 매립 절연막(125)을 형성하고 제 2 층간 절연막(117) 상부가 노출되도록 평탄화한다.
하부전극 콘택(BEC)이 형성되면, 도 9에 도시한 것과 같이 전체 구조 상에 상변화 물질층(127) 및 상부전극 물질층(129)을 형성한다. 그리고, 도 10에 도시한 것과 같이 제 3 마스크(미도시)를 이용한 노광 및 식각 공정으로 상부전극 물질층(129) 및 상변화 물질층(127)을 패터닝하여 상변화 물질 패턴(127A) 및 상부전극(129A)을 형성한다.
이후, 상변화 물질 패턴(127A) 및 상부전극(129A) 외측벽에 인캡슐레이션층(131)을 형성하고, 상부전극(129A)과 전기적으로 접속되는 비트라인(135)을 형성한다(도 11 참조). 미설명 부호(133)은 제 3 층간 절연막을 나타낸다.
이와 같이, 현재의 상변화 메모리 소자 제조 공정에서는 마스크를 이용한 패터닝 공정이 3회 이루어진다(도 2, 도 7, 도 10 참조). 따라서, 공정 과정이 복잡하고, 공정에 소요되는 시간 및 비용이 상승하는 결과를 초래한다.
또한, 현재의 상변화 메모리 소자에서 상변화 물질 패턴(127A)은 라인 타입으로 형성된다. 즉, 인접 셀 간에 완전한 분리가 이루어지지 않은 상태로 형성된다. 상변화 물질은 열에 매우 민감하며, 따라서 라인 타입으로 상변화 물질 패턴(127A)을 형성할 경우 인접 셀 간에 열이 전도되어 디스터번스(Disturbance) 현상이 발생할 수 있다. 이러한 디스터번스 현상은 셀의 동작에 영향을 주어, 셀에 저장된 데이터를 변화시키거나, 셀이 동작하지 않는 문제를 유발한다.
본 발명은 공정 과정을 최소화할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 단위 셀 간의 절연 특성을 향상시킬 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 워드라인이 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판의 전체 구조 상에 다이오드 구조 물질층을 형성하는 단계; 상기 다이오드 구조 물질층 상에 층간 절연막을 형성하고 패터닝하여 하부전극 콘택을 형성하는 단계; 상기 하부전극 콘택이 형성된 전체 구조 상에 상변화 물질층 및 상부전극 물질층을 순차적으로 형성하는 단계; 및 상기 상부전극 물질층, 상기 상변화 물질층, 상기 층간 절연막, 상기 다이오드 구조 물질층을 패터닝하여 단위 메모리 셀을 형성하는 단계;를 포함한다.
본 발명에서는 스위칭 소자와 상변화 물질 패턴을 동시에 패터닝한다. 따라서 패터닝을 위해 필요한 마스크의 수를 최소화할 수 있음은 물론, 이에 따른 노광, 식각, 세정 공정 또한 현저히 감소시킬 수 있다. 결국, 공정 과정을 단순화하여 소요되는 비용을 최소화할 수 있어 메모리 소자의 단가를 저가화할 수 있다.
또한, 상변화 물질 패턴을 형성함에 있어서, 워드라인을 공유하지 않는 인접 셀과 완전히 분리되도록 한 아일랜드 타입(island type)으로 형성한다. 따라서, 특정 메모리 셀에서 발명하는 열이 인접 상변화 물질 패턴으로 전도되는 것을 방지할 수 있어 디스터번스 현상을 억제할 수 있다. 이에 따라, 상변화 메모리 소자의 수율 향상 및 동작 신뢰성을 개선할 수 있다.
도 1 내지 도 11은 일반적인 상변화 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도,
도 12 내지 도 19는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 20 내지 도 26은 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 27은 도 17에 도시한 상변화 메모리 소자의 사시도,
도 28은 도 24에 도시한 상변화 메모리 소자의 사시도이다.
도 12 내지 도 19는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 20 내지 도 26은 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 27은 도 17에 도시한 상변화 메모리 소자의 사시도,
도 28은 도 24에 도시한 상변화 메모리 소자의 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 12 내지 도 19는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
도 12에 도시한 것과 같이, 워드라인(203)이 형성된 반도체 기판(201) 상에 다이오드 구성 물질층(211)을 형성한다. 여기에서, 다이오드 구성 물질층(211)은 장벽 금속층(205), 실리콘층(207) 및 금속 실리사이드층(209)의 적층 구조일 수 있다. 아울러, 실리콘층(207)은 폴리실리콘을 이용하여 형성하거나, 비정질 실리콘층 증착한 후 불순물을 도핑함으로써 형성할 수 있다. 그리고, 금속 실리사이드층(209)은 코발트 실리사이드층, 티타늄 실리사이드층 등 계면 저항을 낮출 수 있는 모든 가능한 금속 물질과 실리콘층의 반응을 통해 형성할 수 있다.
다음, 도 13에 도시한 것과 같이 전체 구조 상에 제 1 층간 절연막(213)을 형성한다.
그리고, 마스크를 이용한 노광 및 식각 공정을 수행하여, 도 14에 도시한 것과 같이 제 1 층간 절연막(213)을 패터닝하여 하부전극 콘택홀을 형성한다. 이에 의해 다이오드 구성 물질층(211)의 상부가 노출되게 된다.
이후, 도 15에 도시한 것과 같이 하부전극 콘택홀 내에 하부전극 콘택(BEC)을 형성한다.
하부전극 콘택(BEC)은 다양한 방법으로 형성할 수 있다. 예를 들어, 제 1 층간 절연막(213)을 패터닝한 후 전체 구조 상에 제 1 도전층(215)을 형성하고 전면 식각하여 하부전극 콘택홀 저부에만 제 1 도전층(215)을 잔류시킨다. 이후, 전체 구조 상에 스페이서 절연막(217)을 형성한 다음 스페이서 식각하여 하부전극 콘택홀 내측벽에만 스페이서 절연막(217)을 잔류시킨다. 그리고, 전체 구조 상에 제 2 도전층(219) 및 매립 절연막(221)을 형성하고 제 1 층간 절연막(213) 상부가 노출되도록 평탄화한다.
하부전극 콘택(BEC)이 형성되면, 전체 구조 상에 상변화 물질층(223) 및 상부전극 물질층(225)을 순차적으로 형성한다(도 16 참조). 여기에서, 상변화 물질층(223)은 물리기상증착(PVD) 방식으로 형성할 수 있다.
그리고, 마스크를 이용한 노광 및 식각 공정을 수행한다. 이 때에는 도트(DOT) 타입 마스크를 사용하거나 라인 타입 마스크를 이용한 더블 패터닝 공정을 적용할 수 있으며, 하부전극 콘택이 형성된 부위가 노출되도록 마스크를 배치함은 물론이다. 그 결과, 도 17에 도시한 것과 같이, 쇼트키 장벽 다이오드(SBD), 하부전극 콘택(BEC), 상변화 물질 패턴(223A), 상부전극(225A)으로 이루어지는 단위 메모리 셀이 형성된다.
다음, 도 18에 도시한 것과 같이, 단위 메모리 셀의 외측벽에 인캡슐레이션층(227)을 형성하고, 상부전극(225A)과 전기적으로 접속되는 비트라인(231)을 형성한다. 미설명부호 229는 제 2 층간 절연막을 나타낸다.
이와 같이, 본 발명에서는 다이오드 구성 물질층(211)을 형성한 후 패터닝 공정을 수행하지 않고, 하부전극 콘택(BEC), 상변화 물질층(223) 상부전극 물질층(225)까지 형성한다. 그리고, 쇼트키 장벽 다이오드(SBD), 하부전극 콘택(BEC), 상변화 물질 패턴(223A), 상부전극(225A)을 동시에 패터닝한다.
따라서, 공정 과정이 단순화되어 비용 절감 효과를 기대할 수 있다.
또한, 도트 타입 마스크를 사용하거나 라인 타입 마스크를 이용한 더블 패터닝 공정을 수행하여 상변화 물질 패턴(223A)이 인접 셀과 완전히 분리되도록 함으로써 디스터번스 현상을 억제할 수 있다.
한편, 이상에서 설명한 상변화 메모리 소자 제조 공정에서, 하부전극 콘택 형성 및 비트라인 형성 공정 등은 필요에 따라 용이하게 변경할 수 있으며, 이하에서는 이에 대한 다른 예를 설명한다.
도 20 내지 도 26은 본 발명의 다른 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
먼저, 도 12 및 도 13을 참조하여 설명한 것과 같이, 다이오드 구성 물질층(211) 상에 제 1 층간 절연막(213)을 형성한다.
그리고, 도 20에 도시한 것과 같이 제 1 층간 절연막(213)을 패터닝하여 하부전극 콘택홀을 형성한 후, 전체 구조 상에 도전 물질층(301) 및 스페이서 절연막(303)을 형성한다.
이후, 도 21에 도시한 것과 같이, 스페이서 식각 공정으로 스페이서 절연막(303) 및 도전 물질층(301)을 선택적으로 제거한다. 이에 따라, 도전 물질층(301)은 하부전극 콘택홀의 내측벽 및 스페이서 절연막(303)의 하부에만 잔류하게 된다. 이러한 의미에서, 도 21에 도시한 하부전극 콘택(BEC)은 월(wall) 타입이라 칭할 수 있다.
그리고, 전체 구조 상에 매립 절연막(305)을 형성하고 제 1 층간 절연막(213) 상부가 노출되도록 평탄화한다.
도 22는 하부전극 콘택(BEC)이 형성된 전체 구조 상에 상변화 물질층(307), 상부전극 물질층(309) 및 반사 방지막(311)이 형성된 상태를 나타낸다. 여기에서, 상변화 물질층(307)은 물리기상증착(PVD) 방식으로 형성할 수 있다.
이러한 상태에서 제 1 방향, 예를 들어 워드라인(203)에 수직하는 방향으로 반사 방지막(311), 상부전극 물질층(309) 및 상변화 물질층(307)을 패터닝하고, 패터닝 구조물(307A, 309A, 311A) 외측벽에 인캡슐레이션층(313)을 형성한다(도 23 참조).
이어서, 제 2 방향, 예를 들어 워드라인(230) 방향으로 반사 방지막(311), 상부전극 물질층(309) 및 상변화 물질층(307)을 패터닝하고, 패터닝 구조물(307A, 309A, 311A) 외측벽에 인캡슐레이션층(미도시)을 형성하고, 도 24에 도시한 것과 같이 패터닝 구조물(307A, 309A, 311A)을 하드 마스크로 하여, 제 1 층간 절연막(213) 및 다이오드 구조 물질층(211)을 패터닝한다. 이 결과로, 쇼트키 장벽 다이오드(SBD), 하부전극(BEC), 상변화 물질 패턴(307A) 및 상부전극(309A)으로 이루어지는 단위 셀이 형성된다.
다음, 도 25 및 도 26에 도시한 것과 같이, 전체 구조 상에 제 2 층간 절연막(315)을 형성하고 상부전극(309A) 상부가 노출되도록 패터닝한다. 그리고, 상부전극(309A)과 전기적으로 접촉되는 비트라인(317)을 형성한다.
이상에서는 도 23 및 도 24의 패터닝 과정에서 더블 패터닝을 수행하는 것에 대해 설명하였으나 이에 한정되지 않으며 도트 타입 마스크를 이용하여 1회의 식각 공정으로 쇼트키 장벽 다이오드(SBD), 하부전극 콘택(BEC), 상변화 물질 패턴(307A) 및 상부전극(309A)으로 이루어지는 단위 셀을 동시 패터닝 공정으로 형성할 수 있음은 물론이다.
도 27은 도 17에 도시한 상변화 메모리 소자의 사시도로서, 예를 들어 도트 타입 마스크를 이용한 패터닝 결과를 나타낸다.
도트 타입의 마스크를 이용한 노광 공정시, I-line, KrF, ArF, ArFi, EUV 등의 파장을 사용할 수 있다. 또한, 도트 타입 마스크는 BIM(Binary Intensity Mask), EASPM(Embedded Attenuated Phase Shifted Mask), AAPSM(Alternating Aperture Phase Shift Mask), CPL(위상반전) 마스크 중 어느 하나를 이용할 수 있다.
도 27에 도시한 것과 같이, 상변화 물질 패턴(223A)이 워드라인을 공유하지 않는 인접 셀과도 완전히 분리되도록 형성된 것을 알 수 있다.
도 28은 도 24에 도시한 상변화 메모리 소자의 사시도로서, 예를 들어 더블 패터닝 공정을 통한 패터닝 결과를 나타낸다.
이 경우에도 워드라인 방향에 대한 1차 라인 패터닝 공정 및 비트라인 방향에 대한 2차 라인 패터닝 공정을 통해, 상변화 물질 패턴(307A)이 모든 인접 셀들과 완전히 분리되도록 형성되어 인접 셀의 열에 의한 영향으로부터 자유로우며, 결국 디스터번스 현상을 방지할 수 있는 이점을 얻을 수 있다.
더욱이 더블 패터닝 공정을 이용할 경우 셀 간 간격을 더욱 미세하게 할 수 있어 소자의 고집적화에도 유리하다.
어떠한 패터닝 공정을 적용하든지, 본 발명에서는 스위칭 소자(쇼트키 장벽 다이오드)와 상변화 물질 패턴, 상부 전극이 동시에 패터닝되며, 나아가 상변화 물질 패턴이 인접 셀과 완전 분리된 아일랜드(island) 타입으로 형성되어, 상변화 메모리 소자의 수율 및 동작 신뢰성이 향상되게 된다.
한편, 이상에서는 스위칭 소자로서 쇼트키 장벽 다이오드가 이용되는 경우를 예로 들어 설명하였다. 하지만, 본 발명은 이에 한정되지 않으며 워드라인 상에 실리콘층을 형성하고 지정된 깊이로 불순물을 주입하여 형성된 PN 접합 다이오드를 스위칭 소자로서 채택할 수 있음은 물론이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
201 : 반도체 기판
203 : 워드라인
211 : 다이오드 구조 물질층
213 : 제 1 층간 절연막
215, 219, 301 : 하부전극 콘택
217, 303 : 스페이서 절연막
221, 305 : 매립 절연막
223, 307 : 상변화 물질층
225, 309 : 상부전극 물질층
227, 313 : 인캡슐레이션층
229, 315 : 제 2 층간 절연막
231, 317 : 비트라인
311 : 반사 방지막
203 : 워드라인
211 : 다이오드 구조 물질층
213 : 제 1 층간 절연막
215, 219, 301 : 하부전극 콘택
217, 303 : 스페이서 절연막
221, 305 : 매립 절연막
223, 307 : 상변화 물질층
225, 309 : 상부전극 물질층
227, 313 : 인캡슐레이션층
229, 315 : 제 2 층간 절연막
231, 317 : 비트라인
311 : 반사 방지막
Claims (8)
- 워드라인이 형성된 반도체 기판이 제공되는 단계;
상기 반도체 기판의 전체 구조 상에 다이오드 구조 물질층을 형성하는 단계;
상기 다이오드 구조 물질층 상에 층간 절연막을 형성하고 패터닝하여 하부전극 콘택을 형성하는 단계;
상기 하부전극 콘택이 형성된 전체 구조 상에 상변화 물질층 및 상부전극 물질층을 순차적으로 형성하는 단계; 및
상기 상부전극 물질층, 상기 상변화 물질층, 상기 층간 절연막, 상기 다이오드 구조 물질층을 패터닝하여 단위 메모리 셀을 형성하는 단계;
를 포함하는 상변화 메모리 소자 제조 방법. - 제 1 항에 있어서,
상기 단위 메모리 셀을 형성하는 단계는, 도트 타입 마스크를 이용한 패터닝 공정으로 수행되는 상변화 메모리 소자 제조 방법. - 제 1 항에 있어서,
상기 단위 메모리 셀을 형성하는 단계는, 상기 워드라인 방향에 대한 1차 라인 패터닝 공정 및 상기 워드라인과 수직 방향에 대한 2차 라인 패터닝 공정을 포함하는 상변화 메모리 소자 제조 방법. - 제 3 항에 있어서,
상기 1차 라인 패터닝 공정은 상기 워드라인 방향으로 상기 상부전극 물질층 및 상기 상변화 물질층을 패터닝하는 단계를 포함하고,
상기 2차 라인 패터닝 공정은 상기 워드라인의 수직 방향으로 상기 상부전극 물질층 및 상기 상변화 물질층을 패터닝하는 단계; 및
상기 층간 절연막 및 상기 다이오드 구조 물질층을 패터닝하는 단계;
를 포함하는 상변화 메모리 소자 제조 방법. - 제 1 항에 있어서,
상기 다이오드 구조 물질층을 형성하는 단계는, 상기 워드라인 상에 장벽 금속층, 실리콘층 및 금속 실리사이드층을 순차적으로 형성하는 단계인 상변화 메모리 소자 제조 방법. - 제 1 항에 있어서,
상기 다이오드 구조 물질층을 형성하는 단계는, 상기 워드라인 상에 실리콘층을 형성하는 단계; 및
상기 실리콘층에 지정된 깊이로 불순물을 주입하는 단계;
를 포함하는 상변화 메모리 소자 제조 방법. - 제 1 항에 있어서,
상기 하부전극 콘택을 형성하는 단계는, 상기 층간 절연막을 패터닝하여 하부전극 콘택홀을 형성하는 단계;
상기 하부전극 콘택홀 저부에 제 1 도전 물질층을 형성하는 단계;
상기 하부전극 콘택홀 내측벽에 스페이서 절연막을 형성하는 단계;
전체 구조 상에 제 2 도전 물질층 및 매립 절연막을 순차적으로 형성하는 단계; 및
상기 층간 절연막이 노출되도록 평탄화하는 단계;
를 포함하는 상변화 메모리 소자 제조 방법. - 제 1 항에 있어서,
상기 하부전극 콘택을 형성하는 단계는, 상기 층간 절연막을 패터닝하여 하부전극 콘택홀을 형성하는 단계;
전체 구조 상에 도전 물질층 및 스페이서 절연막을 순차적으로 형성하는 단계;
스페이서 식각 공정을 수행하여 상기 하부전극 콘택홀의 내측벽 및 상기 스페이서 절연막 하부에 상기 하부전극 콘택을 형성하는 단계; 및
전체 구조 상에 매립 절연막을 형성하고 상기 층간 절연막 상부가 노출되도록 평탄화하는 단계;
를 포함하는 상변화 메모리 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110001755A KR101190693B1 (ko) | 2011-01-07 | 2011-01-07 | 상변화 메모리 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110001755A KR101190693B1 (ko) | 2011-01-07 | 2011-01-07 | 상변화 메모리 소자 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20120080354A true KR20120080354A (ko) | 2012-07-17 |
| KR101190693B1 KR101190693B1 (ko) | 2012-10-12 |
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ID=46712983
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| KR1020110001755A KR101190693B1 (ko) | 2011-01-07 | 2011-01-07 | 상변화 메모리 소자 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR101190693B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130139A (ja) * | 2007-11-22 | 2009-06-11 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
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2011
- 2011-01-07 KR KR1020110001755A patent/KR101190693B1/ko not_active IP Right Cessation
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| KR101190693B1 (ko) | 2012-10-12 |
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