KR20120074693A - 표시 장치 - Google Patents

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Abstract

본 발명은 데이터 전송 주파수를 감소시켜 EMI 노이즈 발생을 최소화할 수 있음과 아울러 고해상도를 구현할 수 있는 표시 장치를 제공하는 것이다.
본 발명에 따른 표시 장치는 표시 데이터를 이용하여 화상을 구현하는 표시 패널과; 표시 패널의 게이트 라인을 구동하는 게이트 드라이버와; 표시 패널의 데이터 라인을 구동하는 데이터 드라이버와; 게이트 드라이버 및 데이터 드라이버를 제어하며, 표시 데이터를 정렬하여 데이터 드라이버로 공급하는 타이밍 제어부와; 타이밍 제어부 내에서 표시 데이터 전송시 필요한 클럭 신호보다 낮은 주파수를 가지는 N(여기서, N은 1보다 큰 자연수)개의 저속 클럭 신호에 동기하여 표시 데이터를 전송하는 N개의 데이터 포트를 구비하는 것을 특징으로 한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 데이터 전송 주파수를 감소시켜 EMI 노이즈 발생을 최소화할 수 있음과 아울러 고해상도를 구현할 수 있는 표시 장치에 관한 것이다.
일반적으로, 액정표시장치(Liquid Crystal Display)는 액정을 이용하여 영상을 표시하는 평판표시장치의 하나로써, 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 구동전압 및 낮은 소비전력을 갖는 장점이 있어, 산업 전반에 걸쳐 광범위하게 사용되고 있다.
이러한 액정 표시 장치는 고품질 영상에 대한 사용자의 요구를 충족시키기 위하여 많은 양의 데이터를 고속으로 전송하여 고해상도 화상을 표시할 수 있어야 한다. 이로 인하여, 액정 표시 장치는 고속의 클럭을 사용하여 표시 데이터를 전송하므로 주파수가 높아지게 되어 전자기적 간섭(EMI)로 인한 노이즈가 발생하는 문제점이 있다. 특히, 데이터를 고속으로 전송하기 위해 모바일 제품용 프로세서 인터페이스(Mobile Industry Processor Interface; MIPI)를 사용하는 모바일용 액정 표시 장치에서 노이즈 문제가 심하게 발생된다.
또한, 모바일용 디스플레이에서의 WVGA(Wide Video Graphic Array)급의 고해상도를 60Hz로 구현하기 위해서 데이터 전송시 필요한 기준 클럭 신호는 25MHz(=480(가로 해상도)×864(세로 해상도)×60Hz(프레임 주파수))의 주파수를 가져야만 한다. 그러나, 모바일 제품용 프로세서 인터페이스로 데이터 전송하기 위한 클럭의 정격 범위는 13.3MHz~20MHz이므로 모바일 제품용 프로세서 인터페이스를 사용하는 모바일용 액정 표시 장치는 WVGA급의 고해상도를 구현할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 데이터 전송 주파수를 감소시켜 EMI 노이즈 발생을 최소화할 수 있음과 아울러 고해상도를 구현할 수 있는 표시 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 표시 장치는 표시 데이터를 이용하여 화상을 구현하는 표시 패널과; 표시 패널의 게이트 라인을 구동하는 게이트 드라이버와; 표시 패널의 데이터 라인을 구동하는 데이터 드라이버와; 게이트 드라이버 및 데이터 드라이버를 제어하며, 표시 데이터를 정렬하여 데이터 드라이버로 공급하는 타이밍 제어부와; 타이밍 제어부 내에서 표시 데이터 전송시 필요한 클럭 신호보다 낮은 주파수를 가지는 N(여기서, N은 1보다 큰 자연수)개의 저속 클럭 신호에 동기하여 표시 데이터를 전송하는 N개의 데이터 포트를 구비하는 것을 특징으로 한다.
구체적으로, 타이밍 제어부는 표시 데이터 전송시 필요한 클럭 신호의 1/2주파수를 가지는 제1 및 제2 저속 클럭 신호를 생성하는 클럭 변환부와; 표시 데이터를 제1 및 제2 표시 데이터로 분할하는 데이터 분할부와; 제1 및 제2 표시 데이터를 컬러 관리 데이터에 따라 변환시키는 색관리부와; 제1 및 제2 표시 데이터의 휘도 성분을 조정하며, 제1 및 제2 표시 데이터를 정렬하여 데이터 드라이버로 전송하는 평균 휘도 레벨/화소 처리 알고리즘부를 구비하는 것을 특징으로 한다.
한편, 데이터 분할부 및 색관리부 사이와, 색관리부 및 평균 휘도 레벨/화소 처리 알고리즘부 사이 각각에는 제1 및 제2 데이터 포트가 형성되며, 제1 데이터 포트는 제1 저속 클럭 신호에 동기하여 제1 표시 데이터를 전송하며, 제2 데이터 포트는 제2 저속 클럭 신호에 동기하여 제2 표시 데이터를 전송하는 것을 특징으로 한다.
여기서, 제1 저속 클럭 신호는 제2 저속 클럭 신호와 위상이 동일하거나 반대인 것을 특징으로 한다.
한편, 데이터 분할부는 표시 데이터를 제1 내지 제m/2번째 표시 데이터를 포함하는 제1 표시 데이터와, 제(m/2)+1 내지 제m번째 표시 데이터를 포함하는 제2 표시 데이터로 분할하거나, 표시 데이터를 홀수번째 표시 데이터를 포함하는 제1 표시 데이터와, 짝수번째 표시 데이터를 포함하는 제2 표시 데이터로 분할하는 것을 특징으로 한다.
본 발명은 표시 데이터를 N개로 분할하고, 분할된 표시 데이터에 대응하여 클럭 신호도 N개의 저속 클럭 신호로 분할되어 공급된다. 즉, 본 발명은 제1 저속 클럭 신호에 동기하여 제1 표시 데이터가 제1 데이터 포트를 통해 전송되고, 제2 저속 클럭 신호에 동기되어 제2 표시 데이터가 제2 데이터 포트를 통해 전송된다. 이에 따라, 표시 데이터 및 저속 클럭 신호의 전송 주파수가 감소되어 EMI 및 노이즈를 줄일 수 있음과 아울러 데이터를 고속으로 전송가능하므로 고해상도 구현이 가능해진다.
도 1은 본 발명에 따른 액정 표시 장치를 나타내는 블럭도이다.
도 2는 도 1에 도시된 타이밍 제어부를 상세히 나타내는 블록도이다.
도 3a 및 도 3b는 도 2에 도시된 제1 및 제2 데이터 포트를 통해 공급되는 제1 및 제2 표시 데이터의 제1 실시 예를 나타내는 파형도이다.
도 4a 및 도 4b는 도 2에 도시된 제1 및 제2 데이터 포트를 통해 공급되는 제1 및 제2 표시 데이터의 제1 실시 예를 나타내는 파형도이다.
도 5는 도 2에 도시된 APL/PPA부를 상세히 설명하기 위한 도면이다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명에 따른 모바일 제품용 프로세서 인터페이스(MIPI)를 사용하는 모바일용 액정 표시 장치를 나타내는 블럭도이다.
도 1에 도시된 액정 표시 장치는 화상을 표시하는 액정 패널(102)과, 액정 패널(102)을 구동하는 게이트 드라이버(108) 및 데이터 드라이버(106)와, 게이트 드라이버(108) 및 데이터 드라이버(106)를 제어하는 타이밍 제어부(104)를 구비한다.
액정 패널(102)은 액정셀(Clc) 매트릭스와, 게이트 라인(GL 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과 접속되어 액정셀(Clc) 각각을 구동하는 박막 트랜지스터(TFT)를 구비한다. 액정 패널(102)의 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트 온 전압에 의해 턴-온되어 데이터 라인(DL)의 데이터 신호가 액정셀(Clc)에 공급되어 액정셀(Clc)은 공통 전압(Vcom)과 데이터 신호와의 차만큼의 전압이 인가되고, 게이트 오프 전압에 의해 턴-오프되어 액정셀(Clc)에 인가된 전압이 유지되게 한다. 액정셀(Clc)은 인가된 전압에 따라 액정을 구동하여 광투과율을 조절함으로써 액정 패널(102)은 화상을 표시하게 된다.
게이트 드라이버(108)는 타이밍 제어부(104)로부터의 게이트 제어 신호(GCS)에 응답하여 게이트 온 전압을 게이트 라인(GL)에 순차적으로 공급하고, 그 외의 기간에는 게이트 오프 전압을 게이트 라인(GL)에 공급한다.
데이터 드라이버(106)는 타이밍 제어부(104)로부터의 데이터 제어 신호(DCS) 및 감마 전압을 이용하여 디지털 데이터 신호를 아날로그 전압으로 변환하고, 변화된 아날로그 전압을 데이터 라인(DL)에 공급한다.
타이밍 제어부(104)는 호스트(도시하지 않음)를 통해 입력된 다수의 동기 신호를 이용하여 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성하고 게이트 드라이버(108)와 데이터 드라이버(106)로 공급한다. 그리고, 타이밍 제어부(104)는 호스트로부터 입력된 표시 데이터를 정렬하여 데이터 드라이버(106)로 공급한다.
이러한 타이밍 제어부(104)는 도 2에 도시된 바와 같이 제1 내지 제3 인터페이스부(112,114,126)와, 제1 및 제2 데이터 처리부(120,130)와, 제어 신호 발생부(118) 및 클럭 변환부(116)를 구비한다.
클럭 변환부(116)는 데이터 전송시 필요한 기준 클럭 신호(CLK)을 이용하여 그 클럭 신호(CLK)보다 속도가 낮은 제1 및 제2 저속 클럭 신호(LCLK1,LCLK2)를 생성한다. 예를 들어, 모바일용 디스플레이에서의 WVGA(Wide Video Graphic Array)급의 고해상도를 60Hz로 구현하기 위해서 데이터 전송시 필요한 기준 클럭 신호(CLK)는 25MHz의 주파수를 가지므로, 제1 및 제2 저속 클럭 신호(LCLK1,LCLK2)는 12.5MHz의 주파수를 가진다.
이러한 클럭 변환부(116)는 제1 및 제2 저속 클럭 신호(LCLK1,LCLK2)를 생성하기 위하여 위상 동기 루프(Phase Locked Loop; PLL) 회로로 이루어진다. 위상 동기 루프 회로는 입력되는 신호의 위상을 동기시켜 일정한 클럭 주파수를 발생하며, 위상 비교기(Phase Detector), 저역 통과 필터(Low Pass Filter), 오류 증폭기(Amplifier), 그리고 전압 제어 발진기(Voltage Controlled Oscillator)등을 포함한다. 위상 동기 루프 회로는 입력 신호와 출력 신호의 위상차를 검출하고, 검출된 위상차 신호의 고주파 성분을 필터링하여 위상차에 해당하는 직류 전압을 구하고, 이 직류 전압을 전압 제어 발진기의 입력에 인가하여 전압 제어 발진기의 출력 주파수를 위상이 어긋난 만큼 자동으로 조정한다.
이와 같이 위상 동기 루프 회로는 클럭의 주파수를 정확하게 가변하는 역할을 하므로, 위상 동기 루프 회로로 이루어진 클럭 변환부(116)는 기준 클럭 신호(CLK)의 주파수의 1/2배에 해당하는 주파수를 가지는 제1 및 제2 저속 클럭 신호(LCLK1,LCLK2)를 생성할 수 있다.
제1 인터페이스부(112)는 디스플레이 픽셀 인터페이스(Display Pixel interface;DPI)로서, 호스트로부터 병렬 데이터 비트(DB), 데이터 인에이블(DE), 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 도트 클럭 신호(DCLK) 등과 같은 표시 데이터를 표시하는데 이용되는 타이밍 동기 신호를 포함하는 커맨드 데이터를 공급받는다.
이러한 제1 인터페이스부(112)에 공급된 커맨드 데이터들은 데이터 전송시 필요한 기준 클럭 신호(CLK)보다 낮고 제1 및 제2 저속 클럭 신호(LCLK1,LCLK2)보다 높은 주파수를 가지는 고속 클럭 신호(HCLK)에 동기하여 하나의 포트를 통해 색관리부(122)에 공급된다. 예를 들어, 고속 클럭 신호(HCLK)는 타이밍 제어부(104)를 저소비전력 모드로 구현하기 위해 17MHz의 주파수를 가진다.
제2 인터페이스부(114)는 디스플레이 버스 인터페이스(Display Bus interface;DPI)로서, 호스트로부터 병렬 데이터 비트(DB), 칩 선택(Chip Select bar) 신호, 레지스터 선택(Register Select) 신호, 리드(RD) 신호, 라이트(WR) 신호 등과 같은 표시 데이터를 표시하는 방식에 관한 동기 신호를 포함하는 커맨드 데이터를 공급받는다. 그리고, 그 커맨드 데이터를 프레임 메모리(132)에 송신하고, 프레임 메모리(132)로부터 전송 상태나 커맨드 데이터 정보를 다시 수신한다. 이러한 제2 인터페이스부(114)에 공급된 커맨드 데이터들은 고속 클럭 신호(HCLK)에 동기하여 하나의 포트를 통해 제1 데이터 처리부(130)의 프레임 메모리(132)에 공급된다.
제3 인터페이스부(126)는 디스플레이 시리얼 인터페이스(Data Serial Interface)로서, 호스트로부터 표시 데이터를 직렬방식으로 공급받아 프레임 메모리(132)에 송신하고, 프레임 메모리(132)로부터 전송 상태나 표시 데이터 정보를 다시 수신한다.
제1 데이터 처리부(130)는 제3 인터페이스부(126)로부터의 표시 데이터를 저장한 후, 제1 및 제2 표시 데이터로 분할하여 제2 데이터 처리부(120)로 공급한다. 이러한 제1 데이터 처리부(130)는 프레임 메모리(132) 및 데이터 분할부(134)를 구비한다.
프레임 메모리(132)는 제3 인터페이스부(126)로부터의 표시 데이터를 프레임 단위로 버퍼링하여 데이터 분할부(134)로 공급한다.
데이터 분할부(134)는 도 3a 또는 도 3b에 도시된 바와 같이 프레임 메모리(132)부터의 표시 데이터를 제1 및 제2 표시 데이터로 분할하여 제2 데이터 처리부(120)로 공급한다.
구체적으로, 데이터 분할부(134)는 m개의 표시 데이터를 제1 내지 제m/2번째 표시 데이터를 포함하는 제1 표시 데이터와, 제(m/2)+1 내지 제m번째 표시 데이터를 포함하는 제2 표시 데이터로 정렬한다. 그런 다음, 제1 표시 데이터는 도 3a 및 도 3b에 도시된 바와 같이 클럭 변환부(116)로부터의 제1 저속 클럭 신호(LCLK1)의 라이징 에지에 동기하여 제1 데이터 포트(DPT1)를 통해 제2 데이터 처리부(120)에 전송된다. 그리고, 제2 표시 데이터는 제2 저속 클럭 신호(LCLK2)의 라이징 에지에 동기하여 제2 데이터 포트(DPT2)를 통해 제2 데이터 처리부(120)에 전송된다. 이 때, 제2 저속 클럭 신호(LCLK2)는 도 3a에 도시된 바와 같이 제1 저속 클럭 신호(LCLK1)와 위상이 동일하거나 도 3b에 도시된 바와 같이 제1 저속 클럭 신호(LCLK1)와 위상이 반대이다.
한편, 데이터 분할부(134)는 표시 데이터를 제1 내지 제m/2번째 표시 데이터를 포함하는 제1 표시 데이터와, 제(m+1)/2 내지 제m 번째 표시 데이터를 포함하는 제2 표시 데이터로 분할하는 것을 예로 들어 앞서 설명하였다. 그러나, 이외에도 데이터 분할부(134)는 도 4a 및 도 4에 도시된 바와 같이 홀수번째 표시 데이터를 포함하는 제1 표시 데이터와, 짝수번재 표시 데이터를 포함하는 제2 표시 데이터로 분할할 수도 있다.
제2 데이터 처리부(120)는 제1 인터페이스부(112)로부터 커맨드 데이터를 수신하며, 데이터 분할부(134)로부터의 제1 및 제2 표시 데이터를 제1 및 제2 데이터 버스(DPT1,DPT2)를 통해 수신하여 데이터 드라이버(106)에 적합하게 정렬하여 데이터 드라이버(106)로 공급한다. 이러한 제2 데이터 처리부(120)는 색관리부(122)와, 평균 휘도 레벨(Average Picture Level; APL)/화소 처리 알고리즘(Pixel Processing Algorthim; PPA)부(124)로 이루어진다.
색관리부(122)는 액정 표시 패널(102)을 통해 구현되는 제1 및 제2 표시 데이터의 색과 스캐너 또는 인쇄기와 같은 출력 장치를 통해 구현되는 색의 불일치를 색영역 맵핑을 통해 제거하여 정확한 등색(等色)을 구현하도록 한다. 즉, 색관리부(122)는 제1 및 제2 데이터 버스(DPT1,DPT2)를 통해 입력된 제1 및 제2 표시 데이터를 커맨드 데이터에 포함된 컬러 관리 데이터를 기초로 변환한다. 변환된 제1 및 제2 표시 데이터는 제1 및 제2 데이터 버스(DPT1,DPT2)를 통해 APL/PPA부(124)로 전송된다.
구체적으로, 제1 표시 데이터는 도 3a 및 도 3b에 도시된 바와 같이 제1 저속 클럭 신호(LCLK1)의 라이징 에지에 동기하여 제1 데이터 포트(DPT1)를 통해 APL/PPA부(124)에 전송된다. 그리고, 제2 표시 데이터는 제2 저속 클럭 신호(LCLK2)의 라이징 에지에 동기하여 제2 데이터 포트(DPT2)를 통해 APL/PPA부(124)에 전송된다. 이 때, 제2 저속 클럭 신호(LCLK2)는 도 3a에 도시된 바와 같이 제1 저속 클럭 신호(LCLK1)와 위상이 동일하거나 도 3b에 도시된 바와 같이 제1 저속 클럭 신호(LCLK1)와 위상이 반대이다.
APL/PPA부(124)는 도 5에 도시된 바와 같이 적색, 녹색 및 청색 데이터(R1,G1,B1)를 포함하는 제1 표시 데이터들 및 적색, 녹색 및 청색 데이터(R2,G2,B2)를 포함하는 제2 표시 데이터들 중 적색 및 청색 데이터(R1,R2,B1,B2) 각각의 평균 휘도값을 추출하여 APL를 산출한다. 산출된 APL을 기초로 하여 적색 및 청색 데이터(R1,R2,G1,G2)를 변조한다. 변조된 적색 및 청색 데이터(R',B')와 제1 및 제2 표시 데이터 각각의 녹색 데이터(G1,G2)는 혼합된 후 재정렬되어 데이터 드라이버(106)로 전송된다.
제어 신호 발생부(118)는 커맨드 데이터로부터의 동기 신호들(DE, Hsync,Vsync, DCLK)을 이용하여 데이터 제어 신호(DCS) 및 게이트 제어 신호(GCS)를 생성하여 데이터 드라이버(106)와 게이트 드라이버(108)로 각각 공급한다.
이와 같이, 본 발명은 데이터 분할부(134) 및 색관리부(122) 사이와, 색관리부(122) 및 APL/PPA부(124) 사이 각각에서 제1 저속 클럭 신호(LCLK1)에 동기하여 제1 표시 데이터가 제1 데이터 포트(DPT1)를 통해 전송되고, 제2 저속 클럭 신호(LCKL2)에 동기되어 제2 표시 데이터가 제2 데이터 포트(DPT2)를 통해 전송된다. 이에 따라, 표시 데이터 및 저속 클럭 신호의 전송 주파수가 감소되어 EMI 및 노이즈를 줄일 수 있음과 아울러 데이터를 고속으로 전송가능하므로 고해상도 구현이 가능해진다.
한편, 본 발명은 타이밍 제어부(104) 및 데이터 드라이버(106)를 원-칩(One Chip)으로 구현할 수도 있다. 또한, 본 발명은 액정 표시 장치를 예로 들어 설명하였지만 이외에도 유기 전계 발광 표시 장치, 플라즈마 표시 장치 또는 전기 영동 표시 장치에도 적용가능하다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
102 : 액정 패널 104 : 타이밍 제어부
106 : 데이터 드라이버 108 : 게이트 드라이버
110 : 액정 패널 112,114,126 : 인터페이스부
116 : 클럭 변환부 118 : 제어 신호 발생부
120,130 : 데이터 처리부 122 : 색관리부
124 : APL/PPA부 132 : 프레임 메모리
134 : 데이터 분할부

Claims (7)

  1. 화상을 구현하는 표시 패널과;
    상기 표시 패널의 게이트 라인을 구동하는 게이트 드라이버와;
    상기 표시 패널의 데이터 라인을 구동하는 데이터 드라이버와;
    상기 게이트 드라이버 및 데이터 드라이버를 제어하며, 표시 데이터를 정렬하여 상기 데이터 드라이버로 공급하는 타이밍 제어부와;
    상기 타이밍 제어부 내에서 상기 표시 데이터 전송시 필요한 클럭 신호보다 낮은 주파수를 가지는 N(여기서, N은 1보다 큰 자연수)개의 저속 클럭 신호에 동기하여 상기 표시 데이터를 전송하는 N개의 데이터 포트를 구비하는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 제어부는
    상기 표시 데이터 전송시 필요한 클럭 신호의 1/2주파수를 가지는 상기 제1 및 제2 저속 클럭 신호를 생성하는 클럭 변환부와;
    상기 표시 데이터를 제1 및 제2 표시 데이터로 분할하는 데이터 분할부와;
    상기 제1 및 제2 표시 데이터를 컬러 관리 데이터에 따라 변환시키는 색관리부와;
    상기 제1 및 제2 표시 데이터의 휘도 성분을 조정하며, 제1 및 제2 표시 데이터를 정렬하여 데이터 드라이버로 전송하는 평균 휘도 레벨/화소 처리 알고리즘부를 구비하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 데이터 분할부 및 상기 색관리부 사이와, 상기 색관리부 및 평균 휘도 레벨/화소 처리 알고리즘부 사이 각각에는 제1 및 제2 데이터 포트가 형성되며,
    상기 제1 데이터 포트는 상기 제1 저속 클럭 신호에 동기하여 상기 제1 표시 데이터를 전송하며,
    상기 제2 데이터 포트는 상기 제2 저속 클럭 신호에 동기하여 상기 제2 표시 데이터를 전송하는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 저속 클럭 신호는 상기 제2 저속 클럭 신호와 위상이 동일한 것을 특징으로 하는 표시 장치.
  5. 제 3 항에 있어서,
    상기 제1 저속 클럭 신호는 상기 제2 저속 클럭 신호와 위상이 반대인 것을 특징으로 하는 표시 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 데이터 분할부는 상기 표시 데이터를 제1 내지 제m/2번째 표시 데이터를 포함하는 상기 제1 표시 데이터와, 제(m/2)+1 내지 제m번째 표시 데이터를 포함하는 상기 제2 표시 데이터로 분할하는 것을 특징으로 하는 표시 장치.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 데이터 분할부는 상기 표시 데이터를 홀수번째 표시 데이터를 포함하는 상기 제1 표시 데이터와, 짝수번째 표시 데이터를 포함하는 상기 제2 표시 데이터로 분할하는 것을 특징으로 하는 표시 장치.
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