KR20120070987A - 발광소자 및 발광소자 제조방법 - Google Patents
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Abstract
본 발명의 실시예는 발광소자 및 발광소자 제조방법에 관한 것이다. 실시예의 발광소자는, 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 상에 형성되고 상기 제1 도전형 반도체층과 접하는 제1 전극층; 상기 발광 구조물의 아래에 형성되고 상기 제2 도전형 반도체층과 접하는 제2 전극층; 및 상기 발광구조물의 측면과 일부 영역이 접하고, 상기 제1 도전형 반도체층과 수직방향으로 적어도 일부 영역이 중첩되도록 형성되는 제1 보호층; 을 포함한다.
실시예에 따르면, 생산성을 향상시킬 수 있는 발광소자 및 발광소자 제조방법을 제공한다.
실시예에 따르면, 생산성을 향상시킬 수 있는 발광소자 및 발광소자 제조방법을 제공한다.
Description
본 발명의 실시예는 발광소자 및 발광소자 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
실시예는 생산성을 향상시킬 수 있는 발광소자 및 발광소자 제조방법을 제공한다.
실시예의 발광소자는, 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 상에 형성되고 상기 제1 도전형 반도체층과 접하는 제1 전극층; 상기 발광 구조물의 아래에 형성되고 상기 제2 도전형 반도체층과 접하는 제2 전극층; 및 상기 발광구조물의 측면과 일부 영역이 접하고, 상기 제1 도전형 반도체층과 수직방향으로 적어도 일부 영역이 중첩되도록 형성되는 제1 보호층; 을 포함한다.
또한, 상기 제1 보호층은 상기 제2 전극층과 적어도 일부 영역이 수직적으로 중첩되도록 형성된다.
또한, 상기 제1 보호층 및 상기 제1 도전형 반도체층의 측면을 덮는 제2 보호층; 을 더 포함한다.
또한, 상기 제2 보호층은 상기 제1 도전형 반도체층의 상면 일부를 덮는다.
또한, 상기 제1 도전형 반도체층의 상면에는 러프니스가 형성된다.
또한, 상기 제1 보호층은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 어느 하나를 포함하여 형성된다.
다른 실시예의 발광소자는, 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 아래에 형성되고 상기 제2 도전형 반도체층과 접하는 제2 전극층; 상기 제2 전극층, 상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접하는 상기 제2 전극층 아래의 제1 전극층; 상기 제1 전극층과 상기 제2 전극층 사이의 절연층; 상기 발광구조물의 측면과 일부 영역이 접하고, 상기 제1 도전형 반도체층과 수직방향으로 적어도 일부 영역이 중첩되도록 형성되는 제1 보호층; 을 포함한다.
실시예의 발광소자 제조 방법은, 성장기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계; 상기 활성층이 노출되도록 상기 제2 도전형 반도체층 및 상기 활성층을 제거하여 이격된 복수의 채널을 형성하는 단계; 상기 노출된 활성층을 덮는 보호층을 형성하는 단계; 상기 제2 도전형 반도체층 상에 제2 전극층을 형성하는 단계; 상기 제2 전극층, 상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접촉되는 제1 전극층을 형성하는 단계; 상기 제2 전극층 상에 지지기판을 형성하는 단계; 상기 성장기판을 상기 발광구조물로부터 분리하는 단계; 상기 활성층이 노출되지 않도록 상기 발광구조물을 단위 칩 영역에 따라 분리하여 상기 제2 전극층이 부분적으로 노출되도록 하는 아이솔레이션 에칭을 수행하는 단계; 를 포함한다.
또한, 상기 아이솔레이션 에칭을 수행한 후, 상기 제1 보호층 및 상기 제1 도전형 반도체층의 측면을 덮는 제2 보호층을 형성하는 단계; 를 더 포함한다.
다른 실시예의 발광소자 제조 방법은, 성장기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계; 상기 활성층이 노출되도록 상기 제2 도전형 반도체층 및 상기 활성층을 제거하여 이격된 복수의 채널을 형성하는 단계; 상기 노출된 활성층을 덮는 제1 보호층을 형성하는 단계; 상기 제2 도전형 반도체층 상에 제2 전극층을 형성하는 단계; 상기 제2 전극층 상에 지지기판을 형성하는 단계; 상기 성장기판을 상기 발광구조물로부터 분리하는 단계; 상기 활성층이 노출되지 않도록 상기 발광구조물을 단위 칩 영역에 따라 분리하여 상기 제2 전극층이 부분적으로 노출되도록 하는 아이솔레이션 에칭을 수행하는 단계; 상기 제1 도전형 반도체층 상에 제1 전극층을 형성하는 단계; 를 포함한다.
실시예에 따르면, 생산성을 향상시킬 수 있는 발광소자 및 발광소자 제조방법을 제공한다.
도 1은 실시예에 따른 발광소자를 나타내는 단면도이다.
도 2a 내지 도 2l은 실시예에 따른 도 1의 발광소자의 제조방법을 나타낸다.
도 3은 다른 실시예에 따른 발광소자를 나타내는 단면도이다.
도 4a 내지 도 4j는 실시예에 따른 도 3의 발광소자의 제조방법을 나타낸다.
도 5는 실시예에 따른 발광소자 패키지를 나타낸다.
도 6은 발광모듈을 갖는 조명장치의 일 실시예를 도시하는 도면이다.
도 2a 내지 도 2l은 실시예에 따른 도 1의 발광소자의 제조방법을 나타낸다.
도 3은 다른 실시예에 따른 발광소자를 나타내는 단면도이다.
도 4a 내지 도 4j는 실시예에 따른 도 3의 발광소자의 제조방법을 나타낸다.
도 5는 실시예에 따른 발광소자 패키지를 나타낸다.
도 6은 발광모듈을 갖는 조명장치의 일 실시예를 도시하는 도면이다.
본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
상기의 실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
제1
실시예
도 1은 실시예에 따른 발광소자를 나타내는 단면도이다.
발광소자(100)는 지지 기판(101), 제2 전극층(110), 제1 전극층(150), 발광 구조물(130), 제1 보호층(120), 제2 보호층(160)을 포함한다.
발광소자(100)는 복수의 화합물 반도체층, 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
지지 기판(101)은 전도성 기판 또는 절연 기판일 수 있으며, 발광 구조물(130)을 지지한다. 예를 들어, 지지 기판(101)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, ZnO, SiC), 및 전도성 시트 중 적어도 하나를 포함할 수 있다.
제2 전극층(110)은 지지 기판(101) 상에 형성된다. 제2 전극층(110)은 오믹층/반사층/본딩층의 구조이거나, 반사층(오믹 포함)/본딩층의 구조로 적층될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 제2 전극층(120)은 본딩층(115) 상에 반사층(112) 및 오믹층(114)이 순차로 적층된 형태일 수 있다.
반사층(112)은 오믹층(114)의 아래에 접촉되며, 반사율이 50% 이상의 반사물질로 형성될 수 있다. 반사층(112)은 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성되거나, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있다. 예컨대, 반사층(112)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 반사층(112)을 발광 구조물과 오믹 접촉하는 물질로 형성할 경우, 오믹층(114)은 별도로 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
오믹층(114)은 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다. 오믹층(114)은 제2 도전형 반도체층(132)에 캐리어의 주입을 원활히 하기 위한 것으로, 반드시 형성되어야 하는 것은 아니다.
지지 기판(101)과 제2 전극층(110) 사이에는 본딩층(115)이 형성된다. 본딩층(115)은 베리어 금속 또는 본딩 금속 등을 포함하여 형성될 수 있으며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 본딩층(115)은 제2 전극층(110)이 지지 기판(101)에 강하게 접합될 수 있게 하는 것으로, 생략될 수 있다.
발광 구조물(130)은 제2 전극층(110) 상에 형성된다. 발광 구조물(130)은 제2 도전형 반도체층(132), 활성층(134) 및 제1 도전형 반도체층(136)이 순차로 적층된 형태일 수 있다.
제2 도전형 반도체층(132)은 오믹층(114)의 상부 면과 오믹 접촉하도록 오믹층(114) 상에 형성될 수 있다. 제2 도전형 반도체층(132)은 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 제2 도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트일 수 있다. 제2 도전형 반도체층(132)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
활성층(134)은 제2 도전형 반도체층(132) 상에 형성되며, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(134)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(134)과 제1 도전형 반도체층(136) 사이 또는 활성층(134)과 제2 도전형 반도체층(132) 사이에는 도전형 클래드층이 형성될 수도 있으며, 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
제1 도전형 반도체층(136)은 활성층(134) 상에 형성되며, 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(136)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(136)의 상면에는 광 추출 효율을 증가시키기 위해 러프니스(roughness, 140)가 형성될 수 있다.
제1 도전형 반도체층(136)의 상면에는 제1 전극층(150)이 형성된다. 제1 전극층(150)은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 제1 전극층(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.
발광 구조물(130)의 양 측부에는 제1 보호층(120)이 형성된다. 제1 보호층(120)은 발광 구조물(130)을 전기적으로 보호하기 위해 제2 도전형 반도체층(132) 및 활성층(134)의 측면을 덮고, 제1 도전형 반도체층(136)과 수직방향으로 일부 영역이 중첩되면서 제1 도전형 반도체층(136)의 측면라인보다는 돌출되지 않도록 형성된다. 제1 보호층(120)은 제1 도전형 반도체층(136)의 측면 일부를 덮을 수 있다. 제1 보호층(120)은 제2 전극층(110)과 적어도 일부 영역이 수직적으로 중첩되도록 형성된다. 제1 보호층(120)은 절연 물질 또는 전기 전도도가 매우 낮은 물질로 형성될 수 있으며, 예를 들어 제1 보호층(120)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 특히, 발광소자를 단위 칩으로 분리할 때, 활성층(134)이 금속 물질에 의해 오염되지 않도록 한다.
제1 보호층(120) 및 제1 도전형 반도체층(136)의 측면에는 제2 보호층(160)이 형성된다. 제2 보호층(160)은 제1 도전형 반도체층(136)의 상면에도 형성될 수 있으나, 이에 대해 한정하지는 않는다. 제2 보호층(160)은 발광 구조물(130)을 전기적으로 보호하기 위해 절연 물질로 형성된다. 제2 보호층(120)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
도 2a 내지 도 2l은 실시예에 따른 도 1의 발광소자의 제조방법을 나타낸다.
도 2a를 참조하면, 성장 기판(180) 상에 발광 구조물(130)을 성장시킨다. 성장 기판(180)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(130)은 성장 기판(180) 상에 제1 도전형 반도체층(136), 활성층(134) 및 제2 도전형 반도체층(132)을 순차적으로 성장시킴으로써 형성될 수 있다.
발광 구조물(130)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(130)과 성장 기판(180) 사이에는 격자 상수 차이를 완화하기 위해 버퍼층(미도시) 및/또는 언도프트 질화물층(미도시)을 형성할 수도 있다.
다음으로, 도 2b를 참조하면, 단위 칩 영역을 기준으로 활성층(134)의 측면이 노출되도록 제2 도전형 반도체층(132) 및 활성층(134)을 제거하여 복수의 이격된 채널(C)을 형성한다. 이때, 제1 도전형 반도체층(136)도 일부 제거될 수 있다.
다음으로, 도 2c를 참조하면, 제거된 부분 위에 제1 보호층(120)을 형성한다.
다음으로, 도 2d를 참조하면, 채널(C) 부분의 제1 보호층(120)은 남기고, 제2 도전형 반도체층(132) 상의 제1 보호층(120)을 제거한다.
다음으로, 도 2e를 참조하면, 제2 도전형 반도체층(132) 및 제1 보호층(120) 위에 제2 전극층(110)을 구성하는 오믹층(114)과 반사층(112)을 차례로 형성한다. 이때, 오믹층(114)과 반사층(112)은 채널(C) 부분을 포함하여 형성되지만, 채널(C) 부분에는 오믹층(114)과 반사층(112)이 형성되지 않아도 무방하다.
다음으로, 도 2f를 참조하면, 반사층(112) 위에 본딩층(115)을 형성하고, 본딩층(115) 위에 지지 기판(101)을 형성한다. 지지 기판(101)은 본딩 방식, 도금 방식 또는 증착 방식으로 형성할 수 있다. 본딩층(115) 없이 반사층(112) 위에 바로 지지 기판(101)이 형성될 수도 있다.
다음으로, 도 2g를 참조하면, 레이저 리프트 오프(Laser Lift Off) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법을 이용하여 성장 기판(180)을 발광 구조물(130)로부터 제거한다.
다음으로, 도 2h를 참조하면, 성장 기판(180)이 제거된 구조물을 뒤집는다.
다음으로, 도 2i를 참조하면, 발광 구조물(130)을 단위 칩 영역에 따라 분리하여 제2 전극층(114)이 부분적으로 노출되게 하는 아이솔레이션(isolation) 에칭을 실시한다. 이때, 아이솔레이션 에칭은 활성층(134)이 노출되지 않고 제1 보호층(120)에 의해 충분히 보호될 수 있도록 활성층(134)에서 일정한 이격거리를 두고 실시한다. 제1 보호층(120)은 아이솔레이션 에칭 과정에서 활성층(134)이 제2 전극층(114)에 포함된 금속 물질에 의해 오염되는 것을 방지한다. 예를 들어, 아이솔레이션 에칭은 ICP(Inductively Coupled Plasma)와 같은 건식 식각 방법에 의해 실시될 수 있다.
제1 보호층(120)은 아이솔레이션 에칭시에 활성층(134)에 제2 전극층(114)에 포함된 금속물질이 부착되는 것을 방지하는 역할을 한다. 제1 보호층(120)이 형성되지 않은 경우, 아이솔레이션 에칭 과정에서 제2 전극층(110)의 금속 물질이 활성층(134)에 부착되면, 제2 전극층(110)과 제1 전극층(150)(도 2j 참조)이 쇼트되는 결과를 초래할 수 있다. 아이솔레이션 에칭 과정에서 활성층(134)이 금속물질로 오염되면 발광소자를 폐기해야 하므로, 이는 생산성 저하의 원인이 된다. 본 실시예에서는 아이솔레이션 에칭 과정에서 활성층(134)이 금속물질로 오염될 위험을 근본적으로 방지하여 생산성을 향상시킬 수 있다.
다음으로, 도 2j를 참조하면, 제1 도전형 반도체층(136) 상면에 러프니스(140)를 형성한다. 그리고, 제1 도전형 반도체층(136) 상면에 제1 전극층(150)을 형성한다.
다음으로, 도 2k를 참조하면, 발광 구조물(130)의 측면, 즉 제1 도전형 반도체층(136) 및 제1 보호층(120)의 측면을 덮는 제2 보호층(160)을 형성한다. 제2 보호층(160)은 제1 도전형 반도체층(136)의 상면을 덮을 수 있다.
다음으로, 도 2l을 참조하면, 칩 절단 공정을 통해 구조물을 단위 칩 형태로 절단한다. 칩 절단 공정은 예를 들어, 블레이드(blade)를 이용해 물리적인 힘을 가하여 분리시키는 브레이킹 공정, 칩 경계에 레이저를 조사하여 칩을 분리시키는 레이저 스크라이빙 공정, 습식 식각 또는 건식 식각을 포함하는 식각 공정 등을 포함할 수 있으나, 이에 대해 한정하지는 않는다.
상기 발광소자의 제조방법의 실시예에서, 각각의 공정의 순서는 제한되지 않으며, 각각의 공정 사이에 다른 공정이 추가되거나 일부 공정이 생략될 수도 있다.
제2
실시예
도 3은 다른 실시예에 따른 발광소자를 나타내는 단면도이다.
발광소자(200)는 지지 기판(201), 제1 전극층(210), 제2 전극층(220), 발광 구조물(230), 절연층(240), 제1 보호층(260), 제2 보호층(270)을 포함한다.
지지 기판(201), 발광 구조물(230)은 도 1에 도시된 지지 기판(101), 발광 구조물(130)과 대체로 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.
제1 전극층(210)은 지지 기판(201) 상에 형성된다. 예컨대, 제1 전극층(210)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다. 또한, 제1 전극층(210)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다. 예컨대, 제1 전극층(210)은 상기 금속과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 제1 전극층(210)이 오믹 역할을 수행할 경우, 오믹층은 형성하지 않을 수 있다.
제2 전극층(220)은 제1 전극층(210) 상에 형성되며, 절연층(240)은 제2 전극층(220)과 제1 전극층(210) 사이에 형성되어 제1 전극층(210)과 제2 전극층(220)을 전기적으로 절연시킨다.
제2 전극층(220)은 오믹층/반사층/본딩층의 구조이거나, 반사층(오믹 포함)/본딩층의 구조로 적층될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 제2 전극층(220)은 절연층(240) 상에 반사층(222) 및 오믹층(224)이 순차로 적층된 형태일 수 있다. 반사층(222) 및 오믹층(224)은 도 1에 도시된 반사층(112) 및 오믹층(114)과 대체로 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.
발광 구조물(230)은 제2 전극층(220) 상에 형성된다. 발광 구조물(230)은 제2 도전형 반도체층(232), 활성층(234) 및 제1 도전형 반도체층(236)이 순차로 적층된 형태일 수 있다. 제1 도전형 반도체층(236)의 상면에는 광 추출 효율을 향상시키기 위해 러프니스(roughness, 250)가 형성될 수 있다.
제1 전극층(210)은 제2 전극층(220), 제2 도전형 반도체층(232) 및 활성층(234)을 관통하여 제1 도전형 반도체층(236)과 접촉한다. 즉, 제1 전극층(210)은 지지 기판(201)과 접하는 하부 전극층과, 하부 전극층으로부터 분기하여 제1 도전형 반도체층(236)에 전기적으로 접촉하는 적어도 하나의 접촉 전극(211)을 갖는다.
제1 전극층(210)의 접촉 전극(211)은 제1 도전형 반도체층(236)에 전류 공급을 원활하게 수행할 수 있도록 복수 개가 서로 이격되어 형성될 수 있다. 접촉 전극(211)은 방사형 패턴, 십자형 패턴, 라인형 패턴, 곡선형 패턴, 루프 패턴, 고리 패턴, 및 링 패턴 중 적어도 하나의 패턴일 수 있으나, 이에 한정되는 것은 아니다.
절연층(240)은 제1 전극층(210)과 제2 전극층(220) 사이에 위치하여, 제1 전극층(210)과 제2 전극층(220)을 전기적으로 절연시킨다. 도시된 상태에서, 절연층(240)은 제1 전극층(210)과 반사층(222) 사이에 형성된다. 절연층(240)은 제1 전극층(210)의 둘레에 형성되어, 제1 전극층(210)과 다른 층들(220, 232, 234)과의 전기적인 쇼트를 차단하게 된다. 절연층(240)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
발광 구조물(230)의 양 측부에는 제1 보호층(260)이 형성된다. 제1 보호층(260)은 발광 구조물(230)을 전기적으로 보호하기 위해 제2 도전형 반도체층(232) 및 활성층(234)의 측면을 덮고, 제1 도전형 반도체층(236)과 수직방향으로 일부 영역이 중첩되면서 제1 도전형 반도체층(236)의 측면라인보다는 돌출되지 않도록 형성된다. 제1 보호층(260)은 제1 도전형 반도체층(236)의 측면 일부를 덮을 수 있다. 제1 보호층(260)은 제2 전극층(220)과 적어도 일부 영역이 수직적으로 중첩되도록 형성된다. 제1 보호층(260)은 절연 물질 또는 전기 전도도가 매우 낮은 물질로 형성될 수 있으며, 예를 들어 제1 보호층(260)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 특히, 발광소자를 단위 칩으로 분리할 때, 활성층(234)이 금속 물질에 의해 오염되지 않도록 한다.
제1 보호층(260) 및 제1 도전형 반도체층(236)의 측면에는 제2 보호층(270)이 형성된다. 제2 보호층(270)은 제1 도전형 반도체층(236)의 상면에도 형성될 수 있으나, 이에 대해 한정하지는 않는다. 제2 보호층(270)은 발광 구조물(230)을 전기적으로 보호하기 위해 절연 물질로 형성된다. 제2 보호층(270)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
오믹층(224) 및/또는 반사층(222)의 일측 영역은 개방될 수 있으며, 제1 전극 패드(290)는 개방된 일측 영역 상에 형성된다. 제1 전극 패드(290)는 전극 형태일 수 있다.
도 4a 내지 도 4j는 실시예에 따른 도 3의 발광소자의 제조방법을 나타낸다.
도 4a를 참조하면, 성장 기판(280) 상에 발광 구조물(230)을 성장시킨다. 성장 기판(280)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 발광 구조물(230)은 성장 기판(280) 상에 제1 도전형 반도체층(236), 활성층(234) 및 제2 도전형 반도체층(232)을 순차적으로 성장시킴으로써 형성될 수 있다.
다음으로, 도 4b를 참조하면, 단위 칩 영역을 기준으로 활성층(234)의 측면이 노출되도록 제2 도전형 반도체층(232) 및 활성층(234)을 제거하여 복수의 이격된 채널(C)을 형성한다. 이때, 제1 도전형 반도체층(236)도 일부 제거될 수 있다.
또한, 제2 도전형 반도체층(232), 활성층(234)을 관통하여 제1 도전형 반도체층(236)을 노출시키는 적어도 하나의 구멍(412, 414)을 형성한다. 이를 위해 포토리소그래피(photolithography) 공정 및 식각 공정을 이용할 수 있다.
다음으로, 도 4c를 참조하면, 제거된 부분 위에 제1 보호층(260)을 형성한다.
다음으로, 도 4d를 참조하면, 채널(C) 부분의 제1 보호층(260)을 남겨두고, 제2 도전형 반도체층(232) 상의 제1 보호층(260)을 제거한다.
다음으로, 도 4e를 참조하면, 제2 도전형 반도체층(232) 및 제1 보호층(260) 위에 제2 전극층(220)을 구성하는 오믹층(224)과 반사층(222)을 차례로 형성한다. 이를 위해, 구멍(412, 414) 부분은 포토레지스트(photoresist)로 채워지고, 오믹층(224)과 반사층(222)을 형성한 후, 포토레지스트는 제거된다. 이때, 오믹층(224)과 반사층(222)은 채널(C) 부분을 포함하여 형성되지만, 채널(C) 부분에는 오믹층(224)과 반사층(222)이 형성되지 않아도 무방하다.
다음으로, 도 4f를 참조하면, 제2 전극층(220) 및 구멍(412, 414)의 측면 상에 절연층(240)을 형성한다. 이때, 절연층(240)은 구멍(412, 414)의 바닥에는 형성되지 않는다.
다음으로, 도 4g를 참조하면, 구멍(412, 414)을 도전성 물질로 채워 제1 도전형 반도체층(236)과 접하도록 절연층(240) 상에 제1 전극층(210)을 형성한다. 이때, 구멍(412, 414)에 채워져 제1 도전형 반도체층(236)과 접하는 제1 전극층(210) 부분은 접촉 전극(211)(도 3 참조)이 된다. 그리고, 제1 전극층(210) 상에 지지 기판(201)을 형성한다. 지지 기판(201)은 본딩 방식, 도금 방식 또는 증착 방식으로 형성할 수 있다.
다음으로, 도 4h를 참조하면, 레이저 리프트 오프(Laser Lift Off) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법을 이용하여 성장 기판(280)을 발광 구조물(230)로부터 제거한다. 도 4h에서는 도 4g에 도시된 구조물을 뒤집어서 도시한다.
다음으로, 도 4i를 참조하면, 발광 구조물(230)을 단위 칩 영역에 따라 분리하여 제2 전극층(220)이 부분적으로 노출되게 하는 아이솔레이션(isolation) 에칭을 실시한다. 이때, 아이솔레이션 에칭은 활성층(234)이 노출되지 않고 제1 보호층(260)에 의해 충분히 보호될 수 있도록 활성층(234)에서 일정한 이격거리를 두고 실시한다. 예를 들어, 아이솔레이션 에칭은 ICP(Inductively Coupled Plasma)와 같은 건식 식각 방법에 의해 실시될 수 있다.
제1 보호층(260)은 아이솔레이션 에칭시에 제2 전극층(220)에 포함된 금속 물질이 활성층(234)에 부착되는 것을 방지하는 역할을 한다. 제1 보호층(260)이 형성되지 않은 경우, 아이솔레이션 에칭 과정에서 제2 전극층(220)의 금속 물질이 활성층(234)에 부착되면, 제2 전극층(220)과 제1 전극층(210)이 쇼트되는 결과를 초래할 수 있다. 아이솔레이션 에칭 과정에서 활성층(234)이 금속물질로 오염되면 발광소자를 폐기해야 하므로, 이는 생산성 저하의 원인이 된다. 본 실시예에서는 아이솔레이션 에칭 과정에서 활성층(234)이 금속물질로 오염될 위험을 근본적으로 방지하여 생산성을 향상시킬 수 있다.
다음으로, 도 4j를 참조하면, 제1 도전형 반도체층(236) 상면에 러프니스 패턴(250)을 형성한다. 또한, 발광 구조물(230)의 측면, 즉 제1 도전형 반도체층(236) 및 제1 보호층(260)의 측면을 덮는 제2 보호층(270)을 형성한다. 제2 보호층(270)은 제1 도전형 반도체층(236)의 상면을 덮을 수 있다. 그 후, 칩 절단 공정을 통해 구조물을 단위 칩 형태로 절단한다. 칩 절단 공정은 브레이킹 공정, 레이저 스크라이빙 공정, 습식 식각 또는 건식 식각을 포함하는 식각 공정 등에 의해 수행할 수 있다.
상기 발광소자의 제조방법의 실시예에서, 각각의 공정의 순서는 바뀔 수 있으며, 각각의 공정 사이에 다른 공정이 추가되거나 일부 공정이 생략될 수도 있다.
도 5는 실시예에 따른 발광소자 패키지를 나타낸다.
상기 발광소자 패키지(500)는 패키지 몸체(510), 리드 프레임(512, 514), 발광소자(520), 반사판(525), 와이어(530) 및 수지층(540)을 포함한다.
패키지 몸체(510)의 상면에는 캐비티(cavity)가 형성될 수 있다. 상기 캐비티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시예는 패키지 몸체(510)의 재질, 구조 및 형상으로 한정되지 않는다.
리드 프레임(512, 514)은 열 배출이나 발광소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)에 배치된다. 발광소자(520)는 리드 프레임(512, 514)과 전기적으로 연결된다. 발광소자(520)는 도 1 및 도 3의 실시예에 도시된 발광소자일 수 있다.
반사판(525)은 발광소자에서 방출된 빛을 소정의 방향으로 지향시키도록 패키지 몸체(510)의 캐비티 측벽에 형성된다. 반사판(525)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광소자(520)를 포위하여 발광소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(540)에는 발광소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다.
실시예에 따른 발광소자 패키지는 복수 개가 기판 상에 배열되며, 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
또 다른 실시예는 상술한 실시예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 6은 발광모듈을 갖는 조명 장치의 일 실시예를 도시하는 도면이다.
이러한 조명 장치는, 발광모듈(20)과, 발광모듈(20)에서 발광된 빛의 출사 지향각을 안내하는 광가이드(30)를 포함하여 구성될 수 있다.
발광모듈(20)은 회로기판(printed circuit board; PCB)(21) 상에 구비되는 적어도 하나의 발광소자(22)를 포함할 수 있으며, 다수의 발광소자(22)가 회로기판(21) 상에 이격되어 배열될 수 있다. 발광소자는 예를 들어, LED(light emitting diode)일 수 있다.
광가이드(30)는 발광모듈(20)에서 발광되는 광을 집속하여 일정 지향각을 가지고 개구부를 통하여 출사될 수 있도록 하며, 내측면에는 미러면을 가질 수 있다. 여기서, 발광모듈(20)과 광가이드는 일정 간격(d)만큼 이격되어 설치될 수 있다.
이와 같은 조명 장치는 상술한 바와 같이, 다수의 발광소자(22)를 집속하여 빛을 얻는 조명등으로 사용될 수 있는 것으로서, 특히 건물의 천장이나 벽체 내에 매입되어 광가이드(30)의 개구부 측이 노출되는 매입등(다운라이트)으로 이용할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 지지 기판 115: 본딩층
110: 제2 전극층 112: 반사층
114: 오믹층 120 : 제1 보호층
130: 발광 구조물 132: 제2 도전형 반도체층
134: 활성층 136: 제1 도전형 반도체층
140: 러프니스 150: 제1 전극층
160: 러프니스 180: 성장기판
200: 발광소자 201: 지지 기판
210: 제1 전극층 211: 접촉 전극
220: 제2 전극층 230: 발광 구조물
240: 절연층 260: 제1 보호층
270: 제2 보호층 412, 414: 구멍
500: 발광소자 패키지 510: 패키지 몸체
512, 514: 리드 프레임 520 : 발광소자
525: 반사판 530 : 와이어
540: 충전재
110: 제2 전극층 112: 반사층
114: 오믹층 120 : 제1 보호층
130: 발광 구조물 132: 제2 도전형 반도체층
134: 활성층 136: 제1 도전형 반도체층
140: 러프니스 150: 제1 전극층
160: 러프니스 180: 성장기판
200: 발광소자 201: 지지 기판
210: 제1 전극층 211: 접촉 전극
220: 제2 전극층 230: 발광 구조물
240: 절연층 260: 제1 보호층
270: 제2 보호층 412, 414: 구멍
500: 발광소자 패키지 510: 패키지 몸체
512, 514: 리드 프레임 520 : 발광소자
525: 반사판 530 : 와이어
540: 충전재
Claims (13)
- 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층을 포함하는 발광 구조물;
상기 발광 구조물 상에 형성되고 상기 제1 도전형 반도체층과 접하는 제1 전극층;
상기 발광 구조물의 아래에 형성되고 상기 제2 도전형 반도체층과 접하는 제2 전극층; 및
상기 발광구조물의 측면과 일부 영역이 접하고, 상기 제1 도전형 반도체층과 수직방향으로 적어도 일부 영역이 중첩되도록 형성되는 제1 보호층;
을 포함하는 발광소자. - 제1항에 있어서,
상기 제1 보호층은 상기 제2 전극층과 적어도 일부 영역이 수직적으로 중첩되도록 형성되는 발광소자. - 제1항에 있어서,
상기 제1 보호층 및 상기 제1 도전형 반도체층의 측면을 덮는 제2 보호층;
을 더 포함하는 발광소자. - 제3항에 있어서,
상기 제2 보호층은 상기 제1 도전형 반도체층의 상면 일부를 덮는 발광소자. - 제4항에 있어서,
상기 제1 도전형 반도체층의 상면에는 러프니스가 형성된 발광소자. - 제1항에 있어서,
상기 제1 보호층은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 어느 하나를 포함하여 형성되는 발광소자. - 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층을 포함하는 발광 구조물;
상기 발광 구조물 아래에 형성되고 상기 제2 도전형 반도체층과 접하는 제2 전극층;
상기 제2 전극층, 상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접하는 상기 제2 전극층 아래의 제1 전극층;
상기 제1 전극층과 상기 제2 전극층 사이의 절연층;
상기 발광구조물의 측면과 일부 영역이 접하고, 상기 제1 도전형 반도체층과 수직방향으로 적어도 일부 영역이 중첩되도록 형성되는 제1 보호층;
을 포함하는 발광소자. - 제7항에 있어서,
상기 제1 보호층은 상기 제2 전극층과 적어도 일부 영역이 수직적으로 중첩되도록 형성되는 발광소자. - 제7항에 있어서,
상기 제1 보호층 및 상기 제1 도전형 반도체층의 측면을 덮는 제2 보호층;
을 더 포함하는 발광소자. - 제7항에 있어서,
상기 제1 보호층은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 어느 하나를 포함하여 형성되는 발광소자. - 성장기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계;
상기 활성층이 노출되도록 상기 제2 도전형 반도체층 및 상기 활성층을 제거하여 이격된 복수의 채널을 형성하는 단계;
상기 노출된 활성층을 덮는 보호층을 형성하는 단계;
상기 제2 도전형 반도체층 상에 제2 전극층을 형성하는 단계;
상기 제2 전극층, 상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접촉되는 제1 전극층을 형성하는 단계;
상기 제2 전극층 상에 지지기판을 형성하는 단계;
상기 성장기판을 상기 발광구조물로부터 분리하는 단계;
상기 활성층이 노출되지 않도록 상기 발광구조물을 단위 칩 영역에 따라 분리하여 상기 제2 전극층이 부분적으로 노출되도록 하는 아이솔레이션 에칭을 수행하는 단계;
를 포함하는 발광소자 제조 방법. - 제11항에 있어서,
상기 아이솔레이션 에칭을 수행한 후, 상기 제1 보호층 및 상기 제1 도전형 반도체층의 측면을 덮는 제2 보호층을 형성하는 단계;
를 더 포함하는 발광소자 제조 방법. - 성장기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계;
상기 활성층이 노출되도록 상기 제2 도전형 반도체층 및 상기 활성층을 제거하여 이격된 복수의 채널을 형성하는 단계;
상기 노출된 활성층을 덮는 제1 보호층을 형성하는 단계;
상기 제2 도전형 반도체층 상에 제2 전극층을 형성하는 단계;
상기 제2 전극층 상에 지지기판을 형성하는 단계;
상기 성장기판을 상기 발광구조물로부터 분리하는 단계;
상기 활성층이 노출되지 않도록 상기 발광구조물을 단위 칩 영역에 따라 분리하여 상기 제2 전극층이 부분적으로 노출되도록 하는 아이솔레이션 에칭을 수행하는 단계;
상기 제1 도전형 반도체층 상에 제1 전극층을 형성하는 단계;
를 포함하는 발광소자 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |