KR20120069418A - 절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법 - Google Patents

절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR20120069418A
KR20120069418A KR1020100130962A KR20100130962A KR20120069418A KR 20120069418 A KR20120069418 A KR 20120069418A KR 1020100130962 A KR1020100130962 A KR 1020100130962A KR 20100130962 A KR20100130962 A KR 20100130962A KR 20120069418 A KR20120069418 A KR 20120069418A
Authority
KR
South Korea
Prior art keywords
conductive
well region
gate
bipolar transistor
conductive well
Prior art date
Application number
KR1020100130962A
Other languages
English (en)
Other versions
KR101216866B1 (ko
Inventor
김원찬
송인혁
서동수
Original Assignee
주식회사 케이이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 케이이씨 filed Critical 주식회사 케이이씨
Priority to KR1020100130962A priority Critical patent/KR101216866B1/ko
Publication of KR20120069418A publication Critical patent/KR20120069418A/ko
Application granted granted Critical
Publication of KR101216866B1 publication Critical patent/KR101216866B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명의 일실시예는 절연형 게이트 바이폴라 트랜지스터에 관한 것으로, 해결하고자 하는 기술적 과제는 도통 손실이 작고 브레이크 다운 전압은 높은 절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 제1도전형 드리프트층; 상기 드리프트층의 상면에 형성된 제1도전형 웰 영역; 상기 드리프트층의 상면으로서 상기 제1도전형 웰 영역의 내측에 형성된 제2도전형 웰 영역; 상기 드리프트층의 상면으로서 상기 제2도전형 웰 영역의 내측에 형성된 제1도전형 에미터 영역; 및, 상기 제1도전형 에미터 영역의 외측인 제2도전형 웰 영역, 상기 제1도전형 웰 영역 및 상기 제1도전형 드리프트층의 표면에 형성된 게이트 절연막으로 이루어진 절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법을 개시한다.

Description

절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법{INSULATED GATE BIPOLAR TRANSISTOR AND METHOD OF MANUFACTURE THE SAME}
본 발명의 일실시예는 절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
절연형 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor)는, 전계 효과 트랜지스터의 높은 입력 임피던스와 바이폴라 트랜지스터의 높은 전류 드라이브 능력을 구비함으로써, 전력용 스위칭 소자로서 주로 사용된다.
이러한 절연형 게이트 바이폴라 트랜지스터는 도통 손실(conduction loss) 또는 새츄레이션 전압을 줄이는 방향으로 제조되면 통상 브레이크 다운 전압(break down voltage)이 작아지는 단점이 있고, 또한 브레이크 다운 전압을 높이는 방향으로 설계되면 도통 손실 또는 새츄레이션 전압이 커지는 단점이 있다. 따라서, 도통 손실 또는 새츄레이션 전압을 줄이면서도 브레이크 다운 전압을 높일 수 있는 절연형 게이트 바이폴라 트랜지스터의 개발이 요구되고 있다.
본 발명의 일실시예는 도통 손실 또는 새츄레이션 전압이 작고 브레이크 다운 전압은 높은 절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법을 제공한다.
본 발명의 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터는 제1도전형 드리프트층; 상기 제1도전형 드리프트층에 형성된 제1도전형 웰 영역; 상기 제1도전형 웰 영역에 형성된 제2도전형 웰 영역; 상기 제2도전형 웰 영역에 형성된 제1도전형 에미터 영역; 및, 상기 제1도전형 에미터 영역의 외측인 제2도전형 웰 영역, 상기 제1도전형 웰 영역 및 상기 제1도전형 드리프트층의 표면에 형성된 게이트 절연막을 포함한다.
상기 제1도전형 웰 영역은 상기 제1도전형 드리프트층의 농도보다 높은 농도로 형성될 수 있다.
상기 제1도전형 웰 영역은 상기 게이트 절연막의 하부와 대응되는 제1도전형 드리프트층에까지 연장되어 형성될 수 있다.
상기 제1도전형 웰 영역의 깊이는 상기 제1도전형 드리프트층의 두께보다는 작고, 상기 제2도전형 웰 영역의 깊이보다는 클 수 있다.
상기 제1도전형 웰 영역의 외측인 게이트 절연막 위에는 게이트 용량 감소용 절연막이 더 형성될 수 있다. 상기 제1도전형 웰 영역은 상기 게이트 용량 감소용 절연막의 하부와 대응되는 제1도전형 드리프트층에까지 연장되어 형성될 수 있다.
상기 제1도전형 웰 영역의 농도는 1×1015 내지 1.0×1016 cm-3이고, 새츄레이션 전압(Vce)은 2.0V 내지 3.5V이며, 브레이크 다운 전압(BVces)은 2500 내지 1000V일 수 있다.
본 발명의 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터의 제조 방법은 제1도전형 드리프트층 형성 단계; 상기 제1도전형 드리프트층의 상면에 게이트 용량 감소용 절연막을 형성하는 단계; 상기 게이트 용량 감소용 절연막을 마스크로 하여 상기 제1도전형 드리프트층에 제1도전형 웰 영역을 형성하는 단계; 상기 게이트 용량 감소용 절연막의 외측에 게이트 절연막을 형성하고, 상기 게이트 용량 감소용 절연막 및 게이트 절연막 위에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 하여 상기 제1도전형 웰 영역에 제2도전형 웰 영역을 형성하는 단계; 및 상기 제2도전형 웰 영역에 제1도전형 에미터 영역을 형성하는 단계를 포함한다.
본 발명의 일실시예는 도통 손실 또는 새츄레이션 전압에 영향을 주는 영역에만 부분적으로 캐리어 저장층이 형성됨으로써, 도통 손실 또는 새츄레이션 전압이 작고 브레이크 다운 전압이 높은 절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법을 제공한다.
도 1은 본 발명의 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 다른 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터를 도시한 단면도이다.
도 3은 본 발명의 또다른 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터를 도시한 단면도이다.
도 4는 도 2 및 도 3에 도시된 절연형 게이트 바이폴라 트랜지스터에 의한 새츄레이션 전압 및 브레이크 다운 전압의 변화를 도시한 그래프이다.
도 5a 내지 도 5i는 본 발명의 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터의 제조 방법을 도시한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터를 도시한 단면도이다.
본 발명에 따른 절연형 게이트 바이폴라 트랜지스터(100)는 제1도전형 드리프트층(101), 제1도전형 웰 영역(110), 제2도전형 웰 영역(120), 제1도전형 에미터 영역(130), 제2도전형 콘택 영역(135), 게이트 절연막(140), 게이트 전극(150), 층간 절연막(160), 제2도전형 콜렉터 영역(170), 에미터 전극(180) 및 콜렉터 전극(190)을 포함한다.
상기 제1도전형 드리프트층(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 반도체 웨이퍼일 수 있다. 또한, 상기 제1도전형 드리프트층(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 에피텍셜층일 수도 있다. 이러한 제1도전형 드리프트층(101)의 농도는 대략 5×1013 ~ 1×1014cm-3 정도이고, 두께는 대략 150~300㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
상기 제1도전형 웰 영역(110)은 상기 제1도전형 드리프트층(101)의 상면으로부터 일정 폭, 일정 깊이 및 일정 피치를 가지며 형성된다. 이러한 제1도전형 웰 영역(110)은 인(P) 또는 비소(As)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제1도전형 웰 영역(110)의 깊이 및 폭은 상기 제1도전형 드리프트층(101)의 두께 및 폭보다 작다. 더불어, 이러한 제1도전형 웰 영역(110)의 농도는 상기 제1도전형 드리프층의 농도보다 큰 농도를 갖는다. 예를 들면, 상기 제1도전형 웰 영역(110)의 농도는 대략 1.0×1015cm-3 내지 1.0×1016cm-3 정도일 수 있으나, 이러한 농도로 본 발명이 한정되는 것은 아니다. 또한, 상기 제1도전형 웰 영역(110)의 깊이는 대략 5㎛ 정도일 수 있으나, 이러한 깊이로 본 발명이 한정되는 것은 아니다. 더불어, 상기 제1도전형 웰 영역(110)은 일정 피치를 가지며 상호간 이격되어 형성되어 있다. 즉, 본 발명에서 상기 제1도전형 웰 영역(110)이 전체적으로 형성된 것이 아니라, 필요한 영역에만 선택적으로 형성된다. 다르게 설명하면, 상기 제1도전형 웰 영역(110)은 채널 전류가 주로 흐르는 영역에만 부분적으로 형성됨으로써, 도통 손실 또는 새츄레이션 전압은 낮추면서도, 브레이크 다운 전압에는 거의 영향을 미치지 않게 된다.
상기 제2도전형 웰 영역(120)은 상기 제1도전형 드리프트층(101) 즉, 제1도전형 웰 영역(110)의 상면으로부터 일정 폭 및 일정 깊이를 가지며 형성된다. 이러한 제2도전형 웰 영역(120)은 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제2도전형 웰 영역(120)의 깊이 및 폭은 상기 제1도전형 웰 영역(110)의 깊이 및 폭보다 작게 형성된다. 더불어, 이러한 제2도전형 웰 영역(120)의 농도는 1×1017cm-3 정도이고, 깊이는 대략 3㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
상기 제1도전형 에미터 영역(130)은 상기 제1도전형 드리프트층(101) 즉, 제2도전형 웰 영역(120)의 상면으로부터 일정 폭 및 깊이를 가지며 형성된다. 이러한 제1도전형 에미터 영역(130)은 인 또는 비소와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제1도전형 에미터 영역(130)의 깊이 및 폭은 상기 제2도전형 웰 영역(120)의 깊이 및 폭보다 작다. 더불어, 이러한 제1도전형 에미터 영역(130)의 농도는 대략 1×1019cm-3 이고, 깊이는 대략 0.5㎛일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제1도전형 에미터 영역(130)에는 에미터 전극(180)이 전기적으로 연결된다.
상기 제2도전형 콘택 영역(135)은 상기 제1도전형 에미터 영역(130)중 선택된 몇개의 영역에 상면으로부터 일정 폭 및 일정 깊이를 가지며 형성된다. 이러한 제2도전형 콘택 영역(135)은 붕소와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 더불어, 이러한 제2도전형 콘택 영역(135)의 깊이는 상기 제1도전형 에미터 영역(130)의 깊이와 같거나 깊고, 또한 상기 제2도전형 콘택 영역(135)의 폭은 상기 제1도전형 에미터 영역(130)의 폭보다 작은 폭을 갖는다. 더불어, 이러한 제2도전형 콘택 영역(135)에는 에미터 전극(180)이 전기적으로 연결된다.
상기 게이트 절연막(140)은 제2도전형 웰 영역(120)의 외주연인 제1도전형 웰 영역(110) 및 제1도전형 드리프트층(101)의 상면에 형성된다.
상기 게이트 전극(150)은 상기 게이트 절연막(140) 위에 형성되며, 이러한 게이트 전극(150)은 P형 또는 N형의 불순물이 도핑된 폴리실리콘일 수 있다.
상기 층간 절연막(160)은 상기 게이트 절연막(140)의 측면, 상기 게이트 전극(150)의 상면과 측면을 덮는다. 이에 따라 상기 층간 절연막(160)은 상기 제1도전형 에미터 영역(130)의 일부 표면도 덮는다.
상기 제2도전형 콜렉터 영역(170)은 상기 제1도전형 드리프트층(101)의 하면에 붕소와 같은 불순물이 이온주입 또는 확산되어 일정 깊이로 형성된다. 이러한 제2도전형 콜렉터 영역(170)은 깊이가 대략 0.5~5.0㎛, 농도가 대략 1×1018cm-3 일 수 있으나, 이러한 깊이 및 농도로 본 발명이 한정되는 것은 아니다.
상기 에미터 전극(180)은 상기 층간 절연막(160)을 덮는 동시에, 상기 제1도전형 에미터 영역(130) 및 제2도전형 콘택 영역(135)에 알루미늄과 같은 도체가 증착되어 형성될 수 있다.
상기 콜렉터 전극(190)은 상기 제2도전형 콜렉터 영역(170)에 알루미늄과 같은 도체가 증착되어 형성될 수 있다.
이러한 구성에 의해 본 발명에 의한 절연형 게이트 바이폴라 트랜지스터(100)는 상기 제1도전형 웰 영역(110)의 농도가 제1도전형 드리프트층(101)의 농도보다 높으므로, 상기 제1도전형 웰 영역(110)의 저항이 상기 제1도전형 드리프트층(101)의 저항보다 작아진다. 따라서, 상기 제1도전형 웰 영역(110)은 캐리어 저장층(carrier stored layer) 또는 JFET 정션(junction) 역할을 한다. 그런데, 이러한 제1도전형 웰 영역(110)은 제1도전형 드리프트층(101)에 전체적으로 형성된 것이 아니라, 제2도전형 웰 영역(120)의 외주연에만 부분적으로 형성됨으로써, 브레이크 다운 전압(BVce)에는 큰 영향을 주지 않는다. 다르게 표현하면, 본 발명에 의한 절연형 게이트 바이폴라 트랜지스터(100)는 도통 손실 또는 새츄레이션 전압(Vce)에는 큰 영향을 주지 않으면서도, 브레이크 다운 전압은 개선할 수 있게 된다. 이하에서 설명되는 트랜지스터(200,300)도 상기와 같은 효과를 갖는다.
한편, 비록 도면에 도시하지는 않았으나, 상기 제1도전형 드리프트층(101)과 상기 제2도전형 콜렉터 영역(170) 사이에는 제1도전형 버퍼층이 더 형성될 수 있다. 이러한 제1도전형 버퍼층은 인 또는 비소와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있으며, 상대적으로 고농도로 형성될 수 있다. 이러한 제1도전형 버퍼층은 대략 1×1016cm-3 이상의 농도로 형성될 수 있고, 두께는 대략 2 내지 10㎛로 형성될 수 있다. 그러나 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
도 2는 본 발명의 다른 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터을 도시한 단면도이다. 도 2에 도시된 절연형 게이트 바이폴라 트랜지스터(200)는 도 1에 도시된 것과 거의 유사하므로, 그 차이점만을 설명한다.
도 2에 도시된 바와 같이 제1도전형 웰 영역(110)의 외주연인 제1도전형 드리프트층(101)의 상면에는 게이트 절연막(140)보다 상대적으로 두꺼운 게이트 용량 감소용 절연막(240)이 더 형성되어 있다. 물론, 게이트 전극(150)은 상기 게이트 용량 감소용 절연막(240)의 측면 및 상면을 따라 형성된다.
여기서, 약간 다른 관점으로 보면, 상기 제1도전형 웰 영역(110)은 상기 게이트 용량 감소용 절연막(240)의 외주연과 대응하는 제1도전형 드리프트층(101)에 형성된 것으로 볼 수도 있다. 즉, 상기 제1도전형 웰 영역(110)은 상기 게이트 용량 감소용 절연막(240)에 의해 오픈되는 영역의 폭보다 작은 폭을 갖도록 형성될 수 있다. 이와 같이 제1도전형 웰 영역(110)의 폭이 상기 오픈 영역의 폭보다 작은 이유는 제조 공정중 상기 게이트 용량 감소용 절연막(240)이 마스크로 이용되지 않았기 때문이다. 즉, 제조 공정중 상기 게이트 용량 감소용 절연막(240) 대신 별도의 마스크(도시되지 않음)를 형성하여, 상기 제1도전형 웰 영역(110)을 형성함으로써, 상기 게이트 용량 감소용 절연막(240)에 의해 형성된 오픈 영역보다 폭이 작은 제1도전형 웰 영역(110)이 형성된 것이다.
이와 같이 하여, 본 발명의 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터(200)는 게이트 전극(150)과 제1도전형 드리프트층(101)의 사이에 상대적으로 두꺼운 절연막(240)이 형성됨으로써, 게이트 용량이 감소한다. 이와 같이 게이트 용량이 감소하게 되면, 게이트 신호가 지연 현상없이 게이트 전극(150)에 전달될 수 있다.
도 3은 본 발명의 또다른 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터를 도시한 단면도이다. 도 3에 도시된 절연형 게이트 바이폴라 트랜지스터(300)는 도 1에 도시된 것과 거의 유사하므로, 그 차이점만을 설명한다.
도 3에 도시된 바와 같이, 제1도전형 웰 영역(110)은 게이트 용량 감소용 절연막(240)과 대응하는 제1도전형 드리프트층(101)에까지 형성된다. 실질적으로, 제1도전형 웰 영역(110)은 상기 절연막(240)의 하부와 대응되는 영역에까지 형성된다. 즉, 상기 도 3에 도시된 제1도전형 웰 영역(110)의 폭은 상기 도 2에 도시된 제1도전형 웰 영역(110)의 폭보다 상대적으로 큰 폭을 갖는다.
이와 같이 제1도전형 웰 영역(110)의 폭이 상대적으로 커진 이유는 제조 공정상 상기 절연막(240)을 마스크로 이용하여 상기 제1도전형 웰 영역(110)이 형성되었기 때문이다. 물론, 이러한 절연막(240)이 마스크로 이용되었기 때문에, 제조 공정중 별도의 마스크가 필요없게 된다.
도 4는 도 2 및 도 3에 도시된 절연형 게이트 바이폴라 트랜지스터(200,300)에 의한 새츄레이션 전압 및 브레이크 다운 전압의 변화를 도시한 그래프이다.
여기서, X축은 제1도전형 웰 영역(110) 즉, JFET 영역에 주입된 이온 농도(ions/cm2)이고, 좌측 Y축은 새츄레이션 전압(Vce(sat)_@50A[V])이고, 우측 Y축은 브레이크 다운 전압(BVces[V])이다.
또한, JFET no Masking은 도 2에 도시된 절연형 게이트 바이폴라 트랜지스터(200)에 형성된 제1도전형 웰 영역(110)을 의미하고, JFET Masking은 도 3에 도시된 절연형 게이트 바이폴라 트랜지스터(300)에 형성된 제1도전형 웰 영역(110)을 의미한다.
도 4에 도시된 바와 같이, 새츄레이션 전압 측면에서 볼 때, 도 2 및 도 3의 실시예가 유사한 경향을 갖는다. 즉, 이온 주입량이 많아질수록 새츄레이션 전압이 감소하며(즉, 개선되며), 실질적으로 도 2에 도시된 절연형 게이트 바이폴라 트랜지스터(100)의 새츄레이션 전압이 대체로 좀 더 작게 나타난다. 참고로, 새츄레이션 전압은 대략 3.7V 내지 3.1V의 범위를 갖는다.
한편, 브레이크 다운 전압 측면에서 볼 때, 도 2 및 도 3의 실시예가 서로 다른 경향을 갖는다. 즉, 이온 주입량이 많아질 수록 브레이크 다운 전압이 감소하며(즉, 나빠지며), 도 3에 도시된 절연형 게이트 바이폴라 트랜지스터(300)의 브레이크 다운 전압이 도 2에 도시된 절연형 게이트 바이폴라 트랜지스터(200)의 브레이크 다운 전압에 비해 훨씬 우수하다. 참고로, 도 2에 도시된 절연형 게이트 바이폴라 트랜지스터(200)의 브레이크 다운 전압은 대략 2500V 내지 2000V 수준이며, 도 3에 도시된 절연형 게이트 바이폴라 트랜지스터(300)의 브레이크 다운 전압은 대략 2500V 내지 1000V 수준이다.
상기와 같은 결과는 제1도전형 웰 영역(110)의 폭과 관계되며, 따라서 제1도전형 드리프트층(101)에 전체적으로 제1도전형 웰 영역(110)이 형성된다면, 내압 변동은 더욱 크게 나타날 것이다(1500V~500V). 또한, 만약 제1도전형 웰 영역(110)이 형성되지 않을 경우, 세cb레이션 전압은 4.2V 이상의 큰 값을 가지게 되어 온 손실(On loss)이 급격히 증가 한다.
도 5a 내지 도 5i는 본 발명의 일실시예에 따른 절연형 게이트 바이폴라 트랜지스터(300)의 제조 방법을 도시한 단면도이다.
도 5a에 도시된 바와 같이, 제1도전형 드리프트층(101) 형성 단계에서는 평평한 상면과 평평한 하면을 갖는 통상의 제1도전형 반도체 웨이퍼를 구비한다.
도 5b에 도시된 바와 같이, 제1도전형 웰 영역(110) 형성 단계에서는 상기 제1도전형 드리프트층(101)의 상면에 상대적으로 두꺼운 절연막(240)을 형성하고, 사진 식각 공정을 수행하여 패턴을 형성한 이후, 일정 깊이 및 폭을 갖는 제1도전형 웰 영역(110)을 형성한다. 이때, 상기 절연막(240)이 마스크 역할을 한다. 일례로, 인 또는 비소를 이온 주입하며, 열처리시 측부 방향으로도 확산되므로, 상기 절연막(240)의 하부와 대응되는 제1도전형 드리프트층(101)에까지 제1도전형 웰 영역(110)이 형성된다.
도 5c에 도시된 바와 같이, 게이트 절연막(140) 및 게이트 전극(150) 형성 단계에서는 상기 절연막(240)의 외주연에 일정 두께의 게이트 절연막(140)을 추가적으로 형성하고, 이어서 상기 절연막(240) 및 게이트 절연막(140) 위에 일체의 게이트 전극(150)을 형성한다. 여기서 상기 게이트 전극(150)은 일례로 도핑된 폴리실리콘일 수 있다.
도 5d에 도시된 바와 같이, 제2도전형 웰 영역(120) 형성 단계에서는 상기 게이트 전극(150)을 마스크로 하여 일정 깊이 및 폭의 제2도전형 웰 영역(120)을 형성한다. 일례로, 붕소를 이온 주입하며, 열처리시 측부 방향으로도 확산되므로, 상기 게이트 절연막(140)의 하부와 대응되는 제1도전형 웰 영역(110)에까지 제2도전형 웰 영역(120)이 형성된다.
도 5e에 도시된 바와 같이, 제1도전형 에미터 영역(130) 형성 단계에서는 상기 게이트 전극(150)을 마스크로 하여 일정 깊이 및 폭의 에미터 영역(130)을 형성한다. 일례로, 인 또는 비소를 이온 주입하여 에미터 영역(130)을 형성한다. 여기서, 상기 에미터 영역(130)의 폭 및 깊이는 상기 제2도전형 웰 영역(120)의 폭 및 깊이보다 작은 값을 갖도록 형성한다.
도 5f에 도시된 바와 같이, 제2도전형 콘택 영역(135) 형성 단계에서는 다수의 에미터 영역(130)중 선택된 몇개의 에미터 영역(130)에 에미터 전극(180)과의 콘택 저항을 낮추기 위해 제2도전형 콘택 영역(135)을 형성한다.
도 5g에 도시된 바와 같이, 층간 절연막(160) 형성 단계에서는 상기 게이트 전극(150)을 층간 절연막(160)으로 덮는다. 물론, 이때 상기 층간 절연막(160)을 통하여 제1도전형 에미터 영역(130) 및 제2도전형 콘택 영역(135)이 외부로 노출된다.
도 5h에 도시된 바와 같이, 제2도전형 콜렉터 영역(170) 형성 단계에서는 상기 제1도전형 드리프트층(101)의 하면에 일정 깊이의 제2도전형 콜렉터 영역(170)을 형성한다. 예를 들면, 붕소를 이온 주입하여 제2도전형 콜렉터 영역(170)이 형성된다.
도 5i에 도시된 바와 같이, 에미터 전극(180) 및 콜렉터 전극(190) 형성 단계에서는 상기 층간 절연막(160)을 통해 노출된 제1도전형 에미터 영역(130) 및 제2도전형 콘택 영역(135)에 알루미늄과 같은 도체를 증착하여 에미터 전극(180)을 형성하고, 또한 제2도전형 콜렉터 영역(170)의 표면에 역시 알루미늄과 같은 도체를 증착하여 콜렉터 전극(190)을 형성한다.
이상에서 설명한 것은 본 발명에 따른 절연형 게이트 바이폴라 트랜지스터 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200,300; 본 발명에 따른 절연형 게이트 바이폴라 트랜지스터
101; 제1도전형 드리프트층 110; 제1도전형 웰 영역
120; 제2도전형 웰 영역 130; 제1도전형 에미터 영역
135; 제2도전형 콘택 영역 140; 게이트 절연막
150; 게이트 전극 160; 층간 절연막
170; 제2도전형 콜렉터 영역 180; 에미터 전극
190; 콜렉터 전극 240; 게이트 용량 감소용 절연막

Claims (9)

  1. 제1도전형 드리프트층;
    상기 제1도전형 드리프트층에 형성된 제1도전형 웰 영역;
    상기 제1도전형 웰 영역에 형성된 제2도전형 웰 영역;
    상기 제2도전형 웰 영역에 형성된 제1도전형 에미터 영역; 및,
    상기 제1도전형 에미터 영역의 외측인 제2도전형 웰 영역, 상기 제1도전형 웰 영역 및 상기 제1도전형 드리프트층의 표면에 형성된 게이트 절연막을 포함하여 이루어진 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1도전형 웰 영역은
    상기 제1도전형 드리프트층의 농도보다 높은 농도로 형성된 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제1도전형 웰 영역은
    상기 게이트 절연막의 하부와 대응되는 제1도전형 드리프트층에까지 연장되어 형성된 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제1도전형 웰 영역의 깊이는 상기 제1도전형 드리프트층의 두께보다는 작고, 상기 제2도전형 웰 영역의 깊이보다는 큰 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제1도전형 웰 영역의 외측인 게이트 절연막 위에는 게이트 용량 감소용 절연막이 더 형성된 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제1도전형 웰 영역은
    상기 게이트 용량 감소용 절연막의 하부와 대응되는 제1도전형 드리프트층에까지 연장되어 형성된 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제1도전형 웰 영역의 농도는 1×1015 내지 1.0×1016 cm-3인 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터.
  8. 제 7 항에 있어서,
    새츄레이션 전압(Vce)은 2.0V 내지 3.5V이고,
    브레이크 다운 전압(BVces)은 2500 내지 1000V인 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터.
  9. 제1도전형 드리프트층 형성 단계;
    상기 제1도전형 드리프트층의 상면에 게이트 용량 감소용 절연막을 형성하는 단계;
    상기 게이트 용량 감소용 절연막을 마스크로 하여 상기 제1도전형 드리프트층에 제1도전형 웰 영역을 형성하는 단계;
    상기 게이트 용량 감소용 절연막의 외측에 게이트 절연막을 형성하고, 상기 게이트 용량 감소용 절연막 및 게이트 절연막 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 상기 제1도전형 웰 영역에 제2도전형 웰 영역을 형성하는 단계; 및
    상기 제2도전형 웰 영역에 제1도전형 에미터 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 절연형 게이트 바이폴라 트랜지스터의 제조 방법.
KR1020100130962A 2010-12-20 2010-12-20 절연형 게이트 바이폴라 트랜지스터 KR101216866B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100130962A KR101216866B1 (ko) 2010-12-20 2010-12-20 절연형 게이트 바이폴라 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100130962A KR101216866B1 (ko) 2010-12-20 2010-12-20 절연형 게이트 바이폴라 트랜지스터

Publications (2)

Publication Number Publication Date
KR20120069418A true KR20120069418A (ko) 2012-06-28
KR101216866B1 KR101216866B1 (ko) 2012-12-28

Family

ID=46687663

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100130962A KR101216866B1 (ko) 2010-12-20 2010-12-20 절연형 게이트 바이폴라 트랜지스터

Country Status (1)

Country Link
KR (1) KR101216866B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087945A (zh) * 2018-08-22 2018-12-25 苏州达晶微电子有限公司 一种igbt的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008543031A (ja) * 2005-05-24 2008-11-27 アーベーベー・シュバイツ・アーゲー カソードセル設計

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087945A (zh) * 2018-08-22 2018-12-25 苏州达晶微电子有限公司 一种igbt的制造方法
CN109087945B (zh) * 2018-08-22 2021-11-26 苏州达晶微电子有限公司 一种igbt的制造方法

Also Published As

Publication number Publication date
KR101216866B1 (ko) 2012-12-28

Similar Documents

Publication Publication Date Title
US11038050B2 (en) Semiconductor device and method of manufacturing the same
KR101840903B1 (ko) 절연 게이트 바이폴라 트랜지스터
KR101745776B1 (ko) 전력용 반도체 소자
JP2017005140A (ja) 絶縁ゲート型スイッチング装置とその製造方法
JP2001102586A (ja) 高耐圧半導体装置
US20170213907A1 (en) Switching device
JP2013058575A (ja) 半導体装置及びその製造方法
US20150318385A1 (en) Semiconductor device
US20210273092A1 (en) Trench mosfet and method of manufacturing trench mosfet
JP2011204808A (ja) 半導体装置および半導体装置の製造方法
CN102347366A (zh) Mos型半导体器件及其制造方法
US11251299B2 (en) Silicon carbide semiconductor device and manufacturing method of same
US8384123B2 (en) Semiconductor device and method for manufacturing same
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
US7750428B2 (en) Semiconductor device and method for producing it
US20200251590A1 (en) Semiconductor structure and fabrication method thereof
US5723349A (en) Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure
JP6976286B2 (ja) 半導体装置
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
KR20170114703A (ko) 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자
KR101216866B1 (ko) 절연형 게이트 바이폴라 트랜지스터
KR101216851B1 (ko) 반도체 장치 및 그 제조 방법
KR101339277B1 (ko) 반도체 소자 및 그 제조 방법
KR20050009797A (ko) 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의구조
CN215834533U (zh) 抗闩锁igbt器件

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151123

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191112

Year of fee payment: 8