KR20120068003A - 커뮤테이션 회로를 갖는 인버터 - Google Patents

커뮤테이션 회로를 갖는 인버터 Download PDF

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Abstract

인버터는 용접 회로를 포함하는 부하 (130) 에 교류 전류 (iout) 를 제공한다. 상기 인버터는 적어도 하나의 커뮤테이션 회로 (110) 및 DC 전원 (100) 으로부터 전력을 포워딩하는 버스에 접속된 브리지 회로 (120) 를 포함한다. 버스 (105) 는 또한 브리지 회로 (120) 를 통해 부하 (130) 에 갈바닉 접속된다. 적어도 하나의 커뮤테이션 회로 (110) 는 DC 전원 (100) 으로부터 전력을 수신하고; 사이클릭 프로시저의 저장 페이즈 동안 부하 (130) 에서 인덕티브 엘리먼트들로부터 에너지를 수신하고; 사이클릭 프로시저의 피드백 페이즈 동안 부하 (130) 에 에너지 피드백을 제어한다. 적어도 하나의 커뮤테이션 회로 (110) 는 제 1 노드 (A) 에 접속된 제 1 극 (p1) 및 제 2 노드 (B) 에 접속된 제 2 극 (p2) 를 갖는 2-극이다. 적어도 하나의 커뮤테이션 회로 (110) 는 부하 (130) 로부터 에너지를 수신하고 에너지를 부하 (130) 에 제 1 노드 (A) 및 제 2 노드 (B) 들을 통해, 직접적으로 또는 브리지 회로 (120) 를 경유하는 것 중 어느 일방에 의해 피드백하도록 배열된다. 적어도 하나의 커뮤테이션 회로 (110) 의 각각에서의 에너지 흐름 제어 수단 (DIN, SOUT) 은 문제의 커뮤테이션 회로 (110) 에서 회수 커패시터 (CR) 에 에너지가 저장되고 회수 커패시터 (CR) 로부터 에너지가 취출되도록 제어한다. 브리지 회로 (120) 는 부하 (130) 에 교류 전류 (iout) 를 전달한다.

Description

커뮤테이션 회로를 갖는 인버터{INVERTER WITH COMMUTATION CIRCUIT}
본 발명은 일반적으로, 예를 들면, 용접 장치에서 사용되는 교류 전류를 제공하기 위한 전원에 관한 것이다. 더 상세하게 본 발명은 청구항 1의 전문에 기재된 인버터 및 청구항 13에 기재된 방법에 관한 것이다. 본 발명은 또한 청구항 15에 기재된 컴퓨터 프로그램 및 청구항 16에 기재된 컴퓨터 판독가능 매체에 관한 것이다.
인버터 (inverter) 의 목적은 부하에 대해 교류 전류를 생성하는 것이다. 일부 애플리케이션에 대해, 부하에 제공되는 전류는 진정한 정현파 형태를 갖는 것이 중요하다. 다른 구현들은 부하에서의 전력 손실 (power dissipation) 이 가능한 한 일정할 것을 요구할 수 있다. 후자의 경우에, 전류 방향은 가능한한 신속하게 반전되는 것, 즉 시간의 함수로서 전류가 구형파에 가능한 한 근접하는 형상을 갖는 것이 핵심이다. 용접 전류원을 위한 인버터들은 정상적으로 구형파형 전류 (square-wave shaped current) 가 요망될 수 있는 구현들을 나타낸다. 즉, 부하에서 상대적으로 일정한 전력 손실을 제공하는 것에 더하여, 이것은 전류를 반전시키는 것과 관련하여 아크 정지 (arc outage) 의 위험을 감소시킨다.
특허 문헌 EP 1 422 011 는 소위 스너버 회로 (snubber circuit) 를 포함하는 용접 타입 전력 공급 유닛을 개시한다. 스너버 회로는 그렇지 않으면 사용되지 않게 될 에너지를 회수하고, 따라서 에너지 사용을 절약하게 된다. 스너버 회로는 또한 해로운 전압 스파이크로부터 회로에 있는 다양한 컴포넌트들을 보호한다. 또한, 여기서 환류 스위치 (freewheeling switch) 들은, 스너버 인덕터에 임시적으로 저장된 에너지를 위한 환류 전류 경로를 제공한다.
알려진 스너버 회로 설계는 에너지 효율 관점에서 유리할 수도 있다. 하지만, 환류 스위치들은 설계를 복잡하게 한다. 각 스위치들은 또한 특정 제어 신호를 요구하는데, 이는 프로세싱 태스크들이 제어 유닛에 의해 실행될 것을 요구한다.
따라서, 본 발명의 목적은 앞서 말한 문제들을 경감시키고, 용접 구현들을 위한 효율적이고 복잡하지 않고 비용 효율적인 인버터를 제공하는 것이다.
따라서, 본 발명의 목적은 앞서 말한 문제들을 경감시키고, 용접 구현들을 위한 효율적인, 복잡하지 않은 그리고 비용 효율적인 인버터를 제공하는 것이다.
본 발명의 제 1 양태에 따르면, 본 목적은 처음에 기술된 인버터에 의해 달성되고, 적어도 하나의 커뮤테이션 회로 (commutation circuit) 는 제 1 노드에 접속된 제 1 극 및 제 2 노드에 접속된 제 2 극을 갖는 2-극이다. 적어도 하나의 커뮤테이션 회로는 부하로부터 에너지를 수신하고 에너지를 부하에 제 1 및 제 2 노드들을 통해, 직접적으로 또는 브리지 회로를 경유하는 것 중 어느 일방에 의해 피드백하도록 배열된다.
이 인버터는 유리한데, 왜냐하면 그것은 인버터 설계를 매우 간단하게 만드는 한편, 인버터에 대한 제어 유닛에 의해 핸들링되는 프로세싱 태스크들을 최소화하기 때문이다.
이러한 본 발명의 양태의 일 바람직한 실시형태에 따르면, 에너지 흐름 제어 수단은 스위칭 모듈에 배열된다. 그 다음 이 모듈은 제 1 및 제 2 흐름 제어 수단을 포함한다. 제 1 흐름 제어 수단은 에너지가 회수 커패시터 (recovery capacitor) 에 저장되는 것을 허용하도록 구성되고, 제 2 흐름 제어 수단은 회수 커패시터에 저장된 에너지가 부하에 공급되게 하도록 구성된다. 따라서, 흐름 제어 수단을 조작하는 것에 의해, 회수 커패시터에 저장된 에너지의 량을 제어하는 것이 가능하다. 예를 들면, 흐름 제어 수단은, 사이클릭 프로시저 (cyclic procedure) 의 소정 페이즈 (phase) 에서, 회수 커패시터 상의 전압이 상대적으로 낮은 것으로 알게 되면, 사이클릭 프로시저의 다음 페이즈에서 더 많은 량의 에너지가 회수 커패시터에 저장되도록 제어될 수 있고; 그 역 또한 성립된다.
이러한 본 발명의 양태의 다른 바람직한 실시형태에 따르면, 스위칭 모듈은 회수 커패시터와 직렬로 접속된다. 그러한 설계가 요망될 수 있는데, 왜냐하면 의도된 인버터 기능을 이루기 위해 인덕터들이 필요하지 않기 때문이다. 결국, 이것은 유익한데, 그에 의해 상대적으로 높은 평균 전력이 부하에 공급될 수 있기 때문이다. 출력 전류의 반전과 관련하여 아크 정지의 위험이 마찬가지로 감소된다. 즉, 회로의 낮은 인덕턴스는, 또한 전류 레벨이 상대적으로 높은 경우 및/또는 부하가 비교적 높은 인덕턴스를 갖는 경우 출력 전류의 빠른 반전을 가능하게 한다 (즉 부하 전류가 커뮤테이션 동안 높은 시간 미분값 (time derivative) 을 갖는 것을 허용한다).
이러한 본 발명의 양태의 또 다른 바람직한 실시형태에 따르면, 제 1 흐름 제어 수단이 제 2 흐름 제어 수단과 병렬로 접속된다. 그러므로, 흐름 제어 수단은 양방향으로 효과적으로 동작가능하다, 즉 회수 커패시터에 에너지를 충전하고 거기에서 매우 간단한 방식으로 에너지를 취출하는 것 모두 가능하다.
이러한 본 발명의 양태의 추가의 바람직한 실시형태에 따르면, 제 2 흐름 제어 수단은 제어 신호에 응답하여 제어가능하다. 그에 의해, 에너지는 회수 커패시터로부터 편리하게 출력될 수 있다. 소정 량의 에너지가 회수 커패시터에 저장되게 하는 것이 마찬가지로 가능해진다. 바람직하게는, 제 1 흐름 제어 수단은 다이오드를 포함하고 제 2 흐름 제어 수단은 트랜지스터를 포함한다.
이러한 본 발명의 양태의 또 다른 바람직한 실시형태에 따르면, 브리지 회로는 4개의 주 스위칭 모듈 (main switching module) 을 포함하는데, 이들은 제 1 노드와 제 2 노드 사이에 풀 (또는 H-) 브리지 구성 (configuration) 으로 배열된다. 주 스위칭 모듈들은, 제 1 쌍이 출력 전류가 부하를 통해 제 1 방향으로 흐르게 하고, 제 2 쌍은 출력 전류가 부하를 통해 제 2 방향 (제 1 방향에 반대) 으로 흐르게 하도록, 쌍으로 교번하는 방식 (pair-wise alternating manner) 으로 제어되게 구성된다. 따라서, 출력 전류의 특성들이 인버터와 연관된 제어 유닛을 통해 편리하게 제어가능하다. 또한, 센터 포인트 라인이 요구되지 않는데, 이는 설계를 어느 정도 간소화한다.
이러한 본 발명의 양태의 또 다른 바람직한 실시형태에 따르면, 버스는 제 1 라인의 제 1 전압 레벨과 제 2 라인의 제 2 전압 레벨 사이의 전압 레벨을 갖는 센터 포인트 라인을 포함한다. 인버터는 제 1 커뮤테이션 회로 및 제 2 커뮤테이션 회로를 더 포함한다. 제 1 커뮤테이션 회로는 제 1 노드에 접속된 제 1극과 센터 포인트 라인에 접속된 제 2 극을 갖는다. 제 2 커뮤테이션 회로는 센터 포인트 라인에 접속된 제 1극과 제 2 노드에 접속된 제 2 극을 갖는다. 브리지 회로는 2개의 주 스위칭 모듈을 포함하는데, 이들은 제 1 노드와 제 2 노드 사이에 하프 브리지 구성 (half bridge configuration) 으로 배열된다. 주 스위칭 모듈들은, 제 1 모듈이 출력 전류가 부하를 통해 제 1 방향으로 흐르게 하고, 제 2 모듈이 출력 전류가 부하를 통해 제 2 방향으로 흐르게 하도록, 교번하는 방식으로 제어되게 구성되고, 여기서 제 2 방향은 제 1 방향에 반대이다. 이 하프 브리지 구성은 유리한데, 왜냐하면 저장될 에너지가 (단일의 회수 커패시터 대신) 2개의 회수 커패시터들에 공급되기 때문이다. 따라서, 각 커뮤테이션 회로의 스위칭 모듈에 걸리는 전압이 감소되고, 결과적으로 거기에서 컴포넌트들에 대한 요건들이 완화될 수 있다. 자연적으로, 이것은 전체 비용/신뢰성 관점에서 유익하다. 또한, 그 때 부하 전류만이 하나의 스위칭 모듈을 통과하므로 브리지 회로에서 손실이 현저히 감소된다.
이러한 본 발명의 양태의 또 다른 바람직한 실시형태에 따르면, 인버터는 부하에 대해 역병렬로 배열되는 제 1 커뮤테이션 회로 및 제 2 커뮤테이션 회로를 포함한다. 제 1 커뮤테이션 회로는 제 1 노드에 접속된 제 1극과 제 2 노드에 접속된 제 2 극을 갖는다. 제 1 커뮤테이션 회로는 출력 전류가 부하를 통해 제 1 흐름 방향을 가지는 경우 부하로부터 에너지를 저장하고 출력 전류가 부하를 통해 제 2 흐름 방향을 가지는 경우 부하에 에너지를 피드백 (feed back) 하도록 구성된다. 제 2 커뮤테이션 회로는 제 2 노드에 접속된 제 1극과 제 1 노드에 접속된 제 2 극을 갖는다. 제 2 커뮤테이션 회로는 출력 전류가 부하를 통해 제 2 흐름 방향을 가지는 경우 부하로부터 에너지를 저장하고 출력 전류가 부하를 통해 제 1 흐름 방향을 가지는 경우 부하에 에너지를 피드백하도록 구성된다. 제 2 흐름 방향은 제 1 흐름 방향에 반대이다. 이 배열은 유리한데, 왜냐하면 이것은 하프 타입 뿐만 아니라 H-타입의 브리지 회로와 양립가능하기 때문이다.
이러한 본 발명의 양태의 추가의 바람직한 실시형태에 따르면, 버스는 버스 상에 전압 리플 (ripple) 를 억제하도록 구성된 적어도 하나의 평활화 인덕터 (smoothing inductor) 를 포함한다. 그에 의해, 부하에 상대적으로 스퓨리어스 프리 (spurious-free) 출력 전류가 제공될 수 있다.
이러한 본 발명의 양태의 또 다른 바람직한 실시형태에 따르면, 인버터는 적어도 2개의 커뮤테이션 회로들을 포함하는데, 이들은 제 1 노드와 제 2 노드 상에 서로 병렬로 연결된다. 여기서, 각 커뮤테이션 회로는 (즉, 논의되고 있는 커뮤테이션 회로에 의해) 핸들링될 각각의 에너지 범위에 적응된다. 예를 들면, 제 1 커뮤테이션 회로는 제 1 임계값까지의 에너지 레벨들에 사용되고; 제 2 커뮤테이션 회로는 제 1 임계값과 제 2 임계값 사이의 에너지 레벨들에 사용되는 등이다. 따라서, 하나의 인버터가 광범위하게 다양한 부하 및 전류 조건들에 사용될 수 있다.
본 발명의 다른 양태에 따르면, 그 목적은 처음에 기술된 방법에 의해 달성되고, 본 방법은 사이클릭 프로시저의 한 페이즈에서 회수 커패시터 양단의 커패시터 전압을 측정하는 것을 수반한다. 본 방법은 또한 회수 커패시터 양단의 최대 허용 전압 아래의 전압을 나타내는 설정된 제한 레벨 대비 커패시터 전압을 체크하는 것을 수반한다. 커패시터 전압이 설정된 제한 레벨보다 작으면, 방법은 사이클릭 프로시저의 다음 페이즈에서 회수 커패시터로부터 에너지 량이 취출되도록 에너지 흐름 제어 수단을 제어하는 것을 수반하는데, 그 에너지 량은 상기 커패시터 전압이 측정되었던 페이즈 이전의 페이즈에서 취출되는 에너지 량보다 적은 것으로 추정된다. 다른 한편, 커패시터 전압이 설정된 제한 레벨보다 크면, 본 방법은 사이클릭 프로시저의 다음 페이즈에서 회수 커패시터로부터 에너지 량이 취출되게 하도록 에너지 흐름 제어 수단을 제어하는 것을 수반하는데, 그 에너지 량은 상기 커패시터 전압이 측정되었던 페이즈 이전의 페이즈에서 취출되는 에너지 량보다 많은 것으로 추정된다. 이 방법은 유리한데, 왜냐하면 이것은 회수 커패시터가 항상 최적 에너지 량을 저장하도록, 커패시터 전압의 적응을 가능하게 한다.
이러한 본 발명의 양태의 하나의 바람직한 실시형태에 따르면, 커패시터 전압이 설정된 제한 레벨과 같으면, 본 방법은 사이클릭 프로시저의 다음 페이즈에서 회수 커패시터로부터 에너지 량이 취출되게 하도록 에너지 흐름 제어 수단을 제어하는 것을 수반하는데, 그 에너지 량은 상기 커패시터 전압이 측정되었던 페이즈 이전의 페이즈에서 취출되는 에너지 량과 같은 것으로 추정된다. 그러므로, 회수 커패시터에 저장된 에너지 량은 최적 레벨에서 유지될 수 있다.
본 발명의 추가의 양태에 따르면, 그 목적은, 컴퓨터의 내부 메모리에 로딩가능하고 프로그램이 컴퓨터 상에서 실행될 때 위에서 제안한 방법을 제어하는 소프트웨어를 포함하는 컴퓨터 프로그램에 의해 달성된다.
본 발명의 다른 양태에 따르면, 그 목적은 컴퓨터 판독가능 매체로서, 기록된 프로그램을 갖고, 프로그램은 위에서 제안된 방법을 수행하도록 컴퓨터를 제어하는, 컴퓨터 판독가능 매체에 의해 달성된다.
본 발명의 추가의 장점들, 유리한 특징들 및 응용들은 다음의 상세한 설명 및 종속항들로부터 자명해질 것이다.
이제 본 발명을 예들로서 개시된 바람직한 실시형태들에 의해 그리고 첨부 도면들을 참조하여 보다 면밀히 설명한다.
도 1은 종래 기술의 인버터에 대한 회로 도를 도시한다;
도 2a - 도 2b는 각각 종래 기술의 해법 및 본 발명의 실시형태들을 위한 인버터 브리지의 버스 전압에서의 변동에 응답하여 출력 전류가 변화하는 방식을 예시하는 그래프들을 도시한다.
도 3a - 도 3b는 각각 본 발명의 제 1 실시형태에 따른 인버터에 대한 블록도 및 회로도를 도시한다.
도 4a - 도 4b는 각각 본 발명의 제 2 실시형태에 따른 인버터에 대한 블록도 및 회로도를 도시한다.
도 5a - 도 5b는 각각 본 발명의 제 3 실시형태에 따른 인버터에 대한 블록도 및 회로도를 도시한다.
도 6a - 도 6b는 본 발명의 실시형태들에 따른 회수 커패시터 전압 및 출력 전류 사이의 관계를 예시하는 그래프들을 도시한다.
도 7은 본 발명에 따른 일반적인 방법을 흐름도에 의해 예시한다.
종래 기술의 설명
본 발명자들은 먼저, 위에서 언급된 문헌 EP 1 422 011로부터 알려진 종래 기술의 인버터에 대한 회로도를 도시하는 도 1를 참조한다. 인버터는 스위치되는 용접 타입 전력 공급부를 제공하고, DC 전원 (100), 스너버 회로 (SNB) 및 브리지 회로를 포함하는데, 이는 작업편 및 용접 토치 형태의 부하 (130) 에 교류 전류 (iout) 를 제공한다.
구체적으로, 알려진 인버터에서의 브리지 회로는 DC 전원 (100) 으로부터 제 1 라인 (+) 및 제 2 라인 (-) 사이에 배열된 스위치들 (S1, S2, S3 및 S4) 의 세트를 포함한다. 제 1 쌍의 스위치들 (S1 및 S2) 이 순방향에서 부하 (130) 를 통해 출력 전류 (iout) 를 리드 (lead) 하고, 제 2 쌍의 스위치들 (S3 및 S3) 이 반대 방향에서 부하 (130) 를 통해 출력 전류 (iout) 를 리드하도록, 스위치들이 쌍으로 교번하는 방식에서 제어된다.
스너버 회로 (SNB) 는 제 1 라인 (+) 에 접속된 제 1 극 (p1) 및 제 2 라인 (-) 에 접속된 제 2 극 (p2) 을 갖는 소위 4-극 (four-pole) 이다. 제 3 극 (p3) 및 제 4 극 (p4) 은 부하 (130) 의 각각의 측에 접속되어 그를 통해 환류 전류를 제공한다. 스너버 회로 (SNB) 는 회수 커패시터 (CR), 스너버 커패시터 (Csnub), 제 1 및 제 2 다이오드 (각각 DIN 및 DFW), 트랜지스터 스위치 (SOUT), 스너버 인덕터 (Lsnub) 및 환류 스위치들 (SFW1 및 SFW2) 의 쌍을 각각 포함한다. 스너버 커패시터 전압이 미리 결정된 전압, 이를테면 300 볼트를 초과할 때 스너버 회로 (SNB) 는 스너버 커패시터 (Csnub) 로부터 에너지를 회수한다. 에너지는 스위치 (SOUT) 와 직렬의 스너버 인덕터 (Lsnub) 를 사용하여 회수된다. 스위치 (SOUT) 가 온 (on) 일 때, 그것은 스너버 인덕터 (Lsnub), 스위치 (SOUT), 스너버 커패시터 (Csnub), 인버터 브리지의 "온" (ON) 레그 (예를 들면 S1 및 S2) 및 부하 (130) 를 포함하는 회로를 완성한다. 스너버 커패시터 전압이 임계값을 초과할 때 스위치 (SOUT)가 온이 되고, 전압이 그 임계값 또는 다른 임계값 아래로 떨어질 때 스위치 (SOUT)가 오프된다 (그래서 히스테리시스 (hysteresis) 가 달성된다). 스위치 (SOUT)가 온인 동안, 전류는 스너버 커패시터 (Csnub) 로부터 에너지를 회수하는 스너버 인덕터 (Lsnub) 를 통해 흐른다. 스위치가 오프가 될 때, 스너버 인덕터 (Lsnub) 에 저장된 에너지는, 에너지가 회수될 때까지, (출력 전류 (iout) 의 방향에 따라) 환류 스위치들 (SFW1 또는 SFW2) 중 하나와 제 2 다이오드 (DFW) 를 포함하는 환류 경로를 통해 부하 (130) 에 반환된다.
환류 스위치들 (SFW1 및 SFW2) 로부터 발생되는 회로 복잡성에 더하여, 종래 기술의 설계는 출력 전류 (iout) 의 방향이 변경될 수 있는 신속성에 부정적인 영향을 미친다. 즉, 스너버 인덕터 (Lsnub) 는 임시 에너지 자장소로 동작하므로, 이것은 스위치 (SOUT) 를 통한 전류의 변화를 방해한다. 다른 말로, 스너버 인덕터 (Lsnub) 는 커뮤테이션 사이클 동안 출력 전류 (iout) 의 시간 미분값을 제한한다. 이 효과는 높은 인덕턴스를 갖는 부하 (130) 에 대하여 및/또는 높은 출력 전류 (iout) 에서 특히 현저해진다.
본 발명의 바람직한 실시형태들의 설명
아래에서 자명한 바처럼, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b 또는 도 7을 참조하여 논의된 본 발명의 실시형태들 중 어느 것도 이러한 불리한 효과를 겪지 않는다.
도 2a는 시간 t의 함수로서 버스 라인에 걸리는 버스 전압 (uAB (t)) 에 대한 2개의 별개의 그래프들을 도시한다. 제 1 그래프 (점선) 는 가정적인 인버터 설계에 대한, 하지만 본질적으로 도 1을 참조하여 위에서 설명된 버스 전압 (uAB(t)) 를 나타내고; 제 2 그래프 (굵은 선) 는 본원에서 설명된 본 발명의 실시형태들에 따라 적용될 수 있는 버스 전압 (uAB(t)) 를 나타낸다. 도 2b는 도 2a의 버스 전압 (uAB(t)) 에 대응하는 시간 t 의 함수로서 출력 전류 (iout(t)) 를 나타내는 그래프를 도시한다.
시간 t1의 제 1 지점에서, 버스 전압 (uAB(t)) 은 초기 레벨 (UAB - nom) 으로부터 상승되고, 시간 t2의 제 2 지점에서, 버스 전압 (uAB(t)) 은 최대값 (UAB - max) 에 도달한다. 이 구간 (interval) 동안, 본 발명자들은 종래 기술의 설계 및 본 발명의 실시형태들의 버스 전압 (uAB(t)) 은 본질적으로 같은 형상을 갖는 것으로 간주한다.
시간 t1의 제 1 지점에 이르기까지, 출력 전류 (iout(t)) 는 최대 네가티브 값 (-Imax) 를 갖는다 (즉, 최대 크기 (magnitude) 와 도 1의 화살표에 반대의 흐름 방향을 갖는다). t1에서 버스 전압 (uAB(t)) 의 단계에 대응하여, 출력 전류 (iout(t)) 는 (반전되기 위하여) 램프 다운 (ramp down) 되기 시작한다. 시간 t2의 제 2 지점에서, 출력 전류 (iout(t)) 는 본 발명의 실시형태들뿐만 아니라, 종래 기술 설계에 대하여 0이 된다.
종래 기술 설계에서, 버스 전압 (uAB(t)) 은 시간 t2의 제 2 지점에서 중간 레벨로 스텝 다운 (step down) 된다. 스너버 인덕터 (Lsnub) 와 전류 경로에서 그의 저장된 에너지와 결합한 그러한 조기 전압 감소는 출력 전류 (iout(t)) 의 반전을 현저히 늦춘다.
하지만, 본 발명의 실시형태들에 따르면, 버스 전압 (uAB(t)) 은 시간 t2의 제 2 지점 후, 시간 t3의 제 3 지점 주변 초기 레벨 (UAB - nom) 로 낮아진다. 그후, 버스 전압 (uAB(t)) 은 바람직하게는 프로시저의 후속 사이클까지 초기 레벨 (UAB-nom) 에 남는다.
종래 기술의 설계에서, 버스 전압 (uAB(t)) 은 시간 t3의 제 3 지점 후 시간 t4의 제 4 지점까지 중간 레벨에 남는다. 이것은 출력 전류 (iout(t)) 를 비교적 높은 레벨로 구동하는데 필요하다. 그럼에도 불구하고, 도 2b에 도시된 바처럼, 시간 t4의 제 4 지점에서, 출력 전류 (iout(t)) 는 아직 적절한 레벨에 도달하지 않았다. 그러므로, 시간 t4의 제 4 지점과 시간 t5의 더 나중 지점 사이에서, DC 전원 (100) 은, 출력 전류 (iout(t)) 가 최대 포지티브 값 (Imax) 에 도달하도록, 추가 에너지로 보충해야 한다.
종래 기술의 설계와 발명의 실시형태들 양자 모두에 있어서, 출력 전류 (iout (t)) 는 램핑 업 (ramping up) 되고 시간 t2의 제 2 지점에서 부하 (130) 를 통해 반대 방향으로 흐르기 시작한다. 본 발명의 실시형태들에 따르면, 이 램핑 업은 본질적으로 시간 t1의 제 1 지점과 시간 t2의 제 2 지점 사이의 램핑 다운처럼 신속하다. 즉, 시간 t1의 제 1 지점 및 시간 t2의 제 2 지점 사이의 지속 기간은 시간 t2의 제 2 지점과 t3의 제 3 지점 사이의 지속 기간과 대략적으로 같다. 하지만, 종래 기술의 설계에서, 시간 t3의 제 3 지점에서, 출력 전류 (iout(t)) 는 최대 포지티브 값 (Imax) 의 약 절반에 도달했을 뿐이다. 다른 말로, 버스 상의 소정 전압 단계 (UAB - max) 에 대해, 0으로부터 최대 포지티브 값 (Imax) 으로 출력 전류 (iout(t)) 를 램핑 업하는 것은, 일응, 종래 기술의 설계에 대해 약 2배의 긴 시간이 소요된다. 이 가정은, 스너버 인덕터 (Lsnub) 가 부하 (130) 의 인덕턴스와 대략적으로 같은 인덕턴스를 가지는 것을 조건으로 참이다.
본 발명의 실시형태들에 따르면, 0으로부터 최대 포지티브 값 (Imax) 으로의 출력 전류 (iout) 의 램핑 업은 시간이 덜 소요되는데, 왜냐하면 버스 전압 (uAB(t)) 이 더 높은 레벨에서 더 오래 유지될 수 있기 때문이다. 자연적으로, 이것은 커뮤테이션 속력에 대해 유리하다. 또한, 전력 레벨은 더 적은 변화를 보일 것이다.
종래 기술의 설계에서, 본 발명의 실시형태들의 램프 업 시간에 대응되는, 0으로부터 Imax로의 출력 전류 (iout(t)) 의 램프 업 시간이 요망되는 경우, 최대 버스 전압 (UAB - max) 이 실질적으로 상승되야 한다. 결국, 이것은 포함된 컴포넌트들에 대한 더 높은 전압 요건들에 기인한 상당한 비용 증가를 초래한다.
도 3a는 본 발명의 제 1 실시형태에 따른 인버터에 대한 블록도를 도시한다. 인버터는 부하 (130) 에 교류 전류 (iout) 를 제공하도록 적응된다. 본 발명에 따르면, 부하 (130) 가 용접 회로를 포함하는 것으로 가정된다. 따라서, 부하 (130) 는 다양한 컴포넌트들 및 엘리먼트들, 이를테면 전류 컨덕터, 토치, 아크 및 클램프 (그리고 이들 컴포넌트들 및 엘리먼트들과 관련된 저항, 인덕턴스 및 커패시턴스) 를 포함할 수 있다.
제안된 인버터는 적어도 하나의 커뮤테이션 회로 (110) 및 브리지 회로 (120) 를 포함한다. 적어도 하나의 커뮤테이션 회로 (110) 는 DC 전원 (100) 으로부터 전력을 수신하고, 사이클릭 프로시저의 저장 페이즈 동안 부하 (130) 에서 인덕티브 엘리먼트 (inductive element) 들로부터 에너지를 수신하고, 사이클릭 프로시저의 피드백 페이즈 동안 부하 (130) 로의 에너지 피드백을 제어하도록 구성된다. 통상적으로, 이것은 DC 전원 (100) 의 버스 (105) 에 대한 전압의 변화를 수반한다.
커뮤테이션 회로 (110) 및 브리지 회로 (120) 그리고 제안된 인버터의 동작을 도 3b 내지 도 7을 참조하여 아래에서 상세히 설명한다. 하지만, 일반적으로 커뮤테이션 회로 (110) 는 회수 커패시터 및 그 회수 커패시터에서의 에너지 저장 및 그 회수 커패시터로부터의 에너지 취출을 제어하도록 구성된 에너지 흐름 제어 수단을 포함한다. 브리지 회로 (120) 는 적어도 하나의 커뮤테이션 회로 (110) 에 접속된다. 브리지 회로 (120) 는 교류 전류 (iout) 를 부하 (130) 에 전달하도록 구성되는데, 이는 따라서 브리지 회로 (120) 를 통해 버스 (105) 에 갈바닉 접속된다. 커뮤테이션 회로 (110) 는 제 1 노드 (A) 및 제 2 노드 (B) 의 각각에 접속된 각각의 극을 갖는 2-극이다. 커뮤테이션 회로 (110) 는 부하 (130) 로부터 에너지를 수신하고 에너지를 부하 (130) 에 제 1 및 제 2 노드들을 통해, 직접적으로 또는 브리지 회로 (120) 를 경유하는 것 중 어느 일방에 의해 피드백하도록 배열된다. 여기서, 물론 용어 "2-극" (two-pole) 은 전력 회로를 지칭한다, 즉 커뮤테이션 회로 (110) 는 또한 측정 및 제어 신호들을 위한 다수의 추가 인터페이스들을 포함할 수도 있다.
인버터는 제어 유닛 (140) 을 포함하거나 제어 유닛 (140) 과 관련될 수 있다. 다음으로, 이 유닛은 DC 전원 (100), 커뮤테이션 회로 (110) 및 브리지 회로 (120) 로부터 적어도 하나의 측정 신호 (m1, mi 및 mm) 를 수신한다. 측정 신호들 (m1, mi 및 mm) 은 인버터의 전류 상태를 반영한다. 측정 신호들 (m1, mi 및 mm) 에 응답하여, 제어 유닛 (140) 은 인버터의 거동을 제어하기 위해, DC 전원 (100), 커뮤테이션 회로 (110) 및 브리지 회로 (120) 에 대한 제어 신호들 (c1, cj 및 cn) 의 세트를 생성한다. 바람직하게는, 제어 유닛 (140) 은 아래에 설명된 원리들에 따라 인버터를 제어하기 위한 소프트웨어를 저장하는 메모리 모듈 (M) 을 포함하거나 그 메모리 모듈 (M) 과 관련된다 (즉, 본질적으로 측정 신호들 (m1, mi 및 mm) 을 수신하고 제어 신호들 (c1, cj 및 cn) 을 생성한다).
이제 도 3b를 참조해, 본 발명자들은 본 발명의 제 1 실시형태에 따른 인버터에 대한 회로도를 본다. 인버터는 용접 회로를 포함하는 부하 (130) 에 교류 전류 (iout) 를 제공한다. 전류 (iout) 는 사이클릭 프로시저에 따라 변화한다.
본 발명의 이 실시형태에서, 커뮤테이션 회로 (110) 및 브리지 회로 (120) 는 양자 모두 DC 전원 (100) 의 버스 (105) 에 접속된다. 여기서, 버스 (105) 는 제 1 라인 (+) 및 제 2 라인 (-) 에 의해 표시된다. 버스 (105) 는 또한 브리지 회로 (120) 를 통해 부하 (130) 에 갈바닉 접속된다. 따라서, 예를 들면, DC 전원 (100) 과 부하 (130) 사이에 변환 수단이 존재하지 않는다. 하지만, 갈바닉 접속 (galvanic connection) 은 다이오드, 트랜지스터 및/또는 어느 다른 형태의 스위칭 수단을 포함할 수도 있다.
브리지 회로 (120) 는 버스 (105) 를 통해 커뮤테이션 회로 (110) 에 접속되고, 브리지 회로 (120) 는, 예를 들어 제어 유닛 (140) 에서 비롯되는 제어 신호들에 응답하여 교류 전류 (iout) 를 부하 (130) 에 전달하도록 구성된다. 브리지 회로 (120) 는 4개의 주 스위칭 모듈 (S1, S2, S3 및 S4) 을 각기 포함하는데, 이들은 제 1 노드 (A) 와 제 2 노드 (B) 사이에 풀 (또는 H-) 브리지 구성으로 배열된다. 주 스위칭 모듈들은 쌍으로 교번하는 방식으로 제어되도록 구성된다. 이것은, 제 1 쌍의 주 스위칭 모듈들 (S1 및 S2) 이 출력 전류 (iout) 가 (도 3b의 화살표로 표시된 바처럼) 부하 (130) 를 통해 제 1 방향으로 흐르게 하도록 구성되고, 제 2 쌍의 주 스위칭 모듈들 (S3 및 S4) 이 출력 전류 (iout) 가 부하 (130) 를 통해 반대 방향 (즉 도 3b의 화살표의 반대 방향) 으로 흐르게 하도록 구성되는 것을 의미한다.
커뮤테이션 회로 (110) 는, 부하 (130) 에서 인덕티브 엘리먼트들로부터의 사이클릭 프로시저 수신 에너지의 저장 페이즈 동안, 그리고 부하 (130) 로의 사이클릭 프로시저 제어 에너지 피드백의 피드백 페이즈 동안, DC 전원 (100) 으로부터 전력을 수신하도록 구성된다. 커뮤테이션 회로 (110) 는 제 1 노드 (A) 에 접속된 제 1 극 (p1) 및 제 2 노드 (B) 에 접속된 제 2 극 (p2) 을 갖는 2-극이다. 제 1 노드 (A) 는 또한 버스의 제 1 라인 (+) 에 접속되고, 제 2 노드 (B) 는 또한 버스 (105) 의 제 2 라인 (-) 에 접속된다. 위에 언급된 바처럼, 전력 회로의 제 1 극 (p1) 및 제 2 극 (p2) 이외에, 커뮤테이션 회로 (110) 는 바람직하게는 거기에서 적어도 하나의 스위치의 동작을 제어하기 위한 측정 및 제어 인터페이스들의 세트를 포함할 수도 있다. 커뮤테이션 회로 (110) 는 회수 커패시터 (CR) 및, 그 회수 커패시터 (CR) 에서의 에너지 저장 및 그 회수 커패시터 (CR) 로부터의 에너지 취출을 제어하도록 구성된 에너지 흐름 제어 수단을 포함한다. 본 발명의 이 실시형태에서, 에너지 흐름 제어 수단은 다이오드 (DIN) 형태의 제 1 흐름 제어 수단 및 트랜지스터 스위치 (SOUT) 형태의 제 2 흐름 제어 수단에 의해 나타내어진다.
다이오드 (DIN) 는 에너지가 회수 커패시터 (CR) 에 저장되는 것을 허용하도록 구성된다. 이 역할은 시간 t의 함수로서 회수 커패시터 (CR) 에 대한 전압 (uCR(t)) 과 시간 t의 함수로서 출력 전류 (iout(t)) 를 각각 나타내는 도 6a 및 도 6b를 참조하여 예시될 수 있다. 출력 전류 (iout(t)) 는 I1의 최대 포지티브 값을 갖는다고 가정하기로 한다. 이 출력 전류 (iout(t)) 는 회수 커패시터 (CR) 에 대한 전압 (U1) 을 상승시킨다. 먼저, 출력 전류 (iout(t)) 는 I1에서 일정하게 유지되고, 따라서 전압 (uCR(t)) 은 일정한 값을 갖는다. 하지만, 시간 tb 의 지점에서, 출력 전류 (iout(t)) 의 반전이 개시된다. 결과적으로, 출력 전류 (iout(t)) 는 강하되고, 다이오드 (DIN) 는 에너지가 회수 커패시터 (CR) 에 공급되는 것을 허용하고 전압 (uCR(t)) 은 거기에서 증가하기 시작한다. 전압 (uCR(t)) 은 피크 값에 도달하고, 그 다음 다시 감소하기 시작한다. 이것은 출력 전류 (iout(t)) 가 부하 (130) 및 닫힌 트랜지스터 스위치 (SOUT) 를 통해 반대 방향으로 흐르기 시작하는 것의 효과이다.
시간 tc의 나중 지점에서, 트랜지스터 스위치 (SOUT) 는, 예를 들어, 제어 유닛 (140) 으로부터 제어 신호 (cj) 를 통해, 개방 상태로 제어된다. 결과적으로, 회수 커패시터 (CR) 에 대한 전압 (uCR(t)) 이 tc 에서 가졌던 레벨에서 보존된다 (이는 통상적으로 초기 일정 값 (U1) 과 대략적으로 같다). tc에서, 출력 전류 (iout(t)) 는 또한 -I1의 최대 네가티브 값에 도달하는데 이는 출력 전류 (iout(t)) 의 반전이 다시 개시될 때까지 유지된다. 따라서, 트랜지스터 스위치 (SOUT) 는 회수 커패시터 (CR) 에 일시적으로 저장된 에너지가 부하 (130) 에 사이클릭 프로시저의 특정 페이즈들 동안 공급되도록 하는데, 이는 피드백 페이즈들로 지칭될 수도 있다. 따라서, 인버터 설계는 높은 전력 효율 및 출력 전류 (iout(t)) 의 신속한 반전을 가능하게 한다.
그 대신 출력 전류 (iout(t)) 가 I1 보다 큰 I2의 최대 포지티브 값을 갖는 경우, 전압 (uCR(t)) 이 U1 아래 일정한 값 U2에서 시작할 필요가 있다. 즉, 그러한 경우에 (사이클릭 프로시저의 소정 주파수에 대해), 출력 전류 (iout(t)) 의 반전이 시간 ta의 조기 지점에서 (즉 tb 이전에) 시작해야 하고; 동시에, 다이오드 (DIN) 는 회수 커패시터 (CR) 로의 에너지의 입력을 개시하게 된다. 결과적으로, 회수 커패시터 (CR) 에 대한 전압 (uCR(t)) 이 피크 값에 도달하기 전에, 회수 커패시터 (CR) 는 더 많은 에너지를 수신하게 된다. 피크 전압에 도달한 후에, 트랜지스터 스위치 (SOUT) 는 에너지가 회수 커패시터 (CR) 를 떠나 부하 (130) 에 공급되는 것을 허용한다. 시간 td의 지점에서 (tc 후에), 트랜지스터 스위치 (SOUT) 는 개방 상태로 제어되고, 회수 커패시터 (CR) 에 대한 전압 (uCR(t)) 은 대략적으로 U2 에서 보존된다.
이제 도 3b를 참조하면, 에너지 흐름 제어 수단 (DIN 및 SOUT) 은 바람직하게는 스위칭 모듈 (111) 에 배열되고, 여기서 제 1 흐름 제어 수단 (DIN) 은 제 2 흐름 제어 수단 (SOUT) 과 병렬로 접속된다. 이 설계는 회수 커패시터 (CR) 로의 에너지 유입 및 회수 커패시터 (CR) 로부터의 에너지 유출을 제어하는 것을 매우 간단하게 만든다. 또한 바람직하게는, 스위칭 모듈 (111) 은 회수 커패시터 (CR) 와 직렬로 접속된다.
이것은, (도 3b에 예시된 것처럼) 버스 (105) 가 제 1 및 제 2 라인 (+ 또는 -) 중 적어도 하나에서 평활화 인덕터 (Ls) 를 포함하는 경우 마찬가지로 유리하다. 평활화 인덕터 (Ls) 는 버스 (105) 상에서 전압 리플을 억제하여 인버터로부터 전달되는 전력의 질을 향상시키도록 구성된다.
또한, 회수 커패시터 (CR) 에 대해 적절한 전압 (uCR(t)) 을 구축하기 위하여, 특정 시작 프로시저를 채용하는 것이 바람직하다. 이것은, 용접 작업의 시작시 간략하게 버스 (105) 를 단락시키거나 또는 부하 (130) 로의 에너지의 피드백 없이 제 1 수의 출력 전류 (iout(t)) 의 반전들의 실행을 수반할 수도 있다.
도 4a는 본 발명의 제 2 실시형태에 따른 인버터에 대한 블록도를 도시하고, 도 4b는 대응하는 회로도를 도시한다.
이 실시형태에서, DC 전원 (100) 은 제 1 라인 (+), 제 2 라인 (-) 그리고 센터 포인트 라인 (0) 을 포함하는 버스 (105) 를 갖는다. 제 1 라인 (+) 는 제 1 전압 레벨을 갖고, 제 2 라인 (-)는 제 2 전압 레벨을 갖고, 센터 포인트 라인 (0) 은 제 1 전압 레벨과 제 2 전압 레벨 사이의 전압 레벨 (이를테면 0 또는 접지 전압) 을 갖는다.
위와 유사하게, 1개의 브리지 회로 (120) 가 포함된다. 하지만, 여기서, 인버터는 2개의 커뮤테이션 회로들 (110a 및 110b) 을 각각 갖는다. 도 3b를 참조하여 위에서 설명된 바처럼 후자의 기능, 및 각각의 회로 (110a 및 110b) 는 회로 (110) 과 같은 구성을 가질 수도 있다. 제 1 커뮤테이션 회로 (110a) 는 제 1 노드 (A) 에 접속된 제 1극 (p1a) 과 센터 포인트 라인 (0) 에 접속된 제 2 극 (p2a) 을 갖는다. 제 2 커뮤테이션 회로 (110b) 는 센터 포인트 라인 (0) 에 접속된 제 1극 (p1b) 과 제 2 노드 (B) 에 접속된 제 2 극 (p2b) 을 갖는다. 제 1 노드 (A) 는 또한 제 1 라인 (+) 에 접속되고, 제 2 노드 (B) 는 또한 제 2 라인 (-) 에 접속된다.
본 발명의 제 2 실시형태에서, 브리지 회로 (120) 는 각각 제 1 노드 (A) 및 제 2 노드 (B) 사이에 하프 브리지 구성으로 배열된 2개의 주 스위칭 모듈들 (S1 및 S2) 을 포함한다. 주 스위칭 모듈들 (S1 및 S2) 은, 제 1 주 스위칭 모듈 (S1) 이 출력 전류 (iout) 가 부하 (130) 를 통해 제 1 방향 (도 4b에서 화살표 반대 방향) 으로 흐르게 하고, 제 2 주 스위칭 모듈 (S2) 이 출력 전류 (iout) 가 부하 (130) 를 통해 제 2 방향 (도 4b에서 화살표에 의해 표시된 방향) 으로 흐르게 하도록, 교번하는 방식으로 제어되게 구성된다.
도 5a는 본 발명의 제 3 실시형태에 따른 인버터에 대한 블록도를 도시하고, 도 5b는 대응하는 회로도를 도시한다. 여기서, 위와 유사하게, DC 전원 (100) 은 버스 (105) 를 갖는데, 이는 DC 전원 (100) 으로부터, 그에 갈바닉 접속되는 부하 (130) 로 전력을 포워딩 (forwarding) 하도록 배열된다. 브리지 회로 (120) 는 버스 (105) 에 접속되고, 다음으로 브리지 회로 (120) 는 제 1 커뮤테이션 회로 (110a) 및 제 2 커뮤테이션 회로 (110b) 에 각각 접속된다.
브리지 회로 (120) 는 풀 (H-) 브리지를 포함하거나 (도 3a 및 도 3b를 참조하여 위에서 설명된 제 1 실시형태 참조), 또는 하프 브리지를 포함하는 것 (도 4a 및 도 4b를 참조하여 위에서 설명된 제 2 실시형태 참조) 중 어느 한쪽일 수도 있다. 그러므로, 브리지 회로 (120) 는 도 5b에서 또한 블록 형태로 나타내어진다. 회로의 대안의 구성들은 도 3b 및 도 4b 에 각각 예시된 본 발명의 제 1 실시형태 및 제 2 실시형태들로부터 분명하다. 브리지 회로 (120) 가 풀 (H-) 브리지를 포함하면, 버스 (105) 는 제 1 라인 (+) 및 제 2 라인 (-) 을 포함할 뿐이다. 하지만, 브리지 회로 (120) 가 하프 브리지를 포함하면, 버스 (105) 는 또한 도 5a 및 도 5b에서 단속선으로 예시된 센터 포인트 라인 (0) 을 포함한다.
어느 경우든, 커뮤테이션 회로들 (110a 및 110b) 은 양자 모두 브리지 회로 (120) 의 제 1 노드 (A) 및 제 2 노드 (B) 사이에 배열된다. 제 1 커뮤테이션 회로 (110a) 및 제 2 커뮤테이션 회로 (110b) 는 또한 부하 (130) 에 대해 역병렬 (anti-parallel) 로 배열된다. 이것은 제 1 커뮤테이션 회로 (110b) 가 제 1 노드 A에 접속된 제 1극 (p1b) 과 제 2 노드 (B) 에 접속된 제 2 극 (p2b) 을 갖는다는 것을 의미한다. 제 1 커뮤테이션 회로 (110b) 는 출력 전류 (iout) 가 부하 (130) 를 통해 제 1 흐름 방향 (도 5b에서 화살표 반대 방향) 을 가지는 경우, 부하 (130) 로부터 에너지를 저장하고 출력 전류 (iout) 가 부하 (130) 를 통해 제 2 흐름 방향 (도 5b에서의 화살표에 의해 나타내어지는 방향) 을 가지는 경우 부하 (130) 에 에너지를 피드백하도록 구성된다. 다른 한편, 제 2 커뮤테이션 회로 (110a) 는 제 2 노드 (B) 에 접속된 제 1극 (p1a) 과 제 1 노드 (A) 에 접속된 제 2 극 (p2a) 을 갖는다. 따라서, 제 2 커뮤테이션 회로 (110a) 는 출력 전류 (iout) 가 부하 (130) 를 통해 제 2 흐름 방향을 가지는 경우 부하 (130) 로부터 에너지를 저장하고 출력 전류 (iout) 가 부하 (130) 를 통해 제 1 흐름 방향을 가지는 경우 부하 (130) 에 에너지를 피드백하도록 구성된다.
제 1 커뮤테이션 회로 (110b) 는 저장 페이즈 동안 제 1 회수 커패시터 (CRb) 에 부하 (130) 로부터 에너지를 저장하고, 피드백 페이즈 동안 이 커패시터로부터의 에너지를 부하 (130) 로 피드백하도록 구성된다. 제 1 회수 커패시터 (CRb) 에 공급되고 제 1 회수 커패시터 (CRb) 로부터 취출되는 에너지는 제 1 스위칭 모듈 (111b) 을 통해 제어된다. 바람직하게는, 제 1 스위칭 모듈 (111b) 은, 에너지가 제 1 회수 커패시터 (CRb) 에 저장되는 것을 허용하도록 구성된 제 1 흐름 제어 수단 (DINb) 및 제 1 회수 커패시터 (CRb) 에 저장된 에너지가 부하 (130) 에 공급되게 하도록 구성된 제 2 흐름 제어 수단 (SOUTb) 을 포함한다. 제 2 커뮤테이션 회로 (110a) 는 저장 페이즈 동안 제 2 회수 커패시터 (CRa) 에 부하 (130) 로부터 에너지를 저장하고, 피드백 페이즈 동안 이 커패시터로부터의 에너지를 부하 (130) 로 피드백하도록 구성된다. 제 2 회수 커패시터 (CRa) 에 공급되고 제 2 회수 커패시터 (CRa) 로부터 취출되는 에너지는 제 2 스위칭 모듈 (111a) 을 통해 제어된다. 바람직하게는, 제 2 스위칭 모듈 (111a) 은, 에너지가 제 2 회수 커패시터 (CRa) 에 저장되는 것을 허용하도록 구성된 제 3 흐름 제어 수단 (DINa) 및 제 2 회수 커패시터 (CRa) 에 저장된 에너지가 부하 (130) 에 공급되게 하도록 구성된 제 4 흐름 제어 수단 (SOUTa) 을 포함한다.
본 발명의 제 3 실시형태는 제 1 및 제 2 실시형태들에 비해 약간 불리하다는 것에 유의해야 한다. 즉, 제 3 실시형태의 설계에 따르면, 어느 평활화 인덕턴스 (LSA 및/또는 LSB) 에 저장된 에너지는 부하 (130) 로 피드백될 수 없다. 대신에, 이 에너지는 열 형태로 손실되게 된다.
도 3a에 설명된 본 발명의 제 1 실시형태와 유사하게, 제 2 및 제 3 실시형태들에 따른 인버터는, 도 4a 및 도 5a 각각에 도시된 제어 유닛 (140) 을 포함할 수도 있거나 또는 그 제어 유닛 (140) 과 관련될 수도 있다. 제어 유닛 (140) 은 DC 전원 (100), 커뮤테이션 회로들 (각각 110a 및 110b), 및 브리지 회로 (120) 로부터 적어도 하나의 측정 신호 (m1, mia, mib 및 mm) 를 각각 수신하도록 구성된다. 측정 신호들 (m1, mia, mib 및 mm) 은 인버터의 전류 상태를 반영한다. 측정 신호들 (m1, mia, mib 및 mm) 에 응답하여, 제어 유닛 (140) 은 인버터의 거동을 제어하기 위해, DC 전원 (100), 커뮤테이션 회로들 (각각, 110a 및 110b), 그리고 브리지 회로 (120) 에 대한 제어 신호들 (c1, cja, cjb 및 cn) 의 세트를 각각 생성한다. 바람직하게는, 제어 유닛 (140) 은 아래에 설명된 원리들에 따라 인버터를 제어하기 위한 소프트웨어를 저장하는 메모리 모듈 (M) 을 포함하거나 또는 그 메모리 모듈 (M) 과 관련된다 (즉, 본질적으로 측정 신호들 (m1, mia, mib 및 mm) 을 수신하고 제어 신호들 (c1, cja, cjb 및 cn) 을 생성한다).
바람직하게는, 위에 설명된 본 발명의 실시형태에서, 평활화 인덕터 (LSA 및/또는 LSB) 가 도 4b 및 도 5b에 예시된 제 1 라인 (+) 및 제 2 라인 (-)의 일방 또는 양방 및/또는 센터 포인트 라인 (0) 에 포함된다 (미도시). 평활화 인덕터 (LSA 및 LSB) 는 버스 (105) 상에서 전압 리플을 억제하여 인버터에 노이즈가 적은 에너지를 제공하도록 구성된다.
본 발명의 추가의 실시형태 (미도시) 에 따르면, 인버터는 적어도 2개의 커뮤테이션 회로 (110) 를 포함하는데, 이들은 버스 (105) 상에서 서로 병렬로, 즉 인버터 설계에 따라, 제 1 노드 (A) 와 제 2 노드 (B) 사이, 또는 제 1 노드 (A) 와 센터 포인트 라인 (0) 사이 센터 포인트 라인 (0) 과 제 2 노드 (B) 사이에 각각 연결된다. 여기에서 각 커뮤테이션 회로 (110) 는 핸들링될 각각의 에너지 범위에 적응된다. 그에 의해, 제 1 커뮤테이션 회로는 제 1 임계값까지의 에너지 레벨들에 사용될 수 있고; 제 2 커뮤테이션 회로는 제 1 임계값과 제 2 임계값 사이의 에너지 레벨들에 사용되는 등이다. 즉, 소정 크기의 회수 커패시터 (CR) 가 특정 범위의 전류/부하 인덕턴스에 대해 최적화될 수 있을 뿐이다. 하지만, 선택할 (각 회로가 상이한 특성을 갖는) 병렬 커뮤테이션 회로들 (110) 의 뱅크 (bank) 를 가짐으로써, 폭넓게 다양한 부하 및 전류 조건들에 대하여 하나의 인버터를 채용하는 것이 가능하다.
요약하기 위하여, 이제 본 발명자들은 도 7에 있는 흐름도를 참조하여 본 발명에 따른 방법을 설명한다. 구체적으로, 본 방법은, 컴포넌트들이 과충전으로 인해 손상되는 위험성 없이 회수 커패시터 (CR) 가 최대량의 에너지를 저장하도록 회수 커패시터 전압 (uCR(t)) 을 조정하는 것에 관련된다. 즉, 이는 부하 (130) 에 최대 가능한 에너지 피드백을 발생시킨다.
제 1 단계 (710) 는 사이클릭 프로시저의 한 페이즈 동안 회수 커패시터 (CR) 양단의 전압을 측정한다. 바람직하게는, 전압이 연속적으로 (또는 적어도 반복적으로) 측정되고 피크 값이 등록된다. 그 다음 단계 (720) 는 단계 (710) 에서 측정된 전압이 회수 커패시터 (CR) 양단의 최대 허용 전압을 나타내는 설정된 제한 레벨보다 작은지를 체크한다. 단계 (720) 은 사이클릭 프로시저의 소정 페이즈가 종료된 후 실행되거나, 또는 이 페이즈 동안 반복적으로 실행되는 것 중 어느 하나일 수도 있다.
단계 (720) 에 의해 회수 커패시터 (CR) 양단의 전압이 설정된 제한 레벨 보다 작다는 것을 알아내면, 단계 (730) 이 이어진다. 단계 (730) 은 사이클릭 프로시저의 이전 페이즈에 저장되었던 것보다 많은 에너지가 회수 커패시터 (CR) 에 저장되도록 에너지 흐름 제어 수단을 제어한다. 도 6a에서, 이것은 정현 피크의 우측 상에서의 uCR-1(t) 또는 uCR -2(t) 의 일정한 전압 레벨이 정현 피크의 좌측 상에서보다 높아지도록, (각각 tc 또는 td보다) 약간 더 이른 시간의 지점에서 제 2 흐름 제어 수단 (SOUT) 을 통해 회수 커패시터 (CR) 로부터의 에너지의 공급을 중단시키는 것과 동등하다.
단계 (720) 에 의해, 회수 커패시터 (CR) 양단의 전압이 설정된 제한 레벨 보다 작지 않다는 것을 알아내면 (즉 최대 수용가능한 전압까지 적절한 여유 (margin) 가 있지 않으면), 단계 (740) 가 이어진다. 단계 (740) 은 사이클릭 프로시저의 이전 페이즈에 저장되었던 것보다 적은 에너지가 회수 커패시터 (CR) 에 저장되도록 에너지 흐름 제어 수단을 제어한다. 도 6a에서, 이것은 정현 피크의 우측 상에서의 uCR -1(t) 또는 uCR -2(t) 의 일정한 전압 레벨이 정현 피크의 좌측 상에서보다 낮아지도록, (각각 tc 또는 td 보다) 약간 더 나중 시간의 지점까지 제 2 흐름 제어 수단 (SOUT) 을 통해 회수 커패시터 (CR) 로부터의 에너지의 공급을 계속하는 것과 동등하다.
단계 (730) 또는 단계 (740) 후에, 프로시저는 단계 (710) 로 루프백 (loop back) 된다.
바람직하게는, 단계 (720) 에 의해 회수 커패시터 (CR) 양단의 전압이 설정된 제한 레벨과 같으면, 본 방법은 사이클릭 프로시저의 다음 페이즈에서 회수 커패시터로부터 에너지 량이 취출되게 하도록 에너지 흐름 제어 수단을 제어하는 것을 수반하는데, 그 에너지 량은 상기 사이클릭 프로시저의 이전의 페이즈에서 회수 커패시터 (CR) 로부터 취출된 에너지 량과 같은 것으로 추정된다. 도 6a에서, 이것은 정현 피크의 우측 상에서의 uCR -1(t) 또는 uCR -2(t) 의 일정한 전압 레벨이 정현 피크의 좌측 상에서의 일정한 전압 레벨과 같아지도록, 각각 tc 또는 td에서 제 2 흐름 제어 수단 (SOUT) 을 통해 회수 커패시터 (CR) 로부터의 에너지의 공급을 중단시키는 것과 동등하다. 이것은, 대략 0 이거나 또는 부하 (130) 의 인덕턴스에 비해 무시가능한 평활화 인덕터 인덕턴스 (LS, LSA 및 LSB) 에 대해 유효하다.
위의 도 7을 참조하여 설명된 어느 후속 단계들 뿐만 아니라 모든 공정 단계들은, 프로그램된 컴퓨터 장치에 의해 제어될 수도 있다. 또한, 도면을 참조하여 위에서 설명된 본 발명의 실시형태들은 컴퓨터 장치 및 컴퓨터 장치에서 실행되는 프로세스들을 포함하지만, 이와 같이 본 발명은 또한 컴퓨터 프로그램, 특히 본 발명을 실시하기 위해 적응된, 캐리어 상에 있거나 또는 캐리어에 들어있는 컴퓨터 프로그램들로 확장된다. 프로그램은, 소스 코드, 오브젝트 코드, 코드 중간 소스 및 오브젝트 코드 형태, 이를테면 부분적으로 컴파일된 형태, 또는 본 발명에 따른 프로세스의 구현에서의 이용에 적합한 임의의 다른 형태일 수도 있다. 프로그램은 운영 시스템의 일부이거나 또는 별도의 애플리케이션 중 어느 하나일 수도 있다. 캐리어는 프로그램을 지닐 수 있는 임의의 엔티티 (entity) 또는 디바이스일 수도 있다. 예를 들면, 캐리어는 저장 매체, 이를테면 플래시 메모리, ROM (Read Only Memory), 예를 들면, DVD (Digital Video/Versatile Disk), CD (Compact Disc) 또는 반도체 ROM, EPROM (Erasable Programmable Read-Only Memory), EEPROM (Electrically Erasable Programmable Read-Only Memory) 또는 마그네틱 기록 매체, 예를 들면 플로피 디스크 또는 하드 디스크를 포함할 수도 있다. 또한, 캐리어는 전달가능한 캐리어 이를테면 전기 신호 또는 광학 신호일 수도 있는데, 이는 전기 케이블 또는 광학 케이블을 통해 또는 무선으로 또는 다른 수단에 의해 전달될 수도 있다. 프로그램이 직접 케이블 또는 다른 디바이스 또는 수단에 의해 전달될 수 있는 신호로 구체화될 때, 캐리어는 그러한 케이블 또는 디바이스 또는 수단에 의해 구성될 수도 있다. 다르게는, 캐리어는 프로그램이 임베딩되는 집적 회로일 수도 있으며, 그 집적 회로는 실행을 위해 또는 관련 프로세스들의 실행에서의 이용을 위해 적응된다.
본 명세서에서 사용되는 용어 "포함한다/포함하는" 은 언급된 피처 (feature) 들, 정수들, 단계들 또는 컴포넌트들의 존재를 명시하기 위해 취해진다. 하지만, 그 용어는 하나 이상 추가의 피처들, 정수들, 단계들 또는 컴포넌트들 또는 그룹들의 존재 또는 추가를 제외하지 않는다.
본 명세서에서 어느 종래 기술에 대한 참조는 참조된 종래 기술이 오스트레일리아 또는 어느 다른 국가에서의 공통 일반 지식의 부분을 형성한다는 것을 인정하거나 시사하는 것이 아니며 그러한 것으로 여겨져서는 안된다.
본 발명은 도면들에 있는 설명된 실시형태들에 한정되는 것이 아니라, 청구항들의 범위 내에서 자유롭게 변화될 수도 있다.

Claims (16)

  1. 용접 회로를 포함하는 부하 (130) 에 교류 전류 (iout) 를 제공하기 위한 인버터로서,
    상기 부하 (130) 에서의 인덕티브 엘리먼트들로부터 사이클릭 프로시저 수신 에너지의 저장 페이즈 동안, 그리고 상기 부하 (130) 로의 사이클릭 프로시저 제어 에너지 피드백의 피드백 페이즈 동안, DC 전원 (100) 으로부터 전력을 수신하도록 구성된 적어도 하나의 커뮤테이션 회로 (110; 110a, 110b) 로서, 상기 적어도 하나의 커뮤테이션 회로 (110; 110a, 110b) 는 각각 회수 커패시터 (CR; CRa, CRb) 및 상기 회수 커패시터 (CR; CRa, CRb) 에의 에너지 저장 및 상기 회수 커패시터 (CR; CRa, CRb) 로부터의 에너지 취출을 제어하도록 구성된 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 을 포함하는, 상기 적어도 하나의 커뮤테이션 회로 (110; 110a, 110b) ; 및
    상기 커뮤테이션 회로 (110) 에 접속된 브리지 회로 (120) 로서, 상기 브리지 회로 (120) 는 상기 부하 (130) 에 상기 교류 전류 (iout) 를 전달하도록 구성되고, 상기 브리지 회로 (120) 는, 상기 DC 전원 (100) 으로부터의 전력을 포워딩하는 버스 (105) 에 접속되고, 상기 버스 (105) 는 상기 부하 (130) 에 갈바닉 접속되는, 상기 브리지 회로 (120) 를 포함하고,
    상기 적어도 하나의 커뮤테이션 회로 (110; 110a, 110b) 는 제 1 노드 (A) 에 접속된 제 1 극 (p1; p1a; p2a; p1b) 및 제 2 노드 (B) 에 접속된 제 2 극 (p2; p1a; p2b) 을 갖는 2-극이고; 상기 적어도 하나의 커뮤테이션 회로 (110; 110a, 110b) 는 상기 부하 (130) 로부터 에너지를 수신하고, 상기 제 1 노드 (A) 및 상기 제 2 노드 (B) 를 통해 직접적으로 또는 상기 브리지 회로 (120) 를 경유하는 것 중 어느 일방에 의해, 상기 부하 (130) 로 에너지를 피드백하도록 배열된 것을 특징으로 하는 인버터.
  2. 제 1 항에 있어서,
    상기 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 은,
    에너지가 상기 회수 커패시터 (CR; CRa, CRb) 에 저장되는 것을 허용하도록 구성된 제 1 흐름 제어 수단 (DIN; DINa, DINb), 및
    상기 회수 커패시터 (CR; CRa, CRb) 에 저장된 에너지가 상기 부하 (130) 에 공급되게 하도록 구성된 제 2 흐름 제어 수단 (SOUT; SOUTa, SOUTb) 을 포함하는 스위칭 모듈 (111; 111a, 111b) 에 배열되는, 인버터.
  3. 제 2 항에 있어서,
    상기 스위칭 모듈 (111; 111a, 111b) 은 상기 회수 커패시터 (CR; CRa, CRb) 와 직렬로 접속되는, 인버터.
  4. 제 3 항에 있어서,
    상기 제 1 흐름 제어 수단 (DIN; DINa, DINb) 은 상기 제 2 흐름 제어 수단 (SOUT; SOUTa, SOUTb) 과 병렬로 접속되는, 인버터.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 흐름 제어 수단 (SOUT; SOUTa, SOUTb) 은 제어 신호 (cj; cja, cjb) 에 응답하여 제어 가능한, 인버터.
  6. 제 5 항에 있어서,
    상기 제 1 흐름 제어 수단 (DIN; DINa, DINb) 은 다이오드를 포함하는, 인버터.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 2 흐름 제어 수단 (SOUT; SOUTa, SOUTb) 은 트랜지스터를 포함하는, 인버터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 브리지 회로 (120) 는, 상기 제 1 노드 (A) 와 상기 제 2 노드 (B) 사이에 풀 브리지 구성으로 배열된 4개의 주 스위칭 모듈들 (S1, S2, S3, S4) 을 포함하고; 상기 주 스위칭 모듈들은, 제 1 쌍의 주 스위칭 모듈 (S1, S2) 이 출력 전류 (iout) 가 상기 부하 (130) 를 통해 제 1 방향으로 흐르게 하도록 구성되고, 제 2 쌍의 주 스위칭 모듈 (S3, S4) 이 출력 전류 (iout) 가 상기 부하 (130) 를 통해, 상기 제 1 방향에 반대인 제 2 방향으로 흐르게 하도록 구성되도록, 쌍으로 교번하는 방식으로 제어되게 구성되는, 인버터.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 버스 (105) 는 제 1 라인 (+) 의 제 1 전압 레벨과 제 2 라인 (-) 의 제 2 전압 레벨 사이에 전압 레벨을 갖는 센터 포인트 라인 (0) 을 포함하고,
    상기 인버터는,
    상기 제 1 노드 (A) 에 접속된 상기 제 1극 (p1a) 과 상기 센터 포인트 라인 (0) 에 접속된 제 2 극 (p2a) 을 갖는 제 1 커뮤테이션 회로 (110a), 및
    상기 센터 포인트 라인 (0) 에 접속된 상기 제 1극 (p1b) 과 상기 제 2 노드 (B) 에 접속된 상기 제 2 극 (p2b) 을 갖는 제 2 커뮤테이션 회로 (110b) 를 포함하고,
    상기 브리지 회로 (120) 는, 상기 제 1 노드 (A) 와 상기 제 2 노드 (B) 사이에 하프 브리지 구성으로 배열된 2개의 주 스위칭 모듈 (S1, S2) 을 포함하고; 상기 주 스위칭 모듈들은, 제 1 주 스위칭 모듈 (S1) 이 출력 전류 (iout) 가 상기 부하 (130) 를 통해 제 1 방향으로 흐르게 하도록 구성되고, 제 2 주 스위칭 모듈 (S2) 이 출력 전류 (iout) 가 상기 부하 (130) 를 통해, 상기 제 1 방향에 반대인 제 2 방향으로 흐르게 하도록 구성되도록, 교번하는 방식으로 제어되게 구성되는, 인버터.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 부하 (130) 에 대해 역병렬로 배열되는 제 1 및 제 2 커뮤테이션 회로 (110a; 110b) 를 포함하고:
    제 1 커뮤테이션 회로 (110b) 는 상기 제 1 노드 (A) 에 접속된 상기 제 1 극 (p1b) 과 상기 제 2 노드 (B) 에 접속된 상기 제 2 극 (p2b) 을 갖고, 상기 제 1 커뮤테이션 회로 (110b) 는, 출력 전류 (iout) 가 상기 부하 (130) 를 통해 제 1 흐름 방향을 가지는 경우 상기 부하 (130) 로부터의 에너지를 저장하고 출력 전류 (iout) 가 상기 부하 (130) 를 통해 제 2 흐름 방향을 가지는 경우 상기 부하 (130) 에 에너지를 피드백하도록 구성되고;
    제 2 커뮤테이션 회로 (110a) 는 상기 제 2 노드 (B) 에 접속된 상기 제 1 극 (p1a) 과 상기 제 1 노드 (A) 에 접속된 상기 제 2 극 (p2a) 을 갖고, 상기 제 2 커뮤테이션 회로 (110a) 는 출력 전류 (iout) 가 상기 부하 (130) 를 통해, 상기 제 1 흐름 방향과 반대인 상기 제 2 흐름 방향을 가지는 경우 상기 부하 (130) 로부터 에너지를 저장하고 출력 전류 (iout) 가 상기 부하 (130) 를 통해 상기 제 1 흐름 방향을 가지는 경우 상기 부하 (130) 에 에너지를 피드백하도록 구성되는, 인버터.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 버스 (105) 는 상기 버스 (105) 상에서 전압 리플을 억제하도록 구성된 적어도 하나의 평활화 인덕터 (LS; LSA, LSB) 를 포함하는, 인버터.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 노드 (A) 및 상기 제 2 노드 (B) 에 걸쳐 서로 병렬로 연결된 적어도 2개의 커뮤테이션 회로 (110) 를 포함하고, 상기 적어도 2개의 커뮤테이션 회로 (110) 의 각각은 핸들링될 각각의 에너지 범위에 적응되는, 인버터.
  13. 용접 회로를 포함하는 부하 (130) 에 교류 전류 (iout) 를 제공하도록 인버터를 제어하는 방법으로서,
    상기 인버터는 적어도 하나의 커뮤테이션 회로 (110; 110a, 110b) 및 DC 전원 (100) 으로부터 전력을 포워딩하는 버스 (105) 에 접속된 브리지 회로 (120) 를 포함하며; 상기 적어도 하나의 커뮤테이션 회로 (110; 110a, 110b) 는, 상기 DC 전원 (100) 으로부터 전력을 수신하고, 사이클릭 프로시저의 저장 페이즈 동안 상기 부하 (130) 에서의 인덕티브 엘리먼트들로부터 에너지를 수신하고, 상기 사이클릭 프로시저의 피드백 페이즈 동안 상기 부하 (130) 로의 에너지 피드백을 제어하도록 구성되며, 상기 적어도 하나의 커뮤테이션 회로 (110; 110a, 110b) 의 각각은 회수 커패시터 (CR; CRa, CRb) 및 상기 회수 커패시터 (CR; CRa, CRb) 에의 에너지 저장 및 상기 회수 커패시터 (CR; CRa, CRb) 로부터의 에너지 취출을 제어하기 위한 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 을 포함하고,
    상기 인버터를 제어하는 방법은,
    상기 사이클릭 프로시저의 한 페이즈에서 상기 회수 커패시터 (CR; CRa, CRb) 양단의 커패시터 전압 (uCR(t)) 을 측정하는 단계,
    상기 회수 커패시터 (CR; CRa, CRb) 양단의 최대 허용 전압 (UCR - max) 미만의 전압을 나타내는 설정된 제한 레벨 (UCR - marg) 과 대비해 상기 커패시터 전압 (uCR(t)) 을 체크하는 단계,
    상기 커패시터 전압 (uCR(t)) 이 상기 설정된 제한 레벨 (UCR - marg) 보다 작은 경우, 상기 사이클릭 프로시저의 다음 페이즈에서 상기 회수 커패시터 (CR; CRa, CRb) 로부터 에너지 량이 취출되도록 상기 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 을 제어하는 단계로서, 상기 에너지 량은 상기 커패시터 전압 (uCR(t)) 이 측정되었던 상기 페이즈보다 이전 페이즈에서 취출된 에너지 량보다 적은 것으로 추정되는, 상기 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 을 제어하는 단계, 및
    상기 커패시터 전압 (uCR(t)) 이 상기 설정된 제한 레벨 (UCR - marg) 보다 큰 경우, 상기 사이클릭 프로시저의 상기 다음 페이즈에서 상기 회수 커패시터 (CR; CRa, CRb) 로부터 에너지 량이 취출되도록 상기 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 을 제어하는 단계로서, 상기 에너지 량은 상기 커패시터 전압 (uCR(t)) 이 측정되었던 상기 페이즈보다 이전 페이즈에서 취출된 에너지 량보다 많은 것으로 추정되는, 상기 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 을 제어하는 단계를 특징으로 하는 인버터를 제어하는 방법.
  14. 제 13 항에 있어서,
    상기 커패시터 전압 (uCR(t)) 이 상기 설정된 제한 레벨 (UCR - marg) 과 같은 경우,
    상기 인버터를 제어하는 방법은, 상기 사이클릭 프로시저의 상기 다음 페이즈에서 상기 회수 커패시터 (CR; CRa, CRb) 로부터 에너지 량이 취출되도록 상기 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 을 제어하는 단계로서, 상기 에너지 량은 상기 커패시터 전압 (uCR(t)) 이 측정되었던 상기 페이즈보다 이전 페이즈에서 취출된 에너지 량과 같은 것으로 추정되는, 상기 에너지 흐름 제어 수단 (DIN, SOUT; DINa, SOUTa, DINb, SOUTb) 을 제어하는 단계를 포함하는, 인버터를 제어하는 방법.
  15. 컴퓨터의 내부 메모리 (M) 에 로드가능한 컴퓨터 프로그램으로서, 상기 프로그램이 상기 컴퓨터 상에서 실행될 때 제 13 항 또는 제 14 항에 기재된 단계들을 제어하기 위한 소프트웨어를 포함하는, 컴퓨터 프로그램.
  16. 프로그램이 기록된 컴퓨터 판독가능 매체 (M) 로서, 상기 프로그램은, 상기 프로그램이 상기 컴퓨터에 로드될 때 제 13 항 또는 제 14 항에 기재된 단계들을 컴퓨터로 하여금 제어하도록 하는, 컴퓨터 판독가능 매체.
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