KR20120065582A

KR20120065582A - 타이밍 콘트롤러와 이를 이용한 표시장치, 및 그 타이밍 콘트롤러의 구동방법

Info

Publication number: KR20120065582A
Application number: KR1020100126786A
Authority: KR
Inventors: 이송재; 김영호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-12-13
Filing date: 2010-12-13
Publication date: 2012-06-21
Also published as: CN102542967B; KR101332484B1; US8970466B2; CN102542967A; US20120146980A1

Abstract

본 발명은 타이밍 콘트롤러와 이를 이용한 표시장치, 및 그 타이밍 콘트롤러의 구동방법에 관한 것이다. 본 발명의 타이밍 콘트롤러는 제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 주파수 변동 감지부; 상기 주파수 변동 감지부로부터 출력된 타이밍 신호들에 기초하여 표시패널의 스캔 구동회로를 제어하는 스캔 타이밍 제어신호를 출력하는 스캔 타이밍 제어신호 출력부; 및 호스트 컴퓨터로부터 입력된 타이밍 신호들에 기초하여 상기 표시패널의 데이터 구동회로의 동작 타이밍과 데이터전압의 극성을 제어하는 데이터 타이밍 제어신호 출력부를 포함하고, 상기 타이밍 신호들은 소정의 주파수를 가지는 데이터의 유무를 지시하는 데이터 인에이블 신호, 및 각각 소정의 주파수를 가지는 메인 클럭과 내부 클럭을 포함하는 것을 특징으로 한다.

Description

타이밍 콘트롤러와 이를 이용한 표시장치, 및 그 타이밍 콘트롤러의 구동방법{TIMING CONTROLLER AND DISPLAY DEVICE USING THE SAME, AND DRIVING METHOD OF THE TIMING CONTROLLER}

본 발명은 타이밍 콘트롤러와 이를 이용한 표시장치, 및 그 타이밍 콘트롤러의 구동방법에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다.

평판표시장치의 타이밍 콘트롤러는 호스트 시스템으로부터 클럭(CLK), 데이터 인에이블 신호(Data Enable, DE) 등의 타이밍 신호들을 입력받고, 스캔 구동회로와 데이터 구동회로의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 데이터 구동회로는 데이터 타이밍 제어신호에 따라 RGB 데이터를 데이터 전압으로 변환하여 표시패널의 데이터 라인들로 출력한다. 스캔 구동회로는 스캔 타이밍 제어신호에 따라 데이터 전압에 동기 되는 스캔 펄스를 스캔 라인들(또는 게이트 라인들)에 순차적으로 공급한다.

평판표시장치의 구동 중에 채널의 변경, 외부 입력 모드의 변경, 아날로그 신호와 디지털 신호간의 변경 등으로 인하여 주파수 변동이 발생할 수 있다. 타이밍 콘트롤러는 주파수 변동된 시점에 더 이상 데이터 인에이블 신호(DE)를 입력받지 못하므로 해당 프레임을 종료하고, 주파수 변동된 타이밍 신호들에 의해 스타트 전압을 발생하여 새로운 프레임을 시작한다. 결국, 주파수 변동이 발생하는 경우, 타이밍 콘트롤러는 1 프레임 기간 동안 제1 내지 제k(k는 1080, 1920×1080 해상도의 경우) 수직 라인 중 일부에만 영상이 표시되도록 스캔 구동회로를 제어하는 비정상적인 출력을 발생하게 된다.

본 발명은 주파수 변동으로 인한 비정상적인 출력을 방지할 수 있는 타이밍 콘트롤러와 이를 이용한 표시장치, 및 그 타이밍 콘트롤러의 구동방법을 제공한다.

본 발명의 타이밍 콘트롤러는 제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 주파수 변동 감지부; 상기 주파수 변동 감지부로부터 출력된 타이밍 신호들에 기초하여 표시패널의 스캔 구동회로를 제어하는 스캔 타이밍 제어신호를 출력하는 스캔 타이밍 제어신호 출력부; 및 호스트 컴퓨터로부터 입력된 타이밍 신호들에 기초하여 상기 표시패널의 데이터 구동회로의 동작 타이밍과 데이터전압의 극성을 제어하는 데이터 타이밍 제어신호 출력부를 포함하고, 상기 타이밍 신호들은 소정의 주파수를 가지는 데이터의 유무를 지시하는 데이터 인에이블 신호, 및 각각 소정의 주파수를 가지는 메인 클럭과 내부 클럭을 포함하는 것을 특징으로 한다.

본 발명의 표시장치는 데이터 라인들과 스캔 라인들이 교차되는 표시패널; 스캔 펄스를 상기 스캔 라인들로 순차적으로 출력하는 스캔 구동회로; 디지털 비디오 데이터들을 데이터전압으로 변환하여 상기 스캔 펄스에 동기되도록 상기 데이터 라인들에 공급하는 데이터 구동회로; 및 상기 스캔 구동회로와 상기 데이터 구동회로의 출력 타이밍을 제어하는 타이밍 콘트롤러를 포함하고, 상기 타이밍 콘트롤러는, 제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 주파수 변동 감지부; 상기 주파수 변동 감지부로부터 출력된 타이밍 신호들에 기초하여 상기 스캔 구동회로를 제어하는 스캔 타이밍 제어신호를 출력하는 스캔 타이밍 제어신호 출력부; 및 호스트 컴퓨터로부터 입력된 타이밍 신호들에 기초하여 상기 데이터 구동회로의 동작 타이밍과 데이터전압의 극성을 제어하는 데이터 타이밍 제어신호 출력부를 포함하고, 상기 타이밍 신호들은 소정의 주파수를 가지는 데이터의 유무를 지시하는 데이터 인에이블 신호, 및 각각 소정의 주파수를 가지는 메인 클럭과 내부 클럭을 포함하는 것을 특징으로 한다.

본 발명의 타이밍 콘트롤러의 구동방법은 제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 단계; 상기 주파수 변동 감지부로부터 출력된 타이밍 신호들에 기초하여 표시패널의 스캔 구동회로를 제어하는 스캔 타이밍 제어신호를 출력하는 단계; 및 호스트 컴퓨터로부터 입력된 타이밍 신호들에 기초하여 상기 표시패널의 데이터 구동회로의 동작 타이밍과 데이터전압의 극성을 제어하는 단계를 포함하고, 상기 타이밍 신호들은 소정의 주파수를 가지는 데이터의 유무를 지시하는 데이터 인에이블 신호, 및 각각 소정의 주파수를 가지는 메인 클럭과 내부 클럭을 포함하는 것을 특징으로 한다.

본 발명은 제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차가 발생하는 경우 입력된 타이밍 신호들을 로우 논리 레벨로 출력한다. 다만, 본 발명은 제n-1 프레임 기간 내에서 데이터 인에이블 신호를 카운트하고, 제n 프레임 기간 내에서 데이터 인에이블 신호를 카운트하여 소정의 문턱 값 이상의 데이터 인에이블 신호가 입력된 경우에는 입력된 타이밍 신호들을 그대로 출력한다. 그 결과, 본 발명은 주파수 변동으로 인한 비정상적인 출력을 방지할 수 있다. 특히, 본 발명은 NTSC 방식에서 PAL 방식으로 프레임 주파수가 변동되는 경우 정상적인 출력을 발생할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 타이밍 콘트롤러를 보여주는 블록도이다.
도 3은 본 발명의 실시예에 따른 타이밍 콘트롤러의 구동방법을 보여주는 흐름도이다.
도 4는 주파수 변동 감지부의 데이터 인에이블 신호와 버티컬 블랭크 신호를 보여주는 파형도이다.
도 5a 및 도 5b는 본 발명의 시뮬레이션 결과를 보여주는 파형도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(20) 등을 구비한다.

표시패널(10)에는 데이터 라인들과 스캔 라인들(또는 게이트 라인들)이 교차되고 매트릭스 형태로 형성되는 픽셀들을 포함한다. 표시패널(10)의 데이터 라인들과 스캔 라인들의 교차부에는 TFT(Thin Film Transistor)가 형성된다.

표시패널(10)은 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 및 무기 전계발광소자와 유기발광다이오드소자(Organic Light Emitting Diode, OLED)를 포함한 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시소자의 표시패널로 구현될 수 있다. 표시패널(10)이 액정표시소자의 표시패널로 구현되는 경우, 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 이하에서, 표시패널(10)을 액정표시소자로 구현된 것을 중심으로 설명하기로 한다.

데이터 구동회로는 다수의 소스 드라이브 IC(30)들을 포함한다. 소스 드라이브 IC(30)들은 타이밍 콘트롤러(20)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC(30)들은 타이밍 콘트롤러(20)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(10)의 데이터 라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인들에 접속될 수 있다.

스캔 구동회로는 타이밍 콘트롤러(20)와 표시패널(10)의 게이트 라인들 사이에 접속된 레벨 쉬프터(level shifter)(40), 및 GIP 구동회로(50)를 구비한다. 레벨 쉬프터(40)는 타이밍 콘트롤러(20)로부터 입력되는 게이트 쉬프트 클럭들(Gate Shift Clocks, GCLKs)의 TTL(Transistor-Transistor-Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. GIP 구동회로(50)는 게이트 쉬프트 클럭들(GCLKs)과 스타트 전압(VST)을 입력받는다. GIP 구동회로(50)는 스타트 전압(VST)을 게이트 쉬프트 클럭들(GCLKs)에 맞추어 쉬프트시켜 스캔 펄스(Scan Pulse)를 출력한다.

GIP 구동회로(50)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부 기판상에 직접 형성된다. GIP 방식에서, 레벨 쉬프터(40)는 PCB(Printed Circuit Board)(60) 상에 실장되고, GIP 구동회로(50)는 표시패널(10)의 하부기판 상에 형성된다. GIP 구동회로(50)는 TAB 방식으로 표시패널(10)의 게이트 라인(GL)들과 타이밍 콘트롤러(20) 사이에 연결될 수도 있다.

타이밍 콘트롤러(20)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(20)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC(30)들로 전송한다.

타이밍 콘트롤러(20)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 메인 클럭(MCLK)은 소정의 주파수를 가지는 신호이고, 데이터 인에이블 신호(DE)는 데이터의 유무를 지시하는 신호이다. 타이밍 콘트롤러(20)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호와 소스 드라이브 IC(30)들의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(20)는 스캔 타이밍 제어신호를 출력하는 스캔 타이밍 제어부(120)와 데이터 타이밍 제어신호를 출력하는 데이터 타이밍 제어부를 포함한다. 스캔 타이밍 제어부(120)에 대한 자세한 설명은 도 2를 결부하여 후술한다.

스캔 타이밍 제어신호는 스타트 전압(VST), 게이트 쉬프트 클럭들(GCLKs), 등을 포함한다. 스타트 전압(VST)는 GIP 구동회로(50)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭들(GCLKs)은 레벨 쉬프터(40)에 입력되어 레벨 쉬프팅된 후에 GIP 구동회로(50)에 입력되며, 스타트 전압(VST)을 쉬프트시키기 위한 클럭신호로 이용된다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(30)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(30)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(20)와 소스 드라이브 IC(30)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

도 2는 도 1의 타이밍 콘트롤러의 스캔 타이밍 제어부(120)를 보여주는 블록도이다. 도 2를 참조하면, 스캔 타이밍 제어부(120)는 주파수 변동 감지부(121)와 스캔 타이밍 제어신호 출력부(122)를 포함한다.

주파수 변동 감지부(121)는 데이터 인에이블 신호(DE), 메인 클럭(MCLK), 및 타이밍 콘트롤러(20)의 내부 또는 외부의 전압 제어 오실레이터(Voltage Controlled Oscillator, 이하 'VCO'라 칭함)에서 발생된 클럭(VCO CLK) 등의 타이밍 신호들을 입력받는다. 주파수 변동 감지부(121)는 제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 제n-1 프레임 기간과 제n 프레임 기간의 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 마스킹(masking)한다. 마스킹(masking)은 입력된 타이밍 신호들을 로우 논리 레벨(또는 '0')로 출력하는 것을 의미한다. 다만, 주파수 변동 감지부(121)는 제n-1 프레임 기간 내에서 데이터 인에이블 신호를 카운트한 값이 소정의 제2 문턱 값 이상이고, 제n 프레임 기간 내에서 데이터 인에이블 신호를 카운트한 값이 소정의 제2 문턱 값 이상인 경우, 입력된 타이밍 신호들을 그대로 출력한다.

스캔 타이밍 제어신호 출력부(122)는 주파수 변동 감지부(121)로부터 출력된 타이밍 신호들에 기초하여 스캔 타이밍 제어신호를 출력한다. 스캔 타이밍 제어신호는 스타트 전압(VST)과 게이트 쉬프트 클럭들(GCLKs)을 포함한다.

이하에서, 도 3과 도 4를 결부하여 스캔 타이밍 제어부(120)의 주파수 변동 감지부(121)에 대하여 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 타이밍 콘트롤러의 구동방법을 보여주는 흐름도이다. 도 4는 주파수 변동 감지부의 데이터 인에이블 신호와 버티컬 블랭크 신호를 보여주는 파형도이다. 본 발명의 실시예에 따른 타이밍 콘트롤러의 구동방법에 대하여는 도 2를 결부하여 설명한다.

주파수 변동 감지부(121)는 데이터 인에이블 신호(DE), 메인 클럭(MCLK), 및 VCO 클럭(VCO CLK) 등의 타이밍 신호들을 입력받는다. 주파수 변동 감지부(121)는 도 4와 같이 데이터 인에이블 신호(DE)가 소정의 시간(A) 이상 발생하지 않는 경우, 버티컬 블랭크 신호(Vertical Blank)를 발생한다. 주파수 변동 감지부(121)는 버티컬 블랭크 신호(Vertical Blank)가 발생한 시점부터 다음 버티컬 블랭크 신호(Vertical Blank)가 발생한 시점까지의 기간을 1 프레임 기간으로 판단한다.

주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차를 측정한다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차를 측정하기 위해, 메인 클럭(MCLK), 또는 VCO 클럭(VCO CLK)을 이용하여 제n 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)을 카운트한다. (S101)

주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)의 카운트 값과 제n 프레임 기간(Fn)의 카운트 값의 차이를 산출함으로써, 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차를 측정할 수 있다. 주파수 변동 감지부(121)는 수학식 1과 같이 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차가 소정의 제1 문턱 값(TH1)보다 큰 값을 갖는지를 판단한다. 소정의 제1 문턱 값(TH1)은 제n-1 프레임 기간과 제n 프레임 기간 간에 차이가 있다고 판단할 수 있는 값으로, 사전 실험을 통해 결정될 수 있다.

주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차가 소정의 제1 문턱 값(TH1) 이하라면, 타이밍 신호들을 그대로 출력한다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차가 소정의 제1 문턱 값(TH1)보다 크다면, 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)를 카운트한다. (S102, S103, S107)

주파수 변동 감지부(121)는 수학식 2와 같이 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 소정의 제2 문턱 값(TH2) 이상인지를 판단한다.

주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 소정의 제2 문턱 값(TH2)보다 작다면, 타이밍 신호들의 출력을 마스킹(masking)한다. 즉, 주파수 변동 감지부(121)는 타이밍 신호들을 로우 논리 레벨(또는 '0')로 출력한다.

주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 소정의 제2 문턱 값(TH2) 이상이라면, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)를 카운트한다. (S104, S105, S108)

주파수 변동 감지부(121)는 수학식 3과 같이 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 소정의 제2 문턱 값(TH2) 이상인지를 판단한다. 소정의 제2 문턱 값(TH2)은 제n-1 및 제n 프레임 기간을 1 프레임 기간으로 판단할 수 있는 값으로, 표시패널(10)의 수직 라인만큼 설정될 수 있다. 데이터 인에이블 신호는 1 프레임 기간 내에서 표시패널(10)의 수직 라인만큼 발생하기 때문이다. 소정의 제2 문턱 값(TH2)은 표시패널(10)의 해상도에 따라 달라지며, 사전 실험을 통해 결정될 수 있다.

주파수 변동 감지부(121)는 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 소정의 제2 문턱 값(TH2)보다 작다면, 타이밍 신호들의 출력을 마스킹(masking)한다. 즉, 주파수 변동 감지부(121)는 타이밍 신호들을 로우 논리 레벨(또는 '0')로 출력한다.

주파수 변동 감지부(121)는 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 소정의 제2 문턱 값(TH2) 이상이라면, 타이밍 신호들을 그대로 출력한다. (S106, S107, S108)

종합해보면, 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차가 소정의 제1 문턱 값(TH1)보다 큰 경우, 주파수 변동이 발생했다고 판단한다. 하지만, 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 소정의 제2 문턱 값(TH2)보다 작고, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 소정의 제2 문턱 값(TH2)보다 작다면, 주파수 변동으로 판단하지 않는다.

주파수 변동이 발생하는 경우, 데이터 인에이블 신호(DE)가 1 프레임 기간 내에서 표시패널(10)의 수직 라인만큼 발생하지 않기 때문에, 문제가 된다. 하지만, NTSC(National Television System Committee) 방식에서 PAL(Phase Alternate Line) 방식으로 프레임 주파수가 변동되는 경우, 데이터 인에이블 신호(DE)가 1 프레임 기간 내에서 표시패널(10)의 수직 라인만큼 발생한다. 따라서, 데이터 인에이블 신호(DE)가 1 프레임 기간 내에서 표시패널(10)의 수직 라인만큼 발생하는 경우, 입력된 신호들을 마스킹(masking)할 필요가 없다. 이는 PAL(Phase Alternate Line) 방식에서 NTSC(National Television System Committee) 방식으로 프레임 주파수가 변동되는 경우에도 같다. 입력 프레임 주파수는 PAL 방식에서 50Hz 이고, NTSC 방식에서 60Hz 이다.

도 5a 및 도 5b는 본 발명의 시뮬레이션 결과를 보여주는 파형도이다. 도 5a에는 주파수 변동 감지부(121)에 의해 마스킹(masking)되지 않은 파형도가 나타나 있다. 도 5b에는 주파수 변동 감지부(121)에 의해 마스킹(masking)된 파형도가 나타나 있다.

도 5a 및 도 5b를 참조하면, CNT_Fn-1은 VCO 클럭(VCO CLK)을 이용하여 제n-1 프레임 기간의 카운트 값, CNT_Fn은 VCO 클럭(VCO CLK)을 이용하여 제n 프레임 기간의 카운트 값, FCNT_DIFF는 제n-1 프레임 기간(Fn-1)의 카운트 값과 제n 프레임 기간(Fn)의 카운트 값의 차이, FDIFF_FLAG는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차가 소정의 제1 문턱 값(TH1)보다 큰 경우 발생하는 신호를 의미한다. DE_CNTn-1은 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1), DE_CNTn은 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn), INVALID_FLAG는 제n-1 프레임 기간(Fn-1) 기간 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 소정의 제2 문턱 값(TH2)보다 작거나, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 소정의 제2 문턱 값(TH2)보다 작은 경우에 발생하는 신호를 의미한다. VST는 스타트 전압, GCLK는 게이트 쉬프트 클럭, MCLK는 메인 클럭을 의미한다.

도 5a에서, 주파수 변동 감지부(121)는 VCO 클럭(VCO CLK)을 이용하여 제n-1 프레임 기간(Fn-1)을 카운트하고, 제n 프레임 기간(Fn)을 카운트(count)한다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차(FCNT_DIFF)를 산출한다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차(FCNT_DIFF)가 '1'인 경우, FDIFF_FLAG 신호를 발생한다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)를 카운트(DE_CNTn-1)하고, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)를 카운트한다. 본 시뮬레이션에서, 데이터 인에이블 신호(DE)는 1 프레임 기간 내에서 12 번 발생한다. 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 '12'이고, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 '12'이다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1) 기간 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 소정의 제2 문턱 값(TH2) 이상이고, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 소정의 제2 문턱 값(TH2) 이상이기 때문에, INVALID_FLAG 신호를 발생하지 않는다. 따라서, 주파수 변동 감지부(121)는 입력된 타이밍 신호들을 그대로 출력하고, 스캔 타이밍 제어신호 출력부(122)는 스타트 전압(VST), 게이트 쉬프트 클럭(GCLK) 등 스캔 타이밍 제어신호를 정상적으로 출력한다.

도 5b에서, 주파수 변동 감지부(121)는 VCO 클럭(VCO CLK)을 이용하여 제n-1 프레임 기간(Fn-1)을 카운트하고, 제n 프레임 기간(Fn)을 카운트(count)한다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차(FCNT_DIFF)를 산출한다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1)과 제n 프레임 기간(Fn)의 시간 차(FCNT_DIFF)가 '1'인 경우, FDIFF_FLAG 신호를 발생한다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)를 카운트(DE_CNTn-1)하고, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)를 카운트한다. 본 시뮬레이션에서, 데이터 인에이블 신호(DE)는 1 프레임 기간 내에서 12 번 발생한다. 제n-1 프레임 기간(Fn-1) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 '12'이고, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 '10'이다. 주파수 변동 감지부(121)는 제n-1 프레임 기간(Fn-1) 기간 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn-1)가 소정의 제2 문턱 값(TH2) 이상이나, 제n 프레임 기간(Fn) 내에서 데이터 인에이블 신호(DE)의 카운트(DE_CNTn)가 소정의 제2 문턱 값(TH2)보다 작기 때문에, INVALID_FLAG 신호를 발생한다. 따라서, 주파수 변동 감지부(121)는 입력된 타이밍 신호들의 출력을 마스킹(masking)하므로, 입력된 타이밍 신호들을 로우 논리 레벨(또는 '0')로 출력한다. 스캔 타이밍 제어신호 출력부(122)는 스타트 전압(VST), 게이트 쉬프트 클럭(GCLK) 등 스캔 타이밍 제어신호를 로우 논리 레벨(또는 '0')로 출력한다.

이상에서, GIP 방식의 평판표시장치를 중심으로 설명하였지만, 이에 한정되지 않는 것에 주의하여야 한다. 게이트 드라이브 IC를 이용하는 방식의 평판표시장치의 경우, 주파수 변동 감지부(121)가 주파수 변동을 감지하면, 스캔 타이밍 제어신호 출력부(122)가 게이트 출력 인에이블 신호(GOE)를 하이 논리 레벨(또는 '1')로 출력하도록 설계될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 표시패널 20: 타이밍 콘트롤러
30: 소스 드라이브 IC 40: 레벨 쉬프터
50: GIP 구동회로 60: PCB
120: 스캔 타이밍 제어부 121: 주파수 변동 감지부
122: 스캔 타이밍 제어신호 출력부

Claims

제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 주파수 변동 감지부;
상기 주파수 변동 감지부로부터 출력된 타이밍 신호들에 기초하여 표시패널의 스캔 구동회로를 제어하는 스캔 타이밍 제어신호를 출력하는 스캔 타이밍 제어신호 출력부; 및
호스트 컴퓨터로부터 입력된 타이밍 신호들에 기초하여 상기 표시패널의 데이터 구동회로의 동작 타이밍과 데이터전압의 극성을 제어하는 데이터 타이밍 제어신호 출력부를 포함하고,
상기 타이밍 신호들은 소정의 주파수를 가지는 데이터의 유무를 지시하는 데이터 인에이블 신호, 및 각각 소정의 주파수를 가지는 메인 클럭과 내부 클럭을 포함하는 것을 특징으로 하는 타이밍 콘트롤러.
제 1 항에 있어서,
상기 주파수 변동 감지부는,
상기 제n-1 프레임 기간 내에서 상기 데이터 인에이블 신호를 카운트한 값이 제2 문턱 값 이상이고, 상기 제n 프레임 기간 내에서 상기 데이터 인에이블 신호를 카운트한 값이 제2 문턱 값 이상인 경우에는 입력된 타이밍 신호들을 그대로 출력하는 것을 특징으로 하는 타이밍 콘트롤러.
제 1 항에 있어서,
상기 스캔 타이밍 제어신호는 스타트 전압, 게이트 쉬프트 클럭들을 포함하는 것을 특징으로 하는 타이밍 콘트롤러.
제 1 항에 있어서,
상기 주파수 변동 감지부는 상기 메인 클럭 또는 상기 내부 클럭을 이용하여 상기 제n-1 프레임 기간과 상기 제n 프레임 기간 각각을 카운트하여 상기 시간 차를 측정하는 것을 특징으로 하는 타이밍 콘트롤러.
제 4 항에 있어서,
상기 내부 클럭은 전압 제어 오실레이터로부터 발생한 VCO 클럭인 것을 특징으로 하는 타이밍 콘트롤러.
데이터 라인들과 스캔 라인들이 교차되는 표시패널;
스캔 펄스를 상기 스캔 라인들로 순차적으로 출력하는 스캔 구동회로;
디지털 비디오 데이터들을 데이터전압으로 변환하여 상기 스캔 펄스에 동기되도록 상기 데이터 라인들에 공급하는 데이터 구동회로; 및
상기 스캔 구동회로와 상기 데이터 구동회로의 출력 타이밍을 제어하는 타이밍 콘트롤러를 포함하고,
상기 타이밍 콘트롤러는,
제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 주파수 변동 감지부;
상기 주파수 변동 감지부로부터 출력된 타이밍 신호들에 기초하여 상기 스캔 구동회로를 제어하는 스캔 타이밍 제어신호를 출력하는 스캔 타이밍 제어신호 출력부; 및
호스트 컴퓨터로부터 입력된 타이밍 신호들에 기초하여 상기 데이터 구동회로의 동작 타이밍과 데이터전압의 극성을 제어하는 데이터 타이밍 제어신호 출력부를 포함하고,
상기 타이밍 신호들은 소정의 주파수를 가지는 데이터의 유무를 지시하는 데이터 인에이블 신호, 및 각각 소정의 주파수를 가지는 메인 클럭과 내부 클럭을 포함하는 것을 특징으로 하는 표시장치.
제 6 항에 있어서,
상기 주파수 변동 감지부는,
상기 제n-1 프레임 기간 내에서 상기 데이터 인에이블 신호를 카운트한 값이 제2 문턱 값 이상이고, 상기 제n 프레임 기간 내에서 상기 데이터 인에이블 신호를 카운트한 값이 제2 문턱 값 이상인 경우에는 입력된 타이밍 신호들을 그대로 출력하는 것을 특징으로 하는 표시장치.
제 6 항에 있어서,
상기 스캔 타이밍 제어신호는 스타트 전압, 게이트 쉬프트 클럭들을 포함하는 것을 특징으로 하는 표시장치.
제 6 항에 있어서,
상기 주파수 변동 감지부는 상기 메인 클럭 또는 상기 내부 클럭을 이용하여 상기 제n-1 프레임 기간과 상기 제n 프레임 기간 각각을 카운트하여 상기 시간 차를 측정하는 것을 특징으로 하는 표시장치.
제 9 항에 있어서,
상기 내부 클럭은 전압 제어 오실레이터로부터 발생한 VCO 클럭인 것을 특징으로 하는 표시장치.
제 6 항에 있어서,
상기 표시패널은,
액정표시소자, 전계 방출 표시소자, 플라즈마 디스플레이 패널, 및 유기발광다이오드소자, 전기영동 표시소자 중 어느 하나로 구현되는 것을 특징으로 하는 표시장치.
제n-1(n은 2 이상의 자연수) 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 단계;
상기 주파수 변동 감지부로부터 출력된 타이밍 신호들에 기초하여 표시패널의 스캔 구동회로를 제어하는 스캔 타이밍 제어신호를 출력하는 단계; 및
호스트 컴퓨터로부터 입력된 타이밍 신호들에 기초하여 상기 표시패널의 데이터 구동회로의 동작 타이밍과 데이터전압의 극성을 제어하는 단계를 포함하고,
상기 타이밍 신호들은 소정의 주파수를 가지는 데이터의 유무를 지시하는 데이터 인에이블 신호, 및 각각 소정의 주파수를 가지는 메인 클럭과 내부 클럭을 포함하는 것을 특징으로 하는 타이밍 콘트롤러의 구동방법.
제 12 항에 있어서,
상기 제n-1 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 단계는,
상기 제n-1 프레임 기간 내에서 상기 데이터 인에이블 신호를 카운트한 값이 제2 문턱 값 이상이고, 상기 제n 프레임 기간 내에서 상기 데이터 인에이블 신호를 카운트한 값이 제2 문턱 값 이상인 경우에는 입력된 타이밍 신호들을 그대로 출력하는 것을 특징으로 하는 타이밍 콘트롤러의 구동방법.
제 12 항에 있어서,
상기 스캔 타이밍 제어신호는 스타트 전압, 게이트 쉬프트 클럭들을 포함하는 것을 특징으로 하는 타이밍 콘트롤러의 구동방법.
제 12 항에 있어서,
상기 제n-1 프레임 기간과 제n 프레임 기간의 시간 차를 측정하고, 상기 시간 차가 소정의 제1 문턱 값보다 큰 경우, 입력된 타이밍 신호들을 로우 논리 레벨로 출력하는 단계는,
상기 메인 클럭 또는 상기 내부 클럭을 이용하여 상기 제n-1 프레임 기간과 상기 제n 프레임 기간 각각을 카운트하여 상기 시간 차를 측정하는 것을 특징으로 하는 타이밍 콘트롤러의 구동방법.
제 15 항에 있어서,
상기 내부 클럭은 전압 제어 오실레이터로부터 발생한 VCO 클럭인 것을 특징으로 하는 타이밍 콘트롤러의 구동방법.