KR20120049617A - 적층형 인덕터 - Google Patents
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Abstract
본 발명은 적층형 인덕터에 관한 것으로, 요구되는 내부저항 스펙에 부합하기 위하여 외부전극단자와 연결되는 내부전극층의 도체 패턴을 병렬로 연결하고, 도체 패턴의 두께로 인한 물리적 결함을 방지하기 위하여 일정 범위내의 두께를 가지는 것을 특징으로 하는 적층형 인덕터를 개시한다.
Description
본 발명은 적층형 인덕터에 관한 것으로, 보다 상세하게는 외부전극단자와 연결되는 내부전극층의 도체 패턴을 일정 범위내의 두께로 형성하고, 상기 내부전극층의 층간 연결을 병렬로 연결하는 적층형 인덕터에 관한 것이다.
인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자중 하나로, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다. 이러한 인덕터는 구조에 따라 적층형, 권선형, 박막형 등 여러가지로 분류될 수 있는데, 이 중에서도 적층형 인덕터가 널리 보급되어 가고 있는 추세이다.
도 1은 종래기술에 따른 적층형 인덕터의 외관을 나타내는 사시도이다.
도 1를 참조하면, 종래의 적층형 인덕터(10)는 세라믹 시트에 도체 패턴이 인쇄된 내부전극층이 복수개 적층된 본체(11)와 상기 본체(11)의 양 측면에 연결된 외부전극단자(12)로 구성되며, 각 층의 도체 패턴은 비아(미도시)에 의해 연결되어 전체적으로 코일 구조를 형성한다.
여기서, 상기 외부전극단자(12)와 연결되는 도체 패턴은 적어도 하나 이상의 내부전극층의 도체패턴으로 상기 도체패턴의 일측 단부는 인출부가 형성되어 있고, 복수개의 내부전극층이 적층된 본체의 양 측면을 절단하는 공정을 통하여 상기 인출부가 노출되어 상기 외부전극단자(12)와 연결된다.
한편, 적층형 인덕터는 제품 사양에서 정하는 인덕턴스 스펙을 충족하여야 할 뿐만 아니라, 내부저항 스펙 또한 충족하여야 한다.
여기서, 적층형 인덕터의 내부저항은 상기 도체 패턴의 길이, 두께 또는 도체 패턴을 구성하는 재료의 전기전도도 등에 의하여 결정된다. 이 중, 전기전도도가 우수한 재료를 사용하는 경우 비용 증가를 피할 수 없고, 도체 패턴의 길이 조절에 의한 방법은 요구되는 인덕턴스 스펙으로 인하여 어려움이 있는바, 도체 패턴의 두께를 조절함으로써 내부저항을 낮추는 방법이 일반적으로 사용된다.
다만, 내부저항을 낮추기 위하여 내부전극층의 두께가 증가하는 경우, 상기 인출부가 형성되어 있는 도체 패턴과 상기 본체 사이의 틈이 발생하는 박리(Delamintion)현상이나, 본체의 양 측면을 절단하는 공정 과정에서 두께로 인한 물리적 결함으로 인하여 상기 인출부가 형성되어 있는 도체 패턴의 일부가 떨어져 나가는 현상이 발생하는 문제가 있다.
따라서, 본 발명의 기술적 과제는, 상기 본체내에서 외부전극과 연결되는 내부전극층의 도체 패턴의 두께를 물리적 결함이 발생하지 않는 범위내로 형성하고, 요구되는 내부저항 스펙에 부합될 수 있도록 외부전극단자와 연결되는 내부전극층의 층간 연결을 병렬로 연결하는 적층형 인덕터를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예를 따르면, 내부전극층이 복수개 적층된 본체, 상기 각 내부전극층의 도체 패턴을 연결하는 비아, 적어도 하나 이상의 내부전극층의 도체패턴과 연결되는 외부전극단자로 이루어지는 적층형 인덕터에 있어서, 상기 각 내부전극층의 도체 패턴이 비아에 의하여 직렬로 연결되는 복수의 제 1 내부전극층 및 상기 복수의 제 1 내부전극층 중 외부전극단자와 연결되는 내부전극층의 도체 패턴과 비아에 의하여 병렬로 연결되는 제 2 내부전극층을 포함하는 적층형 인덕터를 제공한다.
또한, 상기 외부전극단자와 연결되는 제 1 내부전극층은 상기 복수의 제 1 내부전극층 중 최상부 및 최하부에 위치하는 내부전극층인 것을 특징으로 하는 적층형 인덕터를 제공한다.
또한, 상기 제 2 내부전극층의 개수는 적어도 하나 이상인 것을 특징으로 하는 적층형 인덕터를 제공한다.
또한, 상기 병렬로 연결되는 내부전극층의 도체 패턴의 두께가 2 내지 50㎛ 범위내인 것을 특징으로 하는 적층형 인덕터를 제공한다.
또한, 상기 도체 패턴은 코일 형상으로 이루어지는 것을 특징으로 하는 적층형 인덕터를 제공한다.
도 1은 종래기술에 따른 적층형 인덕터의 외관을 나타내는 사시도.
도 2는 본 발명의 일 실시예에 따른 적층형 인덕터 구조를 나타내는 사시도.
도 3은 본 발명에 따른 적층형 인덕터의 내부저항 연결 상태를 나타낸 도면.
도 4는 종래기술에 따른 적층형 인덕터의 내부저항 연결 상태를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 적층형 인덕터 구조를 나타내는 사시도.
도 3은 본 발명에 따른 적층형 인덕터의 내부저항 연결 상태를 나타낸 도면.
도 4는 종래기술에 따른 적층형 인덕터의 내부저항 연결 상태를 나타낸 도면.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용되는 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
도 2는 본 발명의 일 실시예에 따른 적층형 인덕터 구조를 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 적층형 인덕터(100)는, 내부전극층이 복수개 적층된 본체, 상기 각 내부전극층의 도체 패턴을 연결하는 비아, 적어도 하나 이상의 상기 내부전극층의 도체패턴과 연결되는 외부전극단자로 이루어지는 적층형 인덕터에 있어서, 상기 각 내부전극층의 도체 패턴이 비아에 의하여 직렬로 연결되는 복수의 제 1 내부전극층 및 상기 복수의 제 1 내부전극층 중 상기 외부전극단자와 연결되는 적어도 하나 이상의 내부전극층의 도체 패턴과 비아에 의하여 병렬로 연결되고 상기 외부전극단자와 연결되는 제 2 내부전극층을 포함한다.
상기 제 1 및 제 2 내부전극층(N1~N6,M1,M2)은 자성체 또는 유전체로 이루어지는 세라믹 시트 상에 도체 패턴(A1~A8)이 인쇄된 것으로, 적층된 복수의 내부전극층의 도체 패턴이 전체적으로 코일 형태를 가질 수 있도록 상기 도체 패턴(A1~A8)은 코일 형상으로 형성할 수 있다.
상기 복수의 제 1 내부전극층(N1~N6)중 최상부에 위치하는 내부전극층(N1)의 도체 패턴(A1)의 일측 단부(A1a)는 비아(B1)에 의하여 상기 내부전극층(N1) 바로 아래에 위치하는 제 1 내부전극층(N2)의 도체 패턴(A2)의 일측 단부(A2a)와 연결되고, 상기 제 1 내부전극층(N2)의 도체 패턴(A2)의 타측 단부(A2b)는 비아(B2)에 의하여 상기 제 1 내부전극층(N2) 바로 아래에 위치하는 제 1 내부전극층(N3층)의 도체 패턴(A3)의 일측 단부(A3b)와 연결된다. 이와 마찬가지로 N3층과 N4층, N4층과 N5층, N5층과 N6층도 각각 비아(B3,B4,B5)에 의하여 연결되어, 전체적으로 상기 복수의 제 1 내부전극층(N1~N6)의 도체 패턴은 상기 비아(B1~B5)에 의하여 직렬로 연결된다.
상기 복수의 제 1 내부전극층(N1~N6) 중 최상부에 위치하는 내부전극층(N1)의 도체 패턴(A1)의 일측 단부(A1a)는 비아(B6)에 의하여 상기 N1층 바로 위에 위치하는 제 2 내부전극층(M1)의 도체 패턴(A7)의 일측 단부(A7a)와 연결되고, 상기 복수의 제 1 내부전극층(N1~N6) 중 최하부에 위치하는 내부전극층(N6)의 도체 패턴(A6)의 일측 단부(A6a)는 비아(B7)에 의하여 상기 N6층 바로 아래에 위치하는 제 2 내부전극층(M2)의 도체 패턴(A8)의 일측 단부(A8a)와 연결된다.
즉, N1층의 도체 패턴의 일측 단부(A1a)는 비아(B1)에 의하여 N2층의 도체 패턴(A2)과 연결되고, 비아(B6)에 의하여 M1층의 도체 패턴(A7)과 연결되어, 전기적으로 N1층의 도체 패턴(A1)의 일측 단부(A1a)를 기점으로 N1층의 도체 패턴(A1)과 M1층의 도체 패턴(A7)이 병렬로 연결된 구조를 취하게 되어 상기 외부전극단자(12)와 연결된다.
마찬가지로, N6층의 도체 패턴의 일측 단부(A6a)는 비아(B5)에 의하여 N5층의 도체 패턴(A5)과 연결되고, 비아(B7)에 의하여 M2층의 도체 패턴(A8)과 연결되어, 전기적으로 N6층의 도체 패턴(A6)의 일측 단부(A6a)를 기점으로 N6층의 도체 패턴(A6)과 M2층의 도체 패턴(A8)이 병렬로 연결된 구조를 취하게 되어 상기 외부전극단자(12)와 연결된다.
도 3은 본 발명에 따른 적층형 인덕터의 내부저항 연결 상태를 나타낸 도면이고, 도 4는 종래기술에 따른 적층형 인덕터의 내부저항 연결 상태를 나타낸 도면이다. 도 3 및 도 4에서 편의상 상기 각 내부전극층의 도체 패턴을 저항 R로 표시하였으며, 비아의 저항은 무시하였다.
도 3 및 도 4를 참조하면, 본 발명에 따른 적층형 인덕터의 경우, 외부전극단자(12)와 연결되는 내부전극층의 도체 패턴(A1과 A7, A6과 A8)의 내부저항(I부)은 병렬로 연결되어 종래기술의 적층형 인덕터에 비해 1/2로 감소하게 된다.
또한, 제 2 내부전극층을 두 개의 층으로 구성하는 경우, 외부전극단자(12)와 연결되는 내부전극층의 도체 패턴은 3개가 되어, 외부전극단자(12)와 연결되는 내부전극층의 도체 패턴의 내부저항이 종래기술의 적층형 인덕터에 비해 1/3로 감소하게 된다.
따라서, 외부전극단자(12)와 연결되는 내부전극층의 도체 패턴의 개수가 증가할수록 적층형 인덕터의 전체 내부저항은 감소하여, 요구되는 내부저항 스펙에 부합할 수 있다.
다만, 병렬로 연결되는 내부전극층의 도체 패턴의 개수가 증가할수록 적층형 인덕터의 전체 인덕턴스는 감소하게 되므로, 제 2 내부전극층의 개수는 요구되는 적층형 인덕터의 인덕턴스 스펙에 적합하는 범위내에서 적어도 하나 이상으로 하는 것이 바람직하다.
또한, 병렬로 연결되는 내부전극층의 도체 패턴은 2 내지 50um 범위내의 두께를 가질 수 있다.
상기 병렬로 연결되는 내부전극층의 도체패턴(A1과 A6, A7과 A8)의 경우, 외부전극단자(12)와 연결되는 도체 패턴으로 외부전극단자(12)와의 연결을 위하여, 도체 패턴의 일측 단부가 인출부(A1b, A6b, A7b, A8b)로 형성되어 있고, 복수의 내부전극층을 적측된 본체의 양 측면을 절단하는 공정을 진행하여 상기 인출부(A1b, A6b, A7b, A8b)를 노출시킨다.
여기서, 상기 병렬로 연결되는 내부전극층의 도체패턴(A1과 A6, A7과 A8)이 2 내지 50um 범위내의 두께를 가지는 경우, 상기 인출부가 형성되어 있는 도체 패턴과 본체 사이의 틈이 발생하는 박리(Delamintion)현상이나, 본체의 양 측면을 절단하는 공정 과정에서 도체 패턴의 두께로 인하여 발생하는 물리적 결함을 막을 수 있어, 상기 인출부(A1b, A6b, A7b, A8b)전극의 일부가 떨어져 나가는 현상을 최소화 할 수 있다.
다만, 도체 패턴의 두께가 감소할수록 내부저항의 크기가 증가하므로, 요구되는 내부저항 스펙에 적합하는 범위내에서 상기 병렬로 연결되는 도체 패턴(A1,A6,A7,A8)의 두께를 형성하는 것이 바람직하다.
이와 같이, 제 1 내부전극층 중 최상부 및 최하부에 위치하는 내부전극층의 도체 패턴(A1,A6)과 제 2 내부전극층의 도체 패턴(A7,A8)을 병렬로 연결하고, 상기 병렬로 연결된 도체 패턴(A1과 A6, A7과 A8)의 두께를 사용재료 및 요구되는 특성에 따라 2 내지 50um 범위내로 형성하는 경우, 종래기술에 따른 적층형 인덕터에서 발생하는 물리적 결함을 해소하는 동시에 적층형 인덕터에서 요구되는 내부저항 스펙에 부합할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
10, 100 : 적층형 인덕터
11 : 본체
12 : 외부전극단자
N1, N2, N3, N4, N5, N6 : 제 1 내부전극층
M1, M2 : 제 2 내부전극층
A1, A2, A3, A4, A5, A6, A7, A8 : 도체 패턴
B1, B2, B3 ,B4, B5, B6, B7 : 비아
11 : 본체
12 : 외부전극단자
N1, N2, N3, N4, N5, N6 : 제 1 내부전극층
M1, M2 : 제 2 내부전극층
A1, A2, A3, A4, A5, A6, A7, A8 : 도체 패턴
B1, B2, B3 ,B4, B5, B6, B7 : 비아
Claims (5)
- 내부전극층이 복수개 적층된 본체, 상기 각 내부전극층의 도체 패턴을 연결하는 비아 및 적어도 하나의 상기 내부전극층의 도체패턴과 연결되는 외부전극단자로 이루어지는 적층형 인덕터에 있어서,
상기 각 내부전극층의 도체 패턴이 비아에 의하여 직렬로 연결되는 복수의 제 1 내부전극층; 및
상기 복수의 제 1 내부전극층 중 상기 외부전극단자와 연결되는 적어도 하나 의 내부전극층의 도체 패턴과 비아에 의하여 병렬로 연결되고 상기 외부전극단자와 연결되는 제 2 내부전극층;을 포함하는 적층형 인덕터.
- 제 1 항에 있어서,
상기 외부전극단자와 연결되는 제 1 내부전극층은 상기 복수의 제 1 내부전극층 중 최상부 및 최하부에 위치하는 내부전극층인 것을 특징으로 하는 적층형 인덕터.
- 제 1 항에 있어서,
상기 제 2 내부전극층의 개수는 적어도 하나 이상인 것을 특징으로 하는 적층형 인덕터.
- 제 1 항에 있어서,
상기 병렬로 연결되는 내부전극층의 도체 패턴의 두께가 2 내지 50㎛ 범위내인 것을 특징으로 하는 적층형 인덕터.
- 제 1 항에 있어서,
상기 도체 패턴은 코일 형상으로 이루어지는 것을 특징으로 하는 적층형 인덕터.
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