KR20120045408A - 탄탈륨계 질화막을 이용한 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 누설전류 제어가 용이하고, 다른 물질과의 접착력이 우수한 탄탈륨계 질화막을 이용한 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터 제조 방법은 하부전극, 유전막 및 상부전극으로 이루어진 캐패시터 제조 방법에 있어서, 상기 상부 전극 및 하부 전극 중 적어도 어느 하나는 탄탈륨계 질화막을 포함하고, 상기 탄탈륨계 질화막의 형성 단계는 원자층증착법을 이용하여 탄탈륨막을 증착하는 단계 및 상기 탄탈륨막을 질소함유가스에 노출시키는 단계를 포함하며, 본 발명은 탄탈륨막을 질화시킬 때 질화 분위기나 시간을 조절함에 따라 탄탈륨질화막의 질소 함량을 제어할 수 있기 때문에 원자층증착법으로 형성시킨 탄탈륨질화막에 비해, 원자층 증착법의 우수한 단차피복성이나 막질의 장점은 그대로 유지한 채 질소 함량 제어를 통한 비저항이 낮은 탄탈륨 질화막을 형성시킬 수 있는 효과가 있다. 이와 같은 탄탈륨질화막 및 탄탈륨탄소질화막을 캐패시터의 전극에 사용할 경우, TiN에 비해 높은 일함수로 인한 누설전류 특성 향상이 가능하여 유전막의 전기적 특성의 스케일다운이 가능하고 귀금속류 전극을 사용하는 것에 비해, 3차원 구조에 적용하기 수월하고 단가 측면에서도 매우 유리하다.
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 탄탈륨계 질화막을 이용한 반도체장치 제조 방법에 관한 것이다.
디램(DRAM)을 비롯한 반도체 장치의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 문제로 부각되고 있다. ZrO2, HfO2 기반의 유전막의 두께를 하향하거나, 유전율이 큰 TiO2, Ta2O5, Nb2O5, STO, BST 등의 고유전막을 도입하여 정전용량을 확보하려고 하고 있다. 하지만, 유전율이 큰 고유전막의 경우 에너지 밴드갭이 비교적 작은 경향을 가지고 있어 누설전류 제어가 어렵고, ZrO2, HfO2 기반의 유전막 역시 두께가 하향됨에 따라 누설전류 제어가 어려워지고 있다.
이와 같은 누설전류 제어 문제를 극복하기 위해 티타늄질화막(TiN)을 하부전극 및 하부전극으로 사용하는 방법이 제안되었다. 그러나, 티타늄질화막은 일함수가 4.5eV 수준이므로 누설전류 제어에 한계가 있다.
따라서, 티타늄질화막(TiN)에 비해 일함수(Work-function)가 큰 물질을 상부전극 및 하부 전극으로 사용하는 것이 누설전류 제어 측면에서 효과적이다. 일예로, Ru, Ir 등을 기반으로 하는 귀금속류 전극(Noble metal electrode) 적용에 대한 시도가 이루어지고 있다.
그러나, 귀금속류 전극의 사용으로 인한 공정 비용 증가가 대량 생산 관점에서 큰 문제점을 갖게 되며, 특히, 귀금속류 전극의 근본적인 특성인 다른 물질과의 낮은 결합력으로 접착력(adhesion)이 좋지 못한 문제의 발생으로 공정의 적용에 있어 많은 문제점들을 초래하고 있다.
본 발명은 누설전류 제어가 용이하고, 다른 물질과의 접착력이 우수한 탄탈륨계 질화막을 이용한 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 하부전극, 유전막 및 상부전극으로 이루어진 캐패시터 제조 방법에 있어서, 상기 상부 전극 및 하부 전극 중 적어도 어느 하나는 탄탈륨계 질화막을 포함하고, 상기 탄탈륨계 질화막의 형성 단계는 원자층증착법을 이용하여 탄탈륨막을 증착하는 단계 및 상기 탄탈륨막을 질소함유가스에 노출시키는 단계를 포함하는 것을 특징으로 한다.
본 발명은 탄탈륨막을 질화시킬 때 질화 분위기나 시간을 조절함에 따라 탄탈륨질화막의 질소 함량을 제어할 수 있기 때문에 원자층증착법으로 형성시킨 탄탈륨질화막에 비해, 원자층 증착법의 우수한 단차피복성이나 막질의 장점은 그대로 유지한 채 질소 함량 제어를 통한 비저항이 낮은 탄탈륨 질화막을 형성시킬 수 있는 효과가 있다.
또한 금속유기전구체를 사용한 탄탈륨 질화막에 탄소를 첨가시키는 방식보다 탄탈륨막의 질화시 탄소를 포함한 가스를 추가적으로 도입하여 탄탈륨 탄소 질화막을 형성시킴으로써 막내 탄소 함량 제어가 수월하여 비저항이 낮고 일함수가 큰 탄탈륨 탄소 질화막을 형성시킬 수 있다.
이와 같은 탄탈륨질화막 및 탄탈륨탄소질화막을 캐패시터의 전극에 사용할 경우, TiN에 비해 높은 일함수로 인한 누설전류 특성 향상이 가능하여 유전막의 전기적 특성의 스케일다운이 가능하고 귀금속류 전극을 사용하는 것에 비해, 3차원 구조에 적용하기 수월하고 단가 측면에서도 매우 유리하다.
도 1은 본 발명의 제1실시예에 따른 탄탈륨질화막(TaN)을 원자층증착법(ALD)으로 형성시키기 위한 기본적인 단위사이클의 모식도이다.
도 2a 내지 도 2d는 도 1의 단위사이클을 이용한 탄탈륨질화막(TaN)의 형성 과정을 설명하기 위한 단면도이다.
도 3은 본 발명의 제2실시예에 따른 탄탈륨탄소질화막(TaCN)을 원자층증착법(ALD)으로 형성시키기 위한 기본적인 단위사이클의 모식도이다.
도 4a 내지 도 4d는 도 3의 단위사이클을 이용한 탄탈륨탄소질화막(TaCN)의 형성 과정을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 탄탈륨질화막 및 탄탈륨탄소질화막을 이용한 캐패시터를 도시한 도면이다.
도 6a 내지 도 6d는 탄탈륨질화막과 탄탈륨탄소질화막을 조합한 캐패시터 전극의 상세 구조를 도시한 도면이다.
도 2a 내지 도 2d는 도 1의 단위사이클을 이용한 탄탈륨질화막(TaN)의 형성 과정을 설명하기 위한 단면도이다.
도 3은 본 발명의 제2실시예에 따른 탄탈륨탄소질화막(TaCN)을 원자층증착법(ALD)으로 형성시키기 위한 기본적인 단위사이클의 모식도이다.
도 4a 내지 도 4d는 도 3의 단위사이클을 이용한 탄탈륨탄소질화막(TaCN)의 형성 과정을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 탄탈륨질화막 및 탄탈륨탄소질화막을 이용한 캐패시터를 도시한 도면이다.
도 6a 내지 도 6d는 탄탈륨질화막과 탄탈륨탄소질화막을 조합한 캐패시터 전극의 상세 구조를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 캐패시터의 유전막의 누설전류 특성을 향상시키기 위하여 일함수가 4.5eV인 티타늄질화막(TiN)에 비해 높은 일함수를 갖는 탄탈륨계 질화막의 제조 방법에 관한 것이다. 탄탈륨계 질화막은 일함수가 4.8eV인 탄탈륨질화막(TaN), 일함수가 5.2eV인 탄탈륨탄소질화막(TaCN)을 포함한다. 탄탈륨계 질화막의 경우 티타늄계 질화막과 달리 질소가 과량 함유된 질화막이 형성되기 쉽고 탄탈륨질화막의 경우 질소 함량이 증가하게 될 경우 비저항이 높아져 전극으로 적합하지 않기 때문에 탄탈륨 대 질소(Ta:N)의 비율을 제어하는 것이 중요하다. 본 발명에서는 원자층증착법(Atomic Layer Deposition; ALD)을 이용하여 탄탈륨프리커서(Ta precursor)를 탄탈륨으로 환원시킨 후 질화시키는 방법을 통해 탄탈륨질화막(TaN) 또는 탄탈륨탄화질화막(TaCN)을 형성시키고 이를 통해 비저항이 낮고 일함수가 큰 전극을 얻을 수 있다.
또한, 탄탈륨질화막(TaN), 탄탈륨탄화질화막(TaCN) 등과 같은 탄탈륨계 질화막의 경우 질소가 막 내에 과량 함유되면 비저항이 커져 전극으로 사용이 어렵게 된다. 예컨대, 탄탈륨의 여러가지 산화수, 특히 +5가의 산화수가 가장 안정하기 때문에 'TaN' 대신 'Ta3N5'이 형성되는 등 증착과정에서 질소가 과량으로 함유될 가능성이 매우 크고 이를 제어하는 것이 쉽지 않다.
따라서, 본 발명은 원자층증착법(Atomic layer deposition: ALD)의 반응 단계를 두단계로 나누어 질소 함량을 제어함으로써 비저항이 작고 일함수가 큰 탄탈륨질화막(TaN) 또는 탄탈륨탄소질화막(TaCN)을 증착하므로써 캐패시터의 전극으로 사용한다.
일반적으로 Ti는 +4가의 산화수를 갖는 반면, Ta는 +5가의 산화수가 가장 안정적이기 때문에 원자층증착법으로 탄탈륨질화막을 증착할 시 절연특성을 갖는 Ta3N5를 포함하는 질소가 다량 함율된 질소 리치(Nitrogen rich) 박막이 형성되어 전극으로의 적용이 어렵다.
이러한 증착 특성을 극복하기 위해 본 발명에서는 Ta를 포함하는 프리커서를 먼저 흡착시켜 1차 반응가스를 이용하여 산화수 0가를 갖는 금속성분의 Ta으로 환원시킨 후 2차 반응가스(질소함유가스 또는 질소함유가스와 탄소함유가스)를 이용하여 TaN 또는 TaCN을 형성시키는 방법으로 비저항이 낮고 일함수가 큰 전극을 얻을 수 있다
이하, 제1실시예는 탄탈륨질화막의 형성 방법에 대해 설명한다. 도 1은 본 발명의 제1실시예에 따른 탄탈륨질화막(TaN)을 원자층증착법(ALD)으로 형성시키기 위한 기본적인 단위사이클의 모식도이며, 도 2a 내지 도 2d는 도 1의 단위사이클을 이용한 탄탈륨질화막(TaN)의 형성 과정을 설명하기 위한 단면도이다.
먼저, 탄탈륨프리커서(Ta precursor, 102)를 반응 챔버내로 주입하여 기판(101) 상에 화학적으로 흡착시킨다(도 1의 P1). 이때, 탄탈륨프리커서(102)는 탄탈륨 할라이드(halide) 소스나 펜타키스엑톡시탄탈륨[Pentakis(ethoxy)Tantalum; Ta(OEt)5](화학식 : Ta(CH5O))과 같이 'Ta-N 결합'을 갖지 않는 물질을 사용한다. 예컨대, 탄탈륨 할라이드 소스는 TaF5(tantalum fluoride), TaI5(tantalum iodide), TaCl5(tantalum chloride), TaBr5(tantalum bromide) 등을 포함한다.
다음으로, 1차 퍼지(P2)를 통해 반응 챔버 내에 잔류하는 탄탈륨프리커서 및 물리적으로 흡착된 탄탈륨프리커서를 반응 챔버 밖으로 내보낸다. 이때, 퍼지 가스로는 H2, He, Ar의 가스 및 이들의 혼합가스를 사용한다.
위와 같이, 탄탈륨프리커서 흡착(P1) 및 1차 퍼지(P2)를 진행함에 따라 도 2a에 도시된 바와 같이 기판(101) 상에는 화학흡착된 탄탈륨프리커서(102)만 잔류하게 된다.
다음으로, 플라즈마를 이용하여 화학흡착된 탄탈륨프리커서(102)를 탄탈륨(103)으로 전환시킨다(P3). 이때, 플라즈마는 다이렉트 플라즈마(Direct plasma) 또는 리모트 플라즈마(Remote plasma)를 사용하며 플라즈마를 생성시키기 위한 가스로는 H2, Ar, He 이나 이들의 혼합가스를 사용한다. 즉, 다이렉트플라즈마 방식 또는 리모트플라즈마방식으로 활성화시킨 수소(H2), 아르곤(Ar), 헬륨(He) 또는 이들의 혼합가스를 사용하여 탄탈륨프리커서를 탄탈륨(103)으로 전환시킨다. 탄탈륨(103)은 산화수가 0가인 탄탈륨이다.
위와 같이, 플라즈마 처리를 수행함에 따라 도 2b에 도시된 바와 같이 기판(101) 상에 원자층 단위의 탄탈륨(103)이 형성된다. 탄탈륨(103)은 산화수가 0가인 탄탈륨이다.
다음으로, 2차 퍼지(P4)를 통해 반응 챔버 내의 반응 생성물을 챔버밖으로 내보낸다. 이때, 퍼지 가스로는 H2, He, Ar 가스나 이들의 혼합 가스를 사용한다.
도 1의 P1 내지 P4 단계를 M회(M=1~100) 반복하여 도 2c에 도시된 바와 같이, 일정 두께의 탄탈륨막(103A)을 증착한다.
다음으로, 탄탈륨막(103A)을 질소함유가스에 노출시킨다. 이에 따라, 탄탈륨막(103A)은 질화되어 탄탈륨질화막(TaN, 104)으로 전환된다(P5). 이때, 질소함유가스로는 NH3, N2 또는 N2H2 중에서 선택된 어느 하나의 가스를 단독으로 사용하거나 또는 이들의 혼합 가스를 사용할 수 있다.
다른 실시예에서, 탄탈륨탄소질화막(TaCN)을 형성시키기 위해서 탄소를 포함하는 탄소함유가스를 질소함유가스와 동시에 주입한다. 탄소함유가스는 CH4를 포함한다.
마지막으로, 3차 퍼지(P6)를 통해 반응 챔버 내의 반응 생성물을 챔버 밖으로 내보낸다. 이때, 퍼지 가스로는 H2, He 또는 Ar 중에서 선택된 어느 하나의 가스를 단독으로 사용하거나 또는 이들의 혼합 가스를 사용할 수 있다. 3차 퍼지(P6)까지 완료하면 도 2d에 도시된 바와 같이, 일정 두께의 탄탈륨질화막(104)이 형성된다.
상기한 바와 같은, 탄탈륨프리커서 흡착(P1), 1차 퍼지(P2), 플라즈마 처리(P3), 2차 퍼지(P4)를 반복 진행하여 탄탈륨막을 증착한 후에, 질소함유가스 처리(P5), 3차 퍼지(P6)의 단계를 진행하여 원하는 두께의 탄탈륨질화막(TaN)을 형성한다.
탄탈륨질화막(TaN)을 형성한 후에는 막질 향상을 위해 후처리를 실시한다.
후처리는 N2, Ar 또는 NH3 중에서 선택된 적어도 어느 하나의 가스 분위기에서 400?850℃의 온도로 급속 열처리를 실시한다. 또한, 후처리는 N2, Ar 또는 NH3 중에서 선택된 적어도 어느 하나의 가스 분위기에서 400?850℃의 온도로 퍼니스로 어닐을 실시한다. 또한, 후처리는 N2, Ar 또는 NH3 중에서 선택된 적어도 어느 하나의 가스 분위기에서 400?700℃의 온도로 플라즈마 처리를 실시한다.
상술한 바와 같이 형성된 탄탈륨질화막은 캐패시터의 상부전극 및 하부전극으로 사용된다. 또한, 트랜지스터의 게이트전극으로 사용될 수 있다. 또한, ReRAM, PCRAM, STTRAM, FeRAM, ZRAM 등과 같은 다양한 종류의 반도체장치의 전극으로 사용이 가능하다.
이하, 제2실시예는 탄탈륨탄소질화막의 형성 방법에 대해 설명한다.
도 3은 본 발명의 제2실시예에 따른 탄탈륨탄소질화막(TaCN)을 원자층증착법(ALD)으로 형성시키기 위한 기본적인 단위사이클의 모식도이며, 도 4a 내지 도 4d는 도 3의 단위사이클을 이용한 탄탈륨탄소질화막(TaCN)의 형성 과정을 설명하기 위한 단면도이다.
먼저, 탄탈륨프리커서(Ta precursor, 202)를 반응 챔버내로 주입하여 기판(201) 상에 화학적으로 흡착시킨다(도 3의 P11). 이때, 탄탈륨프리커서(202)는 탄탈륨 할라이드(halide) 소스나 펜타키스엑톡시탄탈륨[Pentakis(ethoxy)Tantalum; Ta(OEt)5](화학식 : Ta(CH5O))과 같이 'Ta-N 결합'을 갖지 않는 물질을 사용한다. 예컨대, 탄탈륨 할라이드 소스는 TaF5(tantalum fluoride), TaI5(tantalum iodide), TaCl5(tantalum chloride), TaBr5(tantalum bromide) 등을 포함한다.
다음으로, 1차 퍼지(P12)를 통해 반응 챔버 내에 잔류하는 탄탈륨프리커서 및 물리적으로 흡착된 탄탈륨프리커서를 반응 챔버 밖으로 내보낸다. 이때, 퍼지 가스로는 H2, He, Ar의 가스 및 이들의 혼합가스를 사용한다.
위와 같이, 탄탈륨프리커서 흡착(P11) 및 1차 퍼지(P12)를 진행함에 따라 도 4a에 도시된 바와 같이 기판(201) 상에는 화학흡착된 탄탈륨프리커서(202)만 잔류하게 된다.
다음으로, 플라즈마를 이용하여 화학흡착된 탄탈륨프리커서(202)를 탄탈륨(203)으로 전환시킨다(P13). 이때, 플라즈마는 다이렉트 플라즈마(Direct plasma) 또는 리모트 플라즈마(Remote plasma)를 사용하며 플라즈마를 생성시키기 위한 가스로는 H2, Ar, He 이나 이들의 혼합가스를 사용한다. 즉, 다이렉트플라즈마 방식 또는 리모트플라즈마방식으로 활성화시킨 수소(H2), 아르곤(Ar), 헬륨(He) 또는 이들의 혼합가스를 사용하여 탄탈륨프리커서를 탄탈륨(203)으로 전환시킨다. 탄탈륨(203)은 산화수가 0가인 탄탈륨이다.
위와 같이, 플라즈마 처리를 수행함에 따라 도 4b에 도시된 바와 같이 기판(201) 상에 원자층 단위의 탄탈륨(203)이 형성된다. 탄탈륨(203)은 산화수가 0가인 탄탈륨이다.
다음으로, 2차 퍼지(P14)를 통해 반응 챔버 내의 반응 생성물을 챔버밖으로 내보낸다. 이때, 퍼지 가스로는 H2, He, Ar 가스나 이들의 혼합 가스를 사용한다.
도 3의 P11 내지 P14 단계를 M회(M=1~100) 반복하여 도 4c에 도시된 바와 같이, 일정 두께의 탄탈륨막(203A)을 증착한다.
다음으로, 탄탈륨막(203A)을 질소함유가스와 탄소함유가스에 노출시킨다. 이에 따라, 탄탈륨막(203A)은 질화 및 탄화되어 탄탈륨탄소질화막(TaCN, 204)으로 전환된다(P15). 이때, 질소함유가스로는 NH3, N2 또는 N2H2 중에서 선택된 어느 하나의 가스를 단독으로 사용하거나 또는 이들의 혼합 가스를 사용할 수 있다. 탄소함유가스는 CH4를 포함한다.
마지막으로, 3차 퍼지(P16)를 통해 반응 챔버 내의 반응 생성물을 챔버 밖으로 내보낸다. 이때, 퍼지 가스로는 H2, He 또는 Ar 중에서 선택된 어느 하나의 가스를 단독으로 사용하거나 또는 이들의 혼합 가스를 사용할 수 있다. 3차 퍼지(P16)까지 완료하면 도 4d에 도시된 바와 같이, 일정 두께의 탄탈륨탄소질화막(204)이 형성된다.
상기한 바와 같은, 탄탈륨프리커서 흡착(P11), 1차 퍼지(P12), 플라즈마 처리(P13), 2차 퍼지(P14)를 반복 진행하여 탄탈륨막을 증착한 후, 질소함유가스 및 탄소함유가스 처리(P15), 3차 퍼지(P16)의 단계를 진행하여 원하는 두께의 탄탈륨탄소질화막(TaCN)을 형성한다.
탄탈륨탄소질화막(TaCN)을 형성한 후에는 막질 향상을 위해 후처리를 실시한다.
후처리는 N2, Ar 또는 NH3 중에서 선택된 적어도 어느 하나의 가스 분위기에서 400?850℃의 온도로 급속 열처리를 실시한다. 또한, 후처리는 N2, Ar 또는 NH3 중에서 선택된 적어도 어느 하나의 가스 분위기에서 400?850℃의 온도로 퍼니스로 어닐을 실시한다. 또한, 후처리는 N2, Ar 또는 NH3 중에서 선택된 적어도 어느 하나의 가스 분위기에서 400?700℃의 온도로 플라즈마 처리를 실시한다.
상술한 바와 같이 형성된 탄탈륨탄소질화막(TaCN)은 캐패시터의 상부전극 및 하부전극으로 사용된다. 또한, 트랜지스터의 게이트전극으로 사용될 수 있다. 또한, ReRAM, PCRAM, STTRAM, FeRAM, ZRAM 등과 같은 다양한 종류의 반도체장치의 전극으로 사용이 가능하다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 탄탈륨질화막 및 탄탈륨탄소질화막을 이용한 캐패시터를 도시한 도면이다.
도 5a는 실린더형 캐패시터이고, 도 5b는 콘케이브형 캐패시터이며, 도 5c는 필라형 캐패시터이다.
도 5a에 도시된 바와 같이, 기판(31) 상에 층간절연막(32)을 관통하는 스토리지노드콘택플러그(33)가 형성된다. 스토리지노드콘택플러그(33) 상에 실린더형의 하부전극(34)이 형성된다. 하부전극(34) 상에 유전막(35)이 형성되고, 유전막(35) 상에 상부전극(36)이 형성된다.
도 5b에 도시된 바와 같이, 기판(41) 상에 층간절연막(42)을 관통하는 스토리지노드콘택플러그(43)가 형성된다. 스토리지노드콘택플러그(43) 상에 분리막(44)이 형성되고, 분리막(44) 내에 실린더형의 하부전극(45)이 형성된다. 하부전극(45) 상에 유전막(46)이 형성되고, 유전막(46) 상에 상부전극(47)이 형성된다.
도 5c에 도시된 바와 같이, 기판(51) 상에 층간절연막(52)을 관통하는 스토리지노드콘택플러그(53)가 형성된다. 스토리지노드콘택플러그(53) 상에 필라형의 하부전극(54)이 형성된다. 하부전극(54) 상에 유전막(55)이 형성되고, 유전막(55) 상에 상부전극(56)이 형성된다.
도 5a 내지 도 5c에 도시된 캐패시터에서, 하부전극(34, 45, 54)과 상부전극(36, 47, 56)은 탄탈륨질화막(TaN) 또는 탄탄륨탄소질화막(TaCN)을 포함한다.
도 6a 내지 도 6d는 탄탈륨질화막과 탄탈륨탄소질화막을 조합한 캐패시터 전극의 상세 구조를 도시한 도면이다.
도 6a에 도시된 캐패시터는 하부전극(61)과 상부전극(63)이 모두 탄탈륨질화막(TaN)이다. 유전막(62)은 TiO2, Ta2O5, Nb2O5, STO, BST 등의 고유전막을 포함한다.
도 6b에 도시된 캐패시터는 하부전극(71)은 탄탈륨질화막(TaN)이고 상부전극(73)이 탄탈륨탄소질화막(TaCN)이다. 유전막(72)은 TiO2, Ta2O5, Nb2O5, STO, BST 등의 고유전막을 포함한다.
도 6c에 도시된 캐패시터는 하부전극(81)은 탄탈륨탄소질화막(TaCN)이고 상부전극(83)이 탄탈륨질화막(TaN)이다. 유전막(82)은 TiO2, Ta2O5, Nb2O5, STO, BST 등의 고유전막을 포함한다.
도 6d에 도시된 캐패시터는 하부전극(91)과 상부전극(93)이 모두 탄탈륨탄소질화막(TaCN)이다. 유전막(92)은 TiO2, Ta2O5, Nb2O5, STO, BST 등의 고유전막을 포함한다.
본 발명의 TaN 또는 TaCN 형성 방법을 적용하여 금속 배선의 배리어 메탈층을 형성할 수도 있다.
본 발명의 실시예에 따른 TaN 또는 TaCN을 캐패시터의 상부전극 및/또는 하부전극에 적용할 경우 TiN보다 큰 일함수를 얻을 수 있으므로 캐패시터의 누설전류 특성을 개선하여 유효산화막두께의 스케일다운(scale down) 측면에서 유리하다. 또한, 원자층증착법(ALD)을 사용함에 따른 우수한 단차피복성으로 종횡비(Aspect ratio)가 큰 하부전극에 적용할 수 있다. 또한, 금속 배선의 배리어 메탈층 형성 방법에 적용할 경우, Ti/TiN보다 실리콘 계면과의 반응성이 우수하여 접합 스파이킹(junction spiking) 방지 특성이 우수하고, TiN에 비하여 결정립이 작고 표면 거칠기가 작아 모서리 전계 집중에 의한 누설 전류를 억제시킬 뿐 만 아니라, 원자층 증착법으로 증착이 가능하여 단차피복성을 개선할 수 있어, 종횡비가 큰 콘택홀에 적용할 수 있다.
본 발명에서와 같은 방법으로 형성시킨 TaN 또는 TaCN은 캐패시터의 상부전극, 하부전극으로의 사용 외에도 트랜지스터의 게이트전극으로 사용할 수 있다. 또한, ReRAM, PCRAM, STTRAM, FeRAM, ZRAM 등과 같은 다양한 종류의 반도체장치의 전극으로 사용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 기판
102 : 탄탈륨프리커서
103 : 탄탈륨
104 : 탄탈륨질화막
102 : 탄탈륨프리커서
103 : 탄탈륨
104 : 탄탈륨질화막
Claims (10)
- 하부전극, 유전막 및 상부전극으로 이루어진 캐패시터 제조 방법에 있어서,
상기 상부 전극 및 하부 전극 중 적어도 어느 하나는 탄탈륨계 질화막을 포함하고,
상기 탄탈륨계 질화막의 형성 단계는,
원자층증착법을 이용하여 탄탈륨막을 증착하는 단계 및 상기 탄탈륨막을 질소함유가스에 노출시키는 단계
를 포함하는 캐패시터 제조 방법.
- 제1항에 있어서,
상기 원자층증착법을 이용하여 탄탈륨막을 증착하는 단계와 상기 탄탈륨막을 질소함유가스에 노출시키는 단계는,
상기 탄탈륨막의 원자층증착법이 이루어지는 챔버 내에서 인시튜로 진행하는 캐패시터 제조 방법.
- 제1항에 있어서,
상기 탄탈륨막을 증착하는 단계는,
탄탈륨프리커서 흡착 단계, 1차 퍼지 단계, 플라즈마처리 처리 단계 및 2차 퍼지 단계로 이루어진 단위사이클을 반복하는 캐패시터 제조 방법.
- 제3항에 있어서,
상기 플라즈마 처리 단계는,
리모트플라즈마 또는 다이렉트플라즈마를 사용하는 캐패시터 제조 방법.
- 제3항에 있어서,
상기 플라즈마 처리 단계는,
Ar, H2 또는 He 중에서 선택된 적어도 어느 하나의 플라즈마를 사용하는 캐패시터 제조 방법.
- 제3항에 있어서,
상기 탄탈륨프리커서 흡착 단계에서,
상기 탄탈륨프리커서는, 탄탈륨 할라이드 소스 또는 펜타키스엑톡시탄탈륨을 포함하는 캐패시터 제조 방법. - 제1항에 있어서,
상기 질소함유가스에 노출시키는 단계는,
질소함유가스 주입 단계 및 퍼지 단계로 진행하는 캐패시터 제조 방법.
- 제1항에 있어서,
상기 질소함유가스에 노출시키는 단계에서,
상기 질소함유가스와 함께 탄소함유가스를 동시에 주입시키는 캐패시터 제조 방법.
- 제8항에 있어서,
상기 탄소함유가스는,
CH4를 포함하는 캐패시터 제조 방법.
- 제1항에 있어서,
상기 질소함유가스에 노출시키는 단계 이후에,
어닐 또는 플라즈마처리를 이용한 후처리 단계를 더 포함하는 캐패시터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100106925A KR20120045408A (ko) | 2010-10-29 | 2010-10-29 | 탄탈륨계 질화막을 이용한 반도체장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100106925A KR20120045408A (ko) | 2010-10-29 | 2010-10-29 | 탄탈륨계 질화막을 이용한 반도체장치 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120045408A true KR20120045408A (ko) | 2012-05-09 |
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ID=46264877
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|---|---|---|---|
| KR1020100106925A KR20120045408A (ko) | 2010-10-29 | 2010-10-29 | 탄탈륨계 질화막을 이용한 반도체장치 제조 방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9893271B2 (en) | 2015-10-15 | 2018-02-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| CN111943978A (zh) * | 2019-05-14 | 2020-11-17 | 三星电子株式会社 | 金属化合物及使用其制造半导体器件的方法 |
| KR20200132639A (ko) * | 2019-05-14 | 2020-11-25 | 삼성전자주식회사 | 금속 화합물 및 이를 이용한 반도체 소자의 제조 방법 |
-
2010
- 2010-10-29 KR KR1020100106925A patent/KR20120045408A/ko not_active Application Discontinuation
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| KR20200132639A (ko) * | 2019-05-14 | 2020-11-25 | 삼성전자주식회사 | 금속 화합물 및 이를 이용한 반도체 소자의 제조 방법 |
| US11524973B2 (en) | 2019-05-14 | 2022-12-13 | Samsung Electronics Co., Ltd. | Metal compounds and methods of fabricating semiconductor devices using the same |
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