KR20120038999A - 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법 - Google Patents

박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법 Download PDF

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Abstract

본 발명은 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법에 관한 것으로서, 수 10nm 이하의 두께로 박형화가 가능한 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법을 제공하며, 실리콘 기판의 표면에 제1 금속과 실리콘이 확산되어 형성되는 금속 실리사이드층과, 실리콘 기판의 표면의 제2 금속 박막층의 적층 부위에 형성되는 도전 박막층과, 상기 금속 실리사이드층과 상기 도전 박막층의 사이의 실리콘 기판의 표면 부근에 실리콘의 나노 입자가 확산되어 형성되는 실리콘 확산부를 구비하고, 실리콘 기판과의 적층 방향으로 쇼트키 계면이 형성되는 금속 실리사이드층 또는 도전 박막층으로 광을 조사하고, 실리콘 기판의 표면의 금속 실리사이드층과 도전 박막층 사이에 광 유기 전류를 발생시키는 것을 특징으로 한다.

Description

박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법{THIN-FILM PHOTOELECTRIC CONVERSION ELEMENT AND METHOD FOR MANUFACTURING THIN-FILM PHOTOELECTRIC CONVERSION ELEMENT}
본 발명은 박막형 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법에 관한 것으로서, 더 자세하게는 소자의 표면에 포토캐리어를 발생시키는 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법에 관한 것이다.
광전 변환 소자로서 태양전지의 용도로는 박형화하여 발전부(發電部)가 되는 실리콘의 사용량을 삭감하는 것이 시도되고 있지만, 잉곳으로부터 절단하는 실리콘 웨어의 두께는 150㎛ 정도까지로 하는 것이 한계이고, 또한 얇게 하면 충분히 광을 흡수할 수 없으므로 광전 변환 효율이 저하하고, 이 때문에 반사 방지막 등을 형성하므로, 소자 전체의 박형화에는 한계가 있었다.
따라서, CVD법 등으로 아몰퍼스 실리콘(이하, a-Si라고 함)이나 미결정 실리콘의 박막을 제조하고, 일반적인 실리콘 태양전지의 1% 정도의 두께로 한 박막 실리콘 태양전지가 제공되어 있다. 도 8은 a-Si막을 이용한 pin 구조의 박막 실리콘 태양전지(100)(특허문헌 1)의 단면도이고, 유리 기판(101)상에 박막 태양전지(100)가 형성되어 있다.
박막 태양전지(100)는 상기 도면에 도시한 바와 같이, 은의 하부 전극(102)과 산화인듐주석(ITO)의 투명 상부 전극(103) 사이에 pin 구조를 형성하는 a-Si막의 n층(104), 반결정화 a-Si막의 i층(105), a-Si막의 p층(106)이 적층되어 있다. 여기서, 각 층의 두께는 하부 전극(102)이 100nm, 상부 전극(103)이 70nm, n층(104)이 50nm, i층(105)이 2㎛, p층(106)이 20nm 정도로 되어 있다.
i층(105)은 상방의 투명 상부 전극(103)을 통과하는 광을 받아 광전 효과에 의해 캐리어를 생성하는 발전 기능을 갖고, n층(104)과 p층(106)은 층(105)에 내부 전계를 인가하여 i층(105)의 캐리어를 분리하는 기능을 갖고 있다.
따라서, 박막 태양전지(100)의 상방으로부터 광을 조사하면, 광을 받아 i층(105)에서 분리하는 캐리어는 적층 방향인 n층(104) 또는 p층(106)으로 이동하고, 하부 전극(102)과 상부 전극(103) 사이를 단락하면, 캐리어의 이동에 의해 적층 방향의 하부 전극(102)과 상부 전극(103) 사이에 광 유기 전류가 흐른다.
일본 공개특허공보 제2000-349321호
그러나, 실리콘 박막을 제조함으로써 박형화한 상기 박막 태양전지(100)라도 광의 입사 방향인 pin 구조의 각 적층 방향으로 광 캐리어를 흐르게 하여 발전하므로, 흡수계수가 높은 a-Si를 이용해도 그 두께를 1㎛ 정도로 하는 것이 한계이고, 또한 적층 방향으로 흐르는 광 유기 전류를 취출하기 위해 pin 구조를 끼워 상부 전극(103)과 하부 전극(102)을 더 배치할 필요가 있어, 박형화에 한계가 있었다.
또한, 발전 기능을 가진 i층(105)까지 입사광을 도달시키기 위해, 그 상방의 전면을 덮는 상부 전극(103)을 ITO 등의 투명 도전 재료로 형성할 필요가 있고, 또한 박막 그대로는 충분히 입사광을 흡수할 수 없으므로 표면 텍스쳐 등을 이용하여 광학적 특성을 제어하여, 입사광의 이용 효율을 높이는 구조로 했다.
또한, a-Si는 금지 대역폭이 크고, 700nm 이하의 비교적 단파장의 광에 응답하지만, 적외광 등의 장파장의 광을 이용할 수 없고, 이 때문에 미결정 실리콘층을 더한 탠덤(tandem) 구조로 하거나, 특허문헌 1에 기재한 바와 같이 i층(105)의 아몰퍼스 및 미결정의 결정 분률(crystal fraction)을 적층 방향으로 변화시키는 구조로 하여 광대역의 광에 대해 응답시키는 것이며, 이 때문에 복잡한 프로세스를 요했다.
본 발명은 이와 같은 종래의 문제점을 고려하여 이루어진 것으로서, 수 10nm 이하의 두께로 박형화가 가능한 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 동일 표면에 광 유기 전류를 인출하는 한 쌍의 전극을 배치하고, 더 박형화가 가능한 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 실리콘층의 두께를 20nm 이하로 하여 실리콘 재료의 사용량을 삭감하고, 비용 절감이 가능한 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 복잡하고 정밀한 반도체 프로세스 제어를 요하지 않고, 어닐 처리의 단순한 공정으로 가시 영역에서 적외 영역까지의 광대역의 광에 응답하는 박막 광전 변환 소자와 박막 광전 변환 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해, 청구항 1에 기재된 발명은 제1 금속으로 이루어진 제1 금속 박막층과, 제1 금속 박막층 상의 일부에 겹쳐져, 제2 금속으로 이루어진 제2 금속 박막층을 적층시킨 실리콘 기판을 어닐(anneal) 처리하고, 실리콘 기판의 표면에 제1 금속과 실리콘이 확산되어 형성되는 금속 실리사이드(silicide) 층과, 실리콘 기판의 표면의 제2 금속 박막층의 적층 부위에 형성되는 도전 박막층과, 상기 금속 실리사이드층과 상기 도전 박막층 사이의 실리콘 기판의 표면 부근에 실리콘의 나노 입자가 확산되어 형성되는 실리콘 확산부를 구비하고, 실리콘 기판과의 적층 방향으로 쇼트키(schottky) 계면이 형성되는 금속 실리사이드층 또는 도전 박막층으로 광을 조사하고, 실리콘 기판의 표면의 금속 실리사이드층과 도전 박막층 사이에 광 유기 전류를 발생시키는 것을 특징으로 한다.
어닐 처리에 의해 도전 박막층에서는 제1 금속과 제2 금속과 실리콘의 나노 입자가 서로 확산되고, 금속 실리사이드층에서는 제1 금속과 실리콘의 나노 입자가 서로 확산되며, 최대 20nm 이하의 깊이에서 각 원소의 활성화 에너지가 높고, 상태도가 벌크의 성질로부터 멀어지는 현상이 발생한다.
실리콘 기판의 표면을 따라서 실리콘 확산부와 금속 실리사이드층 사이 및 실리콘 확산부와 도전 박막층 사이에 각각 쇼트키 계면이 형성된다. 도전 박막층의 형성 부위에서는 제1 금속 박막층에 제2 금속 박막층이 적층되고, 금속 실리사이트가 형성되는 제1 금속 박막층의 두께보다 두꺼우므로, 금속이 더 과잉의 영역이 되어 오믹화(ohmic)가 촉진되고 장벽의 핀닝(pinning)이 약해져, 실리콘 확산부와 도전 박막층 사이의 장벽의 높이가 낮다고 생각된다. 그 결과, 실리콘 확산부와 금속 실리사이드층 사이의 쇼트키 장벽에 의해, 실리콘 기판의 표면을 따라서 금속 실리사이드층으로부터 도전 박막층의 방향을 순방향으로 하는 다이오드가 형성된다.
실리콘 기판과의 적층 방향으로 쇼트키 계면이 형성되는 도전 박막층으로 광을 조사하면, 도전 박막층에 다수의 포토캐리어(photo-carriers)가 유기하고, 실리콘 기판의 표면을 따르는 상기 다이오드에 의한 순바이어스 특성으로 실리콘 기판의 표면을 따라서 이동하는 것에 의해, 광 유기 전류가 표면을 따라서 흐른다.
마찬가지로 실리콘 기판과의 적층 방향으로 쇼트키 계면이 형성되는 금속 실리사이드층으로 광을 조사하면, 금속 실리사이드층에 다수의 포토캐리어가 유기하고, 실리콘 기판의 표면을 따르는 상기 다이오드에 의한 순(順) 바이어스 특성으로 실리콘 기판의 표면을 따라서 이동하는 것에 의해, 광 유기 전류가 표면을 따라서 흐른다.
실리콘 기판의 표면에 형성되는 금속 실리사이드층과 도전 박막층은 도전성을 가지므로, 표면에 유기한 포토캐리어의 전도 손실이 억제된다.
실리콘의 나노 입자가 공존하는 금속 실리사이드층과 도전 박막층에서는, 실리콘 입자가 나노사이즈가 되어, 파수 선택규칙(wave number selection-rule)이 벌크와 다른 직접 천이가 되고, Si 가전자대(valence band)에서 가시영역의 에너지 갭에 상당하는 밴드 간 여기(excitation)가 발생한다. 그 결과, 이 도전 박막층에서는 주로 장파장의 적외 영역의 광에 대해, 적층 방향의 쇼트키 장벽에 의해 포토캐리어가 발생하고, 또한 주로 단파장의 가시광의 광에 대해 실리콘 나노 입자의 여기에 의한 포토캐리어가 발생하며, 쌍방이 더해져, 응답 감도가 높고, 가시광에서 적외광까지의 광대역 응답 특성이 얻어진다.
또한, 청구항 2에 기재된 발명은 도전 박막층의 두께가 100nm 미만이고, 금속 실리사이드층의 두께는 도전 박막층보다도 더 얇은 것을 특징으로 한다.
도전 박막층과 금속 실리사이드층의 재료가 되는 제1 금속과 제2 금속의 사용량을 대폭 삭감할 수 있고, 각각 실리콘 기판 위에 증착시킨 후, 어닐 처리하는 간단한 공정으로 실리콘 기판 위에 형성된다.
또한, 청구항 3에 기재된 발명은 제1 금속이 Co, Fe, W, Ni, Al, Ti 중 어느 하나이고, 제2 금속이 Au인 것을 특징으로 한다.
Co, Fe, W, Ni, Al, Ti는 융점이 높고, 고온의 기계적 성질이 우수하며, 금속 실리사이드의 재료에 적합하다. 또한, Au는 그 주위에서 제1 금속과 실리콘의 나노 입자의 확산을 지원하며, 금속 실리사이드와 도전 박막층의 사이의 실리콘 확산부의 형성을 용이하게 한다.
또한, 청구항 4에 기재된 발명은 실리콘 기판 위에 제1 금속으로 이루어진 제1 금속 박막층을 성막하는 제1 공정과, 제1 금속 박막층 위의 일부에 제2 금속으로 이루어진 제2 금속 박막층을 성막하는 제2 공정과, 실리콘 기판 위에 적층된 제1 금속 박막층과 제2 금속 박막층을 어닐 처리하여, 기판 위에 제1 금속과 실리콘이 확산되는 금속 실리사이드층과, 제2 금속 박막층의 적층 부위의 도전 박막층과, 상기 금속 실리사이드층과 상기 도전 박막층의 사이에서 실리콘 기판의 표면 부근에 실리콘의 나노 입자가 확산되는 실리콘 확산부를 형성하는 제3 공정을 구비하고, 실리콘 기판과의 적층 방향으로 쇼트키 계면이 형성되는 금속 실리사이드층 또는 도전 박막층으로 광을 조사하고, 실리콘 기판의 표면의 금속 실리사이드층과 도전 박막층 사이에 광 유기 전류를 발생시키는 것을 특징으로 한다.
어닐 처리에 의해, 도전 박막층에서는 제1 금속과 제2 금속과 실리콘의 나노 입자가 서로 확산되고, 금속 실리사이드층에서는 제1 금속과 실리콘의 나노 입자가 서로 확산되며, 최대 20nm 이하의 깊이에서 각 원소의 활성화 에너지가 높고, 상태도가 벌크의 성질에서 멀어지는 현상이 발생한다.
실리콘 기판의 표면을 따라서 실리콘 확산부와 금속 실리사이드층 사이 및 실리콘 확산부와 도전 박막층 사이에 각각 쇼트키 계면이 형성된다. 도전 박막층의 형성 부위에서는 제1 금속 박막층에 제2 금속 박막층이 적층되고, 금속 실리사이드가 형성되는 제1 금속 박막층의 두께보다 두꺼우므로, 금속이 더 과잉의 영역으로 오믹화가 촉진되고, 장벽의 핀닝이 약해지며, 실리콘 확산부와 도전 박막층 사이의 장벽의 높이는 낮다고 생각된다. 그 결과, 실리콘 확산부와 금속 실리사이드층 사이의 쇼트키 장벽에 의해, 실리콘 기판의 표면을 따라서 금속 실리사이드층으로부터 도전 박막층의 방향을 순방향으로 하는 다이오드가 형성된다.
실리콘 기판과의 적층 방향으로 쇼트키 계면이 형성되는 도전 박막층으로 광을 조사하면, 도전 박막층에 다수의 포토캐리어가 유기하고, 실리콘 기판의 표면을 따르는 상기 다이오드에 의한 순바이어스 특성으로 실리콘 기판의 표면을 따라서 이동하는 것에 의해, 광 유기 전류가 표면을 따라서 흐른다.
마찬가지로 실리콘 기판과의 적층 방향으로 쇼트키 계면이 형성되는 금속 실리사이드층으로 광을 조사하면, 금속 실리사이드층에 다수의 포토캐리어가 유기하고, 실리콘 기판의 표면을 따르는 상기 다이오드에 의한 순바이어스 특성으로 실리콘 기판의 표면을 따라서 이동하는 것에 의해, 광 유기 전류가 표면을 따라서 흐른다.
실리콘 기판의 표면에 형성되는 금속 실리사이드층과 도전 박막층은 도전성을 갖기 때문에, 표면에 유기한 포토캐리어의 전도 손실이 억제된다.
실리콘의 나노 입자가 공존하는 금속 실리사이드층과 도전 박막층에서는, 실리콘 입자가 나노 사이즈가 되어 파수 선택측이 벌크와 다른 직접 천이가 되고, Si 가전자대에서 가시영역의 에너지 갭에 상당하는 밴드 간 여기가 발생한다. 그 결과, 이 도전 박막층에서는 주로 장파장의 적외 영역의 광에 대해, 적층 방향의 쇼트키 장벽에 의해 포토캐리어가 발생하고, 또한 주로 단파장의 가시광의 광에 대해 실리콘 나노 입자의 여기에 의한 포토캐리어가 발생하고, 쌍방이 더해지며, 응답 감도가 높고, 가시광에서 적외광까지의 광대역 응답 특성이 얻어진다.
또한, 청구항 5에 기재된 발명은 도전 박막층의 두께가 100nm 미만이고, 금속 실리사이드층의 두께는 도전 박막층보다 더 얇은 것을 특징으로 한다.
도전 박막층과 금속 실리사이드층의 재료가 되는 제1 금속과 제2 금속의 사용량을 대폭 삭감할 수 있고, 각각 실리콘 기판 위에 증착시킨 후, 어닐 처리하는 간단한 공정으로 실리콘 기판 위에 형성된다.
또한, 청구항 6에 기재된 발명은 제1 금속이 Co, Fe, W, Ni, Al, Ti 중 어느 하나이고, 제2 금속이 Au인 것을 특징으로 한다.
Co, Fe, W, Ni, Al, Ti는 융점이 높고, 고온에서의 기계적 성질이 우수하여, 금속 실리사이드의 재료에 적합하다. 또한, Au는 그 주위에서 제1 금속과 실리콘의 나노 입자의 확산을 지원하며, 금속 실리사이드와 도전 박막층 사이의 실리콘 확산부의 형성을 용이하게 한다.
청구항 1과 청구항 4에 기재된 발명에 의하면, 실리콘 기판 내를 투과하는 광을 광전 변환하는 것이 아니라, 기판의 표층에서 광전 변환하므로, 광 손실이 적고, 높은 감도로 광 유기 전류가 얻어진다.
또한, 기판의 표면을 따라서 포토캐리어가 이동하므로, 이동 속도 약 107㎝/s의 화합물 반도체 레벨의 고속 광 유기 캐리어가 발생한다. 따라서, 광검출 센서로서 이용되는 경우에는 초고속 이미징 센서나 GHz 내지 THz대의 광변조파에 대해 응동하는 광전 변환 소자를 실현할 수 있다. 박막형이므로 어닐화가 가능한 표면 검출형 CCD 센서로서 이용할 수도 있다.
또한, 실리콘과의 쇼트키 장벽의 높이에 의존하지 않고, 가시영역에서 적외영역까지의 넓은 파장 대역의 광에 대해 응답하여 광 유기 전류를 발생시킬 수 있다. 따라서, 광검출 센서로서 이용되는 경우에는 우수한 감도 특성으로 광대역의 광을 검출할 수 있다. 또한, 태양전지로서 이용되는 경우에는 폭넓은 대역의 태양광을 광전 변환하여 전력에 이용할 수 있고, 특히 흐릴 때는 p-n 접합의 Si계 광전 변환 소자를 이용한 태양전지에 대해, 대략 2배의 태양 에너지를 전력에 이용할 수 있다. 또한, 일몰후에 대기중에 산란하는 적외광을 광전 변환함으로써, 주야로 발전(發電)하는 것을 기대할 수 있고, 열 변환되기 전에 산란하는 적외광을 광전 변환하므로, 지구 온난화 대책의 수단으로도 기대할 수 있다.
또한, pn 접합의 광전 변환 소자나 실리콘 박막을 제막하는 것에 의해 박형화된 박막 광전 변환 소자에 비해 비약적으로 박형화할 수 있고, 제1 금속, 제2 금속, 실리콘 등의 희소 원소를 극소량 사용하는 것만으로 제조할 수 있다.
또한, 광 유기 전류나 광 유기 전압을 실리콘 기판의 동일 표면측의 금속 실리사이드층과 도전 박막층에 접속하는 한 쌍의 전극으로부터 취출할 수 있으므로, 한 쌍의 인출 전극을 적층 방향으로 나눠 배치하지 않고, 박막 광전 변환 소자를 더 박형화할 수 있다.
또한, 청구항 4에 기재된 발명에 의하면, 표면에 제1 금속 박막층을 적층시키고, 또한 그 일부에 제2 금속 박막층을 적층시킨 실리콘 기판을 어닐 처리할뿐인 단순한 제조 프로세스로 제조할 수 있고, 그 프로세스는 금속 실리사이드를 형성하는 Si 베이스의 프로세스를 이용할 수 있다.
청구항 2와 청구항 5에 기재된 발명에 의하면, 실리콘 기판의 표층의 두께가 100nm 미만의 도전 박막층과 더 얇은 금속 실리사이드층으로 광 유기 전류를 발생시키므로, 박막화가 가능하고, 태양전지의 용도로는 빌딩이나 자동차의 창, 휴대전화기 등 포터블 기기의 하우징체 등에 장착할 수 있고, 장착 장소의 제약이 없다.
청구항 3과 청구항 6에 기재된 발명에 의하면, 제1 금속과 귀금속인 제2 금속은 모두 금속 실리사이드층과 도전박막층을 형성하기 위해 이용할 뿐이므로, 극소량의 희소 원소로 제조할 수 있다.
제1 금속은 융점이 높고, 고온에서의 기계적 성질이 우수하며, 금속 실리사이드의 재료에 적합하다. 특히, 제1 금속이 Co인 경우에는 금속 실리사이드는 실리콘 디바이스의 전극 하지(undercoating)로 이용되고 있는 CoSix이며, 기존의 프로세스를 이용할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 박막 광전 변환 소자(1)의 종단면도이다.
도 2는 박막 광전 변환 소자(1)의 등가회로도이다.
도 3은 박막 광전 변환 소자(1)의 제조 프로세스를 나타내는 공정도이다.
도 4는 박막 광전 변환 소자(1)의 전극(4, 5) 사이에 인가한 바이어스 전압(V)과, 전극(4, 5) 사이에 흐르는 전류(Ib, Ib1, Ib2)의 관계를 나타내는 Ι-Ⅴ선도이다.
도 5는 금속 실리사이드층(3)으로 광을 조사할 때 전극(4, 5) 사이에 흐르는 광 유기 전류(I1)와, 도전 박막층(9)으로 광을 조사할 때 전극(4, 5) 사이에 흐르는 광 유기 전류(I2)를 바이어스 전압(V)과의 관계로 나타내는 I-V선도이다.
도 6은 금속 실리사이드층(3)으로 광을 조사하여 유기된 포토캐리어의 이동을 나타내는 에너지 다이아그램이다.
도 7은 도전 박막층(9)으로 광을 조사하여 유기된 포토캐리어의 이동을 나타내는 에너지 다이아그램이다.
도 8은 종래의 박막 태양전지(100)의 단면도이다.
이하, 본 발명의 일 실시형태에 따른 박막 광전 변환 소자(1)와 그 제조 방법을 도 1 내지 도 7을 이용하여 설명한다. 본 실시형태에 따른 박막 광전 변환 소자(1)는 도 1에 도시한 바와 같이, 반도체 기판인 n형의 Si로 이루어진 n-Si 기판(2)과, n-Si 기판(2)의 표면상에 자기 조직화한 금속 실리사이드층인 CoSix층(3)과, CoSix층(3)의 일부에 오믹 접속하는 애노드 전극(4)과, n-Si 기판(2)의 표면상에 형성되는 도전 박막층(9)과, 도전 박막층(9)의 일부에 오믹 접속하는 캐소드 전극(5)과, CoSix층(3)과 도전 박막층(9)의 사이에서 실리콘의 나노 입자가 표면에 확산되는 실리콘 확산부(6)를 구비하며, 여기서는 태양전지의 용도로서 사용하기로 하고 창 유리의 유리판(10)에 장착된다. 이와 같이 광 유기 전류를 외부로 인출하는 한 쌍의 애노드 전극(4)과 캐소드 전극(5)은 n-Si 기판(2)의 동일 표면측에 형성된다.
이와 같은 구성의 박막 광전 변환 소자(1)는, 도 3의 제조 프로세스를 나타내는 공정도에 도시한 바와 같이, 거의 정방형의 n형의 Si로 이루어진 n-Si 기판(2)상에 스퍼터링에 의해 두께 8nm의 Co 박막(7)을 성막하고(가), 5분간 유기 세정한 후(나), 마스크 인쇄를 하여 정방형의 Co 박막(7)상의 일부의 영역에 도전 박막층(9)을 형성하게 되는 두께 약 10nm의 Au 박막(8)을 스퍼터링으로 형성한다(다). 그 후, 승온 시간 3분에 400℃ 내지 800℃, 바람직하게는 600℃까지 승온하고, 600℃의 온도로 3분간 어닐 처리를 실시하여(라), n-Si 기판(2)상에 형성되는 CoSix층(3)과 도전 박막층(9)에 각각 애노드 전극(4)과 캐소드 전극(5)을 오믹 접속하여(마), 박막 광전 변환 소자(1)가 제조된다.
이 프로세스를 거쳐 제조된 박막 광전 변환 소자(1)는 상기 어닐 처리에 의해, 적층하는 Si, Co 및 Au가 서로 확산되고, Co 박막(7)만이 성막된 영역에서는 Si 기판(2)의 표면상에 자기 조직화한 CoSix층(3)이 형성되고, 또한 Co 박막(7)상에 추가로 Au 박막(8)이 형성된 영역에는 Co과 Au와 Si의 나노 입사가 확산되는 Co, Au가 풍부한 도전 박막층(9)이 형성된다.
어닐 처리에 의해, CoSix층(3)과 도전 박막층(9)이 형성된 영역에서는 적층 방향의 n-Si 기판(2)과의 사이에 쇼트키 계면이 형성된다. 도전 박막층(9)이 형성된 영역에서는 CoSix와 Si의 사이 또는 Au와 Si의 사이 중 어느 하나로 쇼트키 계면이 형성된다. 또한, 어닐 처리에 의해 확산이 더 진행된 영역에서는 n-Si 기판(2)과 오믹 접속하는 영역이 형성된다. 따라서, 도 2에 도시한 바와 같이, 쇼트키 계면이 형성되는 영역에서는 CoSix층(3) 및 도전 박막층(9)으로부터 각각 적층 방향의 n-Si기판(2)의 방향을 순방향으로 하는 다이오드(D2, D3)가 형성되고, 또한 오믹 접속하는 영역에서는 다이오드(D2, D3)와 병렬로 저항(R2, R3)이 접속하는 등가 회로가 형성된다.
어닐 처리에 의해 도전 박막층(9)에서는 Co, Au, Si의 나노 입자가 서로 확산되고, CoSix층(3)에서는 Co, Si의 나노 입자가 서로 확산되며, 최대 20nm 이하의 깊이에서 각 원소의 활성화 에너지가 높고, 상태도가 벌크의 성질에서 멀어지는 현상이 발생한다. Si 나노 입자가 공존하는 CoSix층(3)과 도전 박막층(9)에서는, Si 입자가 나노 사이즈가 되어 파수 선택측이 벌크와 다른 직접 천이가 되고, Si 가전자대에서 가시영역의 에너지 갭에 상당하는 밴드 간 여기가 발생한다. 그 결과, 이 CoSix층(3)이나 도전 박막층(9)에서는 장파장의 적외영역의 광에 대해, 적층 방향의 쇼트키 장벽에 의해 포토캐리어가 발생하고, 또한 단파장의 가시광의 광에 대해서도 실리콘 나노 입자의 여기에 의한 포토캐리어가 발생하며, 쌍방에 응답하는 것에 의해 응답 감도가 높고, 가시광에서 적외광까지의 광대역 응답 특성이 얻어진다.
동시에 어닐 처리에 의해 Au 박막(8)의 주위에서는, Au의 지원을 받아 n-Si 기판(2)의 Si 나노 입자가 표면 부근에 확산되기 쉬워지고, CoSix층(3)과 도전 박막층(9)의 사이에는 CoSix, Au, Co와 함께 다수의 실리콘 나노 입자가 확산되는 실리콘 확산부(6)가 여기서는 Au 박막(8)의 주위로부터 최대 1mm 이내의 폭으로 형성된다. n-Si 기판(2)의 표면을 따르는 수평 방향으로, 이론적으로는 반도체로 이루어진 실리콘 확산부(6)와 도전 박막층(9) 사이 및 실리콘 확산부(6)와 CoSix층(3) 사이에도 쇼트키 계면이 형성되지만, 어닐 처리 전에 Co 박막(7)만으로 이루어진 CoSix층(3)측보다 Co 박막(7)에 Au 박막(8)을 적층하는 도전 박막층(9)측의 금속이 더 과잉의 영역이 되므로, 오믹화가 촉진되고 있다고 생각되며, 장벽의 핀닝이 약해져, 실리콘 확산부(6)와 도전 박막층(9) 사이의 장벽의 높이가 낮다고 생각된다. 그 결과, 실리콘 확산부(6)와 CoSix층(3) 사이의 쇼트키 장벽에 의해, 수평 방향의 CoSix층(3)으로부터 도전 박막층(9)의 방향을 순방향으로 하는 다이오드(D1)가 형성된다.
따라서, 어닐 처리를 실시한 박막 광전 변환 소자(1)는 도 2에 도시한 등가 회로도로 나타내는 회로 구성이 된다. 그러나, 이들 등가회로는 20nm 내의 두께의 박막의 CoSix층(3), 실리콘 확산부(6), 도전 박막층(9)과 n-Si 기판(2)의 매우 얕은 표층으로 형성된다. 또한, 저항(R1)은 애노드 전극(4)과 캐소드 전극(5) 사이의 CoSix층(3)에서의 저항이다.
상술한 바와 같이 구성된 박막 광전 변환 소자(1)의 표면측(도 1에서 상방)으로부터 광을 조사하고, 광을 받는 동일 표면측에 형성된 애노드 전극(4)과 캐소드 전극(5) 사이에 광 유기 전류(I1, I2)가 발생하는 것을 확인하기 위해, 애노드 전극(4)과 캐소드 전극(5)의 바이어스 전압(Vb)을 변화시키면서 파장 632nm, 출력 1.68mW, 조사 면적 0.4/㎟의 여기용 레이저광을 CoSix층(3)과 도전 박막층(9)에 조사하고, 여기용 레이저광을 조사하지 않는 경우에 애노드 전극(4)과 캐소드 전극(5) 사이에 흐르는 전류(Ib)와 비교하는 측정을 실시했다.
도 4는 각 측정 조건에서 애노드 전극(4)과 캐소드 전극(5) 사이에 발생하는 전류(Ib, Ib1, Ib2)와 바이어스 전압(Vb)의 관계를 나타내는 Ι-Ⅴ선도이고, 도면 중 파선으로 나타내는 "Ib"는 여기용 레이저광을 조사하지 않는 경우에 애노드 전극(4)과 캐소드 전극(5) 사이에 흐르는 전류값(Ib1)은 CoSix층(3)으로 여기용 레이저광을 조사하여 발생한 전류값, "Ib2"는 도전 박막층(9)으로 여기용 레이저광을 조사하여 발생한 전류값이다.
음의 바이어스 전압으로 거의 0이고, 양의 바이어스 전압의 상승에 따라 상승하는 상기 도면에 나타내는 전류(Ib)의 파형으로부터 CoSix층(3)으로부터 도전 박막층(9)의 방향을 순방향으로 하는 다이오드(D1)가 확인되고, I-V선도로부터 예상된 그 쇼트키 장벽의 높이는 0.56eV 내지 0.58eV라고 추정된다.
도 5는 도 4에 도시한 측정 결과로부터 바이어스 전압에 의해 애노드 전극(4)과 캐소드 전극(5) 사이에 흐르는 전류(Ib)를 제외하고, 여기용 레이저광만에 의해 발생하는 광 유기 전류(I1, I2)를 바이어스 전압(Vb)과의 관계로 나타낸 I-V선도이다. 즉, 도면 중, "I1"은 Ib1-Ib, I2는 Ib2-Ib로 산정한 전류값이고, 도면 중 수치(단위 mA)는 그 좌측의 세로축으로 나타내는 바이어스 전압(Vb)을 인가할 때의 전류값이다.
CoSix층(3)으로 여기용 레이저광을 조사하여 발생하는 광 유기 전류(I1)는 도 5에 도시한 바와 같이, 양의 바이어스 전압(Vb)이 가해져 있는 동안에는 거의 전류값이 0이고, 음의 바이어스 전압(Vb)이 가해지면, 캐소드 전극(5)으로부터 애노드 전극(4)의 방향의 -0.98mA 정도의 전류가 흐른다.
도 6에 도시한 바와 같이, 양의 바이어스 전압(Vb)이 인가된 상태로 CoSix층(3)의 하층의 n-Si 기판(2)으로부터 광을 받아 유기된 포토캐리어(광 유기 전자)는 캐소드 전극(5) 방향으로의 이동은 그 동안의 쇼트키 장벽으로 저지되고, +측 전위의 애노드 전극(4)의 방향으로 끌어당겨지지 않고, 저항(R2)을 통해 그 하방의 n-Si 기판(2)의 정공과 재결합한다. 따라서, 애노드 전극(4)과 캐소드 전극(5) 사이를 흐르는 전류(I1)로는 보이지 않는다. 한편, 음의 바이어스 전압(Vb)이 인가된 상태로 n-Si 기판(2)으로부터 CoSix층(3)으로 유기된 포토캐리어(광 유기 전자)는 다이오드(D1)에 역바이어스가 가해져 있지만, +측 전위의 캐소드 전극(5) 방향으로 끌어 당겨지지 않고, 다이오드(D1)를 바이패스 또는 터널 효과로 통과하여 도전 박막층(9)을 캐소드 전극(5)까지 흐르고, 애노드 전극(4)과 저항(R2)을 통해 그 하방의 n-Si 기판(2)의 정공과 재결합한다. 따라서, 박막 광전 변환 소자(1)의 표면을 따라서 음의 광 유기 전류(I1)가 흐른다.
또한, 도전 박막층(9)으로 여기용 레이저광을 조사하여 발생하는 광 유기 전류(I2)는 도 5에 도시한 바와 같이, 양의 바이어스 전압(Vb)이 가해지면, 애노드 전극(4)으로부터 캐소드 전극(5)의 정방향으로 0.35mA 정도의 전류가 흐르고, 음의 바이어스 전압(Vb)이 가해져 있는 동안은 거의 전류값이 흐르지 않는다.
도 7에 도시한 바와 같이, 양의 바이어스 전압(Vb)이 인가된 상태에서 도전 박막층(9)의 하층의 n-Si 기판(2)으로부터 광을 받아 유기된 포토캐리어(광 유기 전자)는, n-Si 기판(2)으로부터 CoSix층(3)으로 유기된 포토캐리어(광 유기 전자)는 +측 전위의 애노드 전극(4) 방향으로 끌어 당겨지지 않고, 다이오드(D1)측으로 순 바이어스가 가해져 있으므로, 다이오드(D1)를 통과하여, 도전성 CoSix층(3)을 애노드 전극(4)까지 흐르고, 캐소드 전극(5)과 저항(R3)을 통해 그 하방의 n-Si 기판(2)의 정공과 재결합한다. 따라서, 박막 광전 변환 소자(1)의 표면을 따라서 양의 광 유기 전류(I2)가 흐른다. 한편, 음의 바이어스 전압(Vb)이 인가된 상태로, n-Si 기판(2)으로부터 도전 박막층(9)으로 유기된 포토캐리어(광 유기 전자)는 역 바이어스가 가해진 다이오드(D1)의 장벽으로 캐소드 전극(5)의 방향으로의 이동이 저지되고, 또한 +측 전위의 캐소드 전극(5) 방향으로 끌어 당겨져, 저항(R3)을 통해 그 하방의 n-Si 기판(2)의 정공과 재결합한다. 따라서, 애노드 전극(4)과 캐소드 전극(5) 사이를 흐르는 전류(I2)로는 보이지 않는다.
상술한 광 유기 전류(I1, I2)는 주로 n-Si 기판(2)상의 20nm 이하의 두께의 표면 도전층을 흐르고, 또한 다수 캐리어로 동작하는 쇼트키를 이용하므로, 캐리어가 고속으로 이동하고, 면내 방향으로 캐리어가 이동하는 HEMT(High Electron Mobility Transistor)에 상당하는 고속 응답성이 있어, GHz 내지 THz대의 광 센서로 이용하는 것이 가능해진다.
또한, 본 실시형태에 따른 박막 광전 변환 소자(1)에서는, 가시영역에서 적외영역까지의 파장(0.4㎛ 내지 2㎛)의 광에 응답하는 것이 검증되어, 태양전지의 용도로서 이용할 경우에는 가시광으로부터 적외광까지 광전 변환할 수 있고, 변환 효율이 상승하며, 또한 극박막으로 가요성의 박막 광전 변환 소자(1)로 할 수 있으므로, 빌딩의 벽면이나 포터블 기기의 케이스 표면에 장착하여 발전하는 것도 가능하고, 그 장착 공간이 제약받지 않는다.
또한, 본 실시형태와 같이 n-Si 기판(2)상에 CoSix층(3), 실리콘 확산부(6), 도전 박막층(9)을 형성할 뿐이므로 단순한 Si 베이스의 프로세스를 이용하여 태양전지 및 이미지 센서 등의 용도의 광전 변환 소자를 제조할 수 있다.
또한, CoSix층(3)을 형성하는 n-Si 기판(2)상에 성막하는 Co 박막(7)은 Fe, W, Ni, Al, Ti 등의 박막 금속층이라도 좋고, 실리콘 기판(2)은 p-Si 기판이라도 좋다.
본 발명은 태양전지나 고속 광센서에 이용하는 박막 광전 변환 소자에 적합하다.
1 : 박막 광전 변환 소자 2 : n-Si 기판(실리콘 기판)
3 : CoSix층(금속 실리사이드층) 4 : 애노드 전극
5 : 캐소드 전극 6 : 실리콘 확산부
7 : Co 박막(제1 금속 박막층) 8 : Au 박막(제2 금속 박막층)
9 : 도전 박막층

Claims (6)

  1. 제1 금속으로 이루어진 제1 금속 박막층과, 제1 금속 박막층상의 일부에 겹쳐 제2 금속으로 이루어진 제2 금속 박막층을 적층시킨 실리콘 기판을 어닐 처리하고,
    실리콘 기판의 표면에 제1 금속과 실리콘이 확산되어 형성되는 금속 실리사이드층,
    실리콘 기판의 표면의 제2 금속 박막층의 적층 부위에 형성되는 도전 박막층및
    상기 금속 실리사이드층과 상기 도전 박막층 사이의 실리콘 기판의 표면 부근에 실리콘의 나노 입자가 확산되어 형성되는 실리콘 확산부를 구비하며,
    실리콘 기판과의 적층 방향으로 쇼트키 계면이 형성되는 금속 실리사이드층 또는 도전 박막층으로 광을 조사하고, 실리콘 기판의 표면의 금속 실리사이드층과 도전 박막층 사이에 광 유기 전류를 발생시키는 것을 특징으로 하는 박막 광전 변환 소자.
  2. 도전 박막층의 두께는 100nm 미만이고, 금속 실리사이드층의 두께는 도전 박막층보다 더 얇은 것을 특징으로 하는 박막 광전 변환 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    제1 금속은 Co, Fe, W, Ni, Al, Ti 중 어느 하나이고, 제2 금속은 Au인 것을 특징으로 하는 박막 광전 변환 소자.
  4. 실리콘 기판 위에 제1 금속으로 이루어진 제1 금속 박막층을 성막하는 제1 공정,
    제1 금속 박막층상의 일부에 제2 금속으로 이루어진 제2 금속 박막층을 성막하는 제2 공정 및
    실리콘 기판 위에 적층된 제1 금속 박막층과 제2 금속 박막층을 어닐 처리하고, 기판 위에 제1 금속과 실리콘이 확산되는 금속 실리사이드층과, 제2 금속 박막층의 적층 부위의 도전 박막층과, 상기 금속 실리사이드층과 상기 도전 박막층의 사이에서 실리콘 기판의 표면 부근에 실리콘의 나노 입자가 확산되는 실리콘 확산부를 형성하는 제3 공정을 구비하고,
    실리콘 기판과의 적층 방향으로 쇼트키 계면이 형성되는 금속 실리사이드층 또는 도전 박막층으로 광을 조사하고, 실리콘 기판의 표면의 금속 실리사이드층과 도전 박막층 사이에 광 유기 전류를 발생시키는 것을 특징으로 하는 박막 광전 변환 소자의 제조 방법.
  5. 제 4 항에 있어서,
    도전 박막층의 두께는 100nm 미만이고, 금속 실리사이트층의 두께는 도전 박막층보다 더 얇은 것을 특징으로 하는 박막 광전 변환 소자의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    제1 금속은 Co, Fe, W, Ni, Al, Ti 중 어느 하나이고, 제2 금속은 Au인 것을 특징으로 하는 박막 광전 변환 소자의 제조 방법.
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