KR20120037655A - 리던던시 회로 - Google Patents

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Abstract

본 발명에 따른 리던던시 회로는, 다수의 블럭 어드레스 라인; 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제1로컬 라인; 상기 다수의 제1로컬 라인에 대응되는 제1퓨즈 어레이; 상기 다수의 블록 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 상기 확인 전압이 공급되는 다수의 제2로컬라인; 상기 다수의 제2로컬 라인에 대응되는 제2퓨즈 어레이; 및 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이의 데이터를 확인하기 위한 다수의 확인 라인을 포함하고, 상기 다수의 확인 라인은 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이에 의해 공유되고 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이 사이에 배치된다.

Description

리던던시 회로{REDUNDANCY CIRCUIT}
본 발명은 리던던시 회로에 관한 것이다.
반도체 집적 회로 장치를 구성하는 각 소자의 사이즈가 미세화되고, 한 개의 반도체 칩 내에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 증대되고 있다. 이러한 결함 밀도의 증대는 반도체 장치의 수율을 저하시키는 직접적인 원인이 되며, 심할 경우, 반도체 소자가 형성되는 웨이퍼를 폐기처분하여야 한다.
결함 밀도를 낮추기 위해, 종래에는 결함 셀을 여분의 셀로 교체하는 리던던시(redundancy) 회로가 제안되었다. 리던던시 회로(혹은 퓨즈 회로)는 반도체 메모리 장치의 경우, 로우(row)계 배선(예컨대, 워드 라인) 및 컬럼(column)계 배선(예컨대, 비트 라인) 각각에 대해 설치될 수 있으며, 결함 셀의 어드레스 정보를 저장하는 퓨즈 어레이를 포함한다. 퓨즈 어레이는 복수의 퓨즈 배선들을 포함하는 복수의 퓨즈셋들로 구성되며, 각각의 퓨즈셋의 프로그램은 퓨즈 배선들의 선택적인 레이저 블로잉(blowing)에 의해 행해질 수 있다.
도 1은 종래의 리던던시 회로의 구성도이다.
도 1에 도시된 바와 같이, 리던던시 회로는, 최상단에 배치된 다수의 제1블럭 어드레스 라인(101), 다수의 제1트랜지스터(102), 제1퓨즈 어레이(103), 제2퓨즈 어레이(104), 다수의 제2트랜지스터(105), 다수의 제2블럭 어드레스 라인(106), 다수의 확인 라인(107), 다수의 제3블럭 어드레스 라인(108), 다수의 제3트랜지스터(109), 제3퓨즈 어레이(110), 제4퓨즈 어레이(111), 다수의 제4트랜지스터(112) 및 다수의 제4블럭 어드레스 라인(113)을 포함한다. 각 구성은 다수의 제1블럭 어드레스 라인(101)을 시작으로 상술한 순서로 정렬방향(119)으로 각각 배치된다.
다수의 제1 내지 제4블럭 어드레스 라인(101, 106, 108, 113)에 이격하여 제1내지 제4확인 전압 라인(114, 115, 116, 117)이 배치된다. 도 2의 구성은 2열의 퓨즈셋(1열의 퓨즈셋과 퓨즈 어레이는 동일함.)를 2단으로 배치한 구성이다. 제1 내지 제4퓨즈 어레이(103, 104, 110, 111)는 제1 내지 제4퓨즈 어레이(103, 104, 110, 111)와 제1내지 제4확인 전압 라인(114, 115, 116, 117)를 전기적으로 연결하기 위한 다수의 연결 퓨즈(103C, 104C, 110A, 111A)를 포함한다.
도 1을 참조하여 리던던시 회로의 동작에 대해 설명한다.
이하 다수의 제1 내지 제4블럭 어드레스 라인(101, 106, 109, 113) 중 하나의 블럭 어드레스 라인(106A)가 활성화되는 경우에 대해 설명한다. 블럭 어드레스 라인(106A)이 활성화되면 이에 대응되는 제2트랜지스터(105A, 105B)가 활성화된다. 이에 의해 블럭 어드레스 라인(106A)과 제2퓨즈 어레이(104)에 포함된 제2퓨즈(104A, 104B)가 전기적으로 연결된다. 제2확인 전압 라인(115)에는 확인 전압(V1)이 인가되고, 다수의 확인 라인(107)에는 기준 전압(V2)이 인가된 상태이다.
활성화된 블럭 어드레스 라인(106A)과 제2퓨즈(104A, 104B)가 전기적으로 연결되면 제2퓨즈(104A, 104B)가 끊어진 경우 확인 라인(107A, 107B)의 전압은 기준 전압(V2)으로 유지되고, 제2퓨즈(104A, 104B)가 끊어지지 않은 경우 확인 라인(107A, 107B)의 전압이 변하게 된다(104A는 107A에 대응되고, 104B는 107B에 대응됨).
도 2는 종래의 리던던시 회로를 확장한 경우의 도면이다.
도 2에 도시된 바와 같이, 2열의 퓨즈셋을 4단으로 배치한 경우의 도면이다. 이때 제1리던던시부(201)와 제2리던던시부(202)는 리던던시 회로(도 1)와 구성이 거의 동일하다. 제1리던던시(201)부와 제2리던던시부(202)는 제4블럭 어드레스 라인(113)을 공유한다. 자세한 구성은 생략하고 각 라인(101, 106, 107, 108, 114, 115, 116, 117)과 퓨즈 가드(118)만 도시 하였다. 각 구성의 연결 상태 및 퓨즈 가드(118) 내부의 구성은 도 1과 동일하다. 이때 같은 일련번호가 부여된 라인은 동일한 신호가 인가됨을 나타낸다.
종래의 경우 동일한 제1내지 제3블럭 어드레스 라인(101, 106, 108)이 중복 배치된다. 또한 외부로부터 침투할 수 있는 수분 등으로부터 퓨즈를 보호하기 위한 퓨즈 가드(118)가 2열의 퓨즈셋마다 형성된다. 따라서 중복하여 배치되는 다수의 블럭 어드레스 라인(101, 106, 108)과 2열의 퓨즈셋마다 형성되는 퓨즈 가드(118)에 의해 2열의 퓨즈셋의 단의 수가 증가할수록 칩의 면적이 많이 증가한다는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 다수의 확인 라인을 상기 퓨즈 어레이 사이에 배치하고 중복되는 블록 어드레스 라인을 제거하여 칩의 면적을 감소시키고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 리던던시 회로는, 다수의 블럭 어드레스 라인; 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제1로컬 라인; 상기 다수의 제1로컬 라인에 대응되는 제1퓨즈 어레이; 상기 다수의 블록 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 상기 확인 전압이 공급되는 다수의 제2로컬라인; 상기 다수의 제2로컬 라인에 대응되는 제2퓨즈 어레이; 및 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이의 데이터를 확인하기 위한 다수의 확인 라인을 포함할 수 있고, 상기 다수의 확인 라인은 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이에 의해 공유되고 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이 사이에 배치된다.
상기 다수의 블럭 어드레스 라인 중 자신에게 대응되는 블럭 어드레스 라인이 활성화되면 상기 확인 전압을 상기 다수의 제1로컬 라인 또는 상기 다수의 제2로컬 라인 중 자신에게 대응되는 로컬 라인으로 인가하는 다수의 트랜지스터를 더 포함할 수 있고, 상기 다수의 트랜지스터는 상기 다수의 블럭 어드레스 라인과 상기 다수의 제1로컬 라인 사이에 배치된다.
상기 다수의 제1로컬 라인 또는 상기 다수의 제2로컬 라인 중 활성화된 상기 블럭 어드레스 라인에 대응되는 로컬 라인에 상기 확인 전압을 공급하는 확인 전압 라인을 더 포함할 수 있다.
또한 상기한 목적을 달성하기 위한, 본 발명에 따른 리던던시 회로는, 최상단에 배치되는 다수의 블럭 어드레스 라인; 상기 다수의 블럭 어드레스 라인의 하단에 배치되며 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제1로컬 라인; 상기 다수의 제1로컬 라인의 하단에 배치되며 상기 다수의 제1로컬 라인에 대응되는 제1퓨즈 어레이; 상기 다수의 제1퓨즈 어레이의 하단에 배치되는 제2퓨즈 어레이; 상기 제2퓨즈 어레이의 하단에 배치되어 상기 제2퓨즈 어레이에 대응되며, 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제2로컬 라인; 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이에 의해 공유되고 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이 사이에 배치되는 다수의 제1확인 라인; 상기 다수의 제2로컬 라인의 하단에 배치되며 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제3로컬 라인; 상기 다수의 제3로컬 라인의 하단에 배치되며 상기 다수의 제3로컬 라인에 대응되는 제3퓨즈 어레이; 상기 다수의 제3퓨즈 어레이의 하단에 배치되는 제4퓨즈 어레이; 상기 제4퓨즈 어레이의 하단에 배치되어 상기 제4퓨즈 어레이에 대응되며, 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제4로컬 라인; 및 상기 제3퓨즈 어레이와 상기 제4퓨즈 어레이에 의해 공유되고 상기 제3퓨즈 어레이와 상기 제4퓨즈 어레이 사이에 배치되는 다수의 제2확인 라인을 포함할 수 있다.
상기 다수의 블럭 어드레스 라인 중 자신에게 대응되는 블럭 어드레스 라인이 활성화되면 상기 확인 전압을 상기 다수의 제1 내지 제4로컬 라인 중 어느 하나의 로컬라인으로 인가하는 다수의 트랜지스터를 더 포함할 수 있고 상기 다수의 트랜지스터는 상기 다수의 블럭 어드레스 라인과 상기 다수의 제1로컬 라인 사이에 배치된다.
상기 다수의 블럭 어드레스 라인과 상기 다수의 트랜지스터 사이에 배치되고, 상기 다수의 제1 내지 제4로컬 라인 중 활성화된 라인으로 상기 확인 전압을 공급하기 위한 확인 전압 라인을 더 포함할 수 있다.
본 발명에 따른 리던던시 회로는 중복되는 블록 어드레스 라인을 제거하고, 다수의 확인 라인 또는 로컬 라인을 퓨즈 어레이 사이에 배치함으로써 2열 이상의 퓨즈 배치가 가능해지고 이를 통하여 칩의 면적을 감소시켰다.
도 1은 종래의 리던던시 회로의 구성도,
도 2는 종래의 리던던시 회로를 확장한 경우의 도면,
도 3은 본 발명에 일실시예에 따른 리던던시 회로의 구성도,
도 4는 본 발명에 따른 리던던시 회로를 확장한 경우의 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 이하 상단 또는 하단은 도면에서 각 구성의 상대적인 위치이며 실제 칩의 위쪽을 나타내는 것을 아니다.
도 3은 본 발명의 일실시예에 따른 리던던시 회로의 구성도이다.
도 3에 도시된 바와 같이, 최상단에 배치되는 다수의 블럭 어드레스 라인(301); 다수의 블럭 어드레스 라인(301)의 하단에 배치되며 다수의 블럭 어드레스 라인(301) 중 자신이 대응되는 라인이 활성화되면 확인 전압(V1)이 공급되는 다수의 제1로컬 라인(302); 다수의 제1로컬 라인(302)의 하단에 배치되며, 다수의 제1로컬 라인(302)에 대응되는 제1퓨즈 어레이(303); 다수의 제1퓨즈 어레이(303)의 하단에 배치되는 제2퓨즈 어레이(304); 제2퓨즈 어레이(304)의 하단에 배치되어 제2퓨즈 어레이(304)에 대응되며, 다수의 블럭 어드레스 라인(301) 중 자신이 대응되는 라인이 활성화되면 확인 전압(V1)이 공급되는 다수의 제2로컬 라인(305); 제1퓨즈 어레이(303)와 제2퓨즈 어레이(304)에 의해 공유되고 제1퓨즈 어레이(303)와 제2퓨즈 어레이(304) 사이에 배치되는 다수의 제1확인 라인(306); 다수의 제2로컬 라인(305)의 하단에 배치되며 다수의 블럭 어드레스 라인(301) 중 자신이 대응되는 라인이 활성화되면 확인 전압(V1)이 공급되는 다수의 제3로컬 라인(307); 다수의 제3로컬 라인(307)의 하단에 배치되며 다수의 제3로컬 라인(307)에 대응되는 제3퓨즈 어레이(308); 다수의 제3퓨즈 어레이(308)의 하단에 배치되는 제4퓨즈 어레이(309); 제4퓨즈 어레이(309)의 하단에 배치되어, 제4퓨즈 어레이(309)에 대응되며, 다수의 블럭 어드레스 라인(301) 중 자신이 대응되는 라인이 활성화되면 확인 전압(V1)이 공급되는 다수의 제4로컬 라인(310); 및 제3퓨즈 어레이(308)와 제4퓨즈 어레이(309)에 의해 공유되고 제3퓨즈 어레이(308)와 제4퓨즈 어레이(309) 사이에 배치되는 다수의 제2확인 라인(311)을 포함한다.
다수의 트랜지스터(312)는 다수의 블럭 어드레스 라인(301) 중 자신에게 대응되는 블럭 어드레스 라인(301)이 활성화되면 확인 전압(V1)을 다수의 제1 내지 제4로컬 라인(302, 305, 307, 310) 중 어느 하나의 로컬 라인으로 인가한다. 다수의 트랜지스터(312)는 다수의 블럭 어드레스 라인(301)과 다수의 제1로컬 라인(302) 사이에 배치된다.
확인 전압 라인(313)은 다수의 제1 내지 제4로컬 라인(302, 305, 307, 310) 중 활성화된 라인으로 확인 전압(V1)을 공급한다. 확인 전압 라인(313)은 다수의 블럭 어드레스 라인(301)과 다수의 트랜지스터 사이(312)에 배치된다.
퓨즈 어레이(303, 304, 308, 309)는 하나 이상의 퓨즈 블럭(303A, 303B, 304A, 304B, 308A, 308B, 309A, 309B)을 포함할 수 있다. 퓨즈 블럭(303A, 303B, 304A, 304B, 308A, 308B, 309A, 309B)이란 하나의 확인 라인(306, 311)을 공유하는 다수의 퓨즈의 묶음을 의미한다. 또한 다수의 블럭 어드레스 라인(301)에 포함된 라인의 개수는 다수의 제1 내지 제4로컬 라인(302, 305, 307, 310)에 포함된 로컬 라인의 개수와 동일하다. 이하에서 퓨즈 어레이(303, 304, 308, 309)에 포함된 퓨즈 블럭의 개수는 2개이고, 퓨즈 블럭(303A, 303B, 304A, 304B, 308A, 308B, 309A, 309B)에 포함된 퓨즈의 개수를 4개, 그리고 다수의 블럭 어드레스 라인(301)에 포함된 라인의 개수는 16개, 다수의 제1 내지 제4로컬 라인(302, 305, 307, 310)에 포함된 로컬 라인의 개수는 각각 4개인 경우에 리던던시 회로의 동작에 대해 설명한다.
도 3을 참조하여 리던던시 회로의 동작에 대해 설명한다.
다수의 블럭 어드레스 라인(301) 중 하나의 블럭 어드레스 라인(301A)가 활성화되는 경우에 대해 설명한다. 블럭 어드레스 라인(301A)이 활성화되면 이에 대응되는 트랜지스터(312A)가 활성화된 블럭 어드레스 라인(301A)과 이에 대응되는 제1로컬 라인(302A)을 전기적으로 연결한다. 즉 어떤 블럭 어드레스 라인(301)이 활성화 되면 트랜지스터에 의해 자신에게 대응되는 하나의 로컬 라인과 전기적으로 연결된다.
다수의 확인 라인(306, 311)에는 제1 내지 제4퓨즈 어레이(303, 304, 308, 309)에 각각 포함된 다수의 제1 내지 4퓨즈 중 활성화된 블럭 어드레스 라인(301A)에 대응되는 퓨즈(303A)의 프로그램 여부를 확인하기 위한 기준 전압(V2)이 공급된다. 이때 활성화된 블럭 어드레스 라인(301A)에 활성화된 블럭 어드레스 라인(301A)과 이에 대응되는 제1로컬 라인(302A)을 전기적으로 연결되면, 제1퓨즈 어레이(303)에 포함된 제1퓨즈(303A)의 프로그램 상태에 따라 제1확인 라인(306A)의 전압이 결정된다. 또한 하나의 로컬 라인(302, 305, 307, 310)에 대응되는 퓨즈는 각 퓨즈 블럭(303A, 303B, 304A, 304B, 308A, 308B, 309A, 309B)마다 하나씩 존재한다. 이 경우 하나의 퓨즈 어레이에 두 개의 퓨즈 블럭(303A, 303B, 304A, 304B, 308A, 308B, 309A, 309B)이 포함되므로 하나의 로컬 라인(302, 305, 307, 310)이 활성화되면 두 개의 퓨즈의 프로그램 상태에 대해 확인하게 된다.
제1퓨즈(303AA, 303BA)가 끊어진 경우 다수의 제1확인 라인(306)의 전압은 기준 전압(V2)으로 유지되고, 제1퓨즈(303AA, 303BA)가 끊어지지 않은 경우 다수의 제1확인 라인(306)의 전압이 기준 전압(V2)으로 유지되지 않고 변하게 된다. 어떤 블럭 어드레스 라인(301)이 활성화되는지 여부에 따라 어떤 퓨즈의 프로그램 상태를 확인하는지 여부만 달라질뿐 동작은 상술한 바와 동일하다.
제1 내지 제4퓨즈 어레이(303, 304, 308, 309)는 퓨즈 가드 내(314)에 배치된다. 퓨즈 가드는 외부로부터 침투되는 수분 등으로 인해 퓨즈가 손상되는 것을 방지하기 위하여 퓨즈 주위에 형성된 메탈(metal)층을 말한다.
본 발명의 경우 각 퓨즈 어레이 사이에 로컬 라인 또는 확인 라인을 배치하여 종래와 다르게 2열 이상의 퓨즈를 배치하는 것이 가능해졌다. 따라서 퓨즈 가드(314)가 종래와 같이 2열의 퓨즈셋 1단마다 분리되어 형성될 필요가 없고, 다수의 퓨즈 열을 하나의 퓨즈 가드 내부에 배치하여 칩의 면적을 많이 감소시켰다.
도 3을 다시 참조하여 본 발명의 일실시예에 따른 리던던시 회로에 대해 설명한다.
도 3에 도시된 바와 같이, 본 발명에 따른 리던던시 회로는, 다수의 블럭 어드레스 라인(301); 다수의 블럭 어드레스 라인(301) 중 자신이 대응되는 라인이 활성화되면 확인 전압(V1)이 공급되는 다수의 제1로컬 라인(302); 다수의 제1로컬 라인(302)에 대응되는 제1퓨즈 어레이(303); 다수의 블록 어드레스 라인(301) 중 자신이 대응되는 라인이 활성화되면 확인 전압(V1)이 공급되는 다수의 제2로컬 라인(305); 다수의 제2로컬 라인(305)에 대응되는 제2퓨즈 어레이(304); 및 제1퓨즈 어레이(303)와 제2퓨즈 어레이(304)의 데이터를 확인하기 위한 다수의 확인 라인(306)을 포함한다. 여기서 다수의 확인 라인(306)은 제1퓨즈 어레이(303)와 제2퓨즈 어레이(304)에 의해 공유되고 제1퓨즈 어레이(303)와 제2퓨즈 어레이(304) 사이에 배치된다.
리던던시 회로는 다수의 블럭 어드레스 라인(301) 중 자신에게 대응되는 블럭 어드레스 라인(301)이 활성화되면 확인 전압(V1)을 다수의 제1로컬 라인(302) 또는 다수의 제2로컬 라인(305) 중 자신에게 대응되는 로컬 라인으로 인가하는 다수의 트랜지스터(312)를 포함하고, 다수의 트랜지스터(312)는 다수의 블럭 어드레스 라인(301)과 다수의 제1로컬 라인(302) 사이에 배치되고, 다수의 제1로컬 라인 (302)또는 다수의 제2로컬 라인(305) 중 활성화된 블럭 어드레스 라인(301)에 대응되는 로컬 라인에 확인 전압(V1)을 공급하는 확인 전압 라인(313)을 포함한다.
여기서 제1퓨즈 어레이(303)와 상기 제2퓨즈 어레이(304)는 다수의 제1로컬 라인(302)과 다수의 제2로컬 라인(305)의 사이에 배치되고, 제1퓨즈 어레이(303) 및 제2퓨즈 어레이(304)는 퓨즈 가드(314) 내에 배치된다. 이러한 구성에서 다수의 로컬 라인, 다수의 퓨즈 어레이 및 다수의 확인 라인의 배치를 위와 동일하게 하여 추가하면 리던던시 회로를 확장할 수 있다. 도 3의 경우 상술한 구성에 다수의 제3로컬 라인(307), 다수의 제4로컬 라인(310), 제3퓨즈 어레이(308), 제4퓨즈 어레이(309) 및 다수의 제2확인 라인(311)을 추가하여 확장한 것이다. 상술한 리던던시 회로의 동작은 도 3에서 설명한 바와 동일하다.
도 4는 본 발명에 따른 리던던시 회로를 확장한 경우의 도면이다.
도 4에 도시된 바와 같이, 도 3의 4열의 퓨즈 셋을 8열의 퓨즈 셋으로 확장한 경우의 도면이다. 이때 제2리던던시부(402)의 구성은 제1리던던시부(401)와 동일하고 제1리던던시부(401)와 제2리던던시부(402)는 다수의 블럭 어드레스 라인(301)을 공유한다. 제2리던던시부(402)의 동작은 제1리던던시부(401)의 동작과 동일하다.
본 발명의 경우 종래와 달리 중복하여 블럭 어드레스 라인을 제거하고 모든 퓨즈 어레이를 하나의 퓨즈 가드(314) 내부에 배치하여 퓨즈 어레이의 개수가 증가하여도 칩의 면적이 많이 증가하지 않는다. 즉 퓨즈 어레이의 개수가 증가할수록 종래의 리던던시 회로(도 2)에 비해서 작은 면적을 차지한다는 장점이 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (11)

  1. 다수의 블럭 어드레스 라인;
    상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제1로컬 라인;
    상기 다수의 제1로컬 라인에 대응되는 제1퓨즈 어레이;
    상기 다수의 블록 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 상기 확인 전압이 공급되는 다수의 제2로컬라인;
    상기 다수의 제2로컬 라인에 대응되는 제2퓨즈 어레이; 및
    상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이의 데이터를 확인하기 위한 다수의 확인 라인을 포함하고,
    상기 다수의 확인 라인은 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이에 의해 공유되고 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이 사이에 배치되는 리던던시 회로.
  2. 제 1항에 있어서,
    상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이는 상기 다수의 제1로컬 라인과 상기 다수의 제2로컬 라인의 사이에 배치되는 리던던시 회로.
  3. 제 1항에 있어서,
    상기 제1퓨즈 어레이 및 상기 제2퓨즈 어레이는 퓨즈 가드 내에 배치되는 리던던시 회로.
  4. 제 1항에 있어서,
    상기 다수의 블럭 어드레스 라인 중 자신에게 대응되는 블럭 어드레스 라인이 활성화되면 상기 확인 전압을 상기 다수의 제1로컬 라인 또는 상기 다수의 제2로컬 라인 중 자신에게 대응되는 로컬 라인으로 인가하는 다수의 트랜지스터를 더 포함하고,
    상기 다수의 트랜지스터는 상기 다수의 블럭 어드레스 라인과 상기 다수의 제1로컬 라인 사이에 배치되는 리던던시 회로.
  5. 제 4항에 있어서,
    상기 다수의 제1로컬 라인 또는 상기 다수의 제2로컬 라인 중 활성화된 상기 블럭 어드레스 라인에 대응되는 로컬 라인에 상기 확인 전압을 공급하는 확인 전압 라인을 더 포함하는 리던던시 회로.
  6. 제 1항에 있어서,
    상기 다수의 확인 라인에는 상기 제1퓨즈 어레이에 포함된 다수의 제1퓨즈와 와 상기 제2퓨즈 어레이에 포함된 다수의 제2퓨즈 중 활성화된 상기 블럭 어드레스 라인에 대응되는 퓨즈의 프로그램 상태를 확인하기 위한 기준 전압이 공급되는 리던던시 회로.
  7. 최상단에 배치되는 다수의 블럭 어드레스 라인;
    상기 다수의 블럭 어드레스 라인의 하단에 배치되며 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제1로컬 라인;
    상기 다수의 제1로컬 라인의 하단에 배치되며 상기 다수의 제1로컬 라인에 대응되는 제1퓨즈 어레이;
    상기 다수의 제1퓨즈 어레이의 하단에 배치되는 제2퓨즈 어레이;
    상기 제2퓨즈 어레이의 하단에 배치되어 상기 제2퓨즈 어레이에 대응되며, 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제2로컬 라인;
    상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이에 의해 공유되고 상기 제1퓨즈 어레이와 상기 제2퓨즈 어레이 사이에 배치되는 다수의 제1확인 라인;
    상기 다수의 제2로컬 라인의 하단에 배치되며 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제3로컬 라인;
    상기 다수의 제3로컬 라인의 하단에 배치되며 상기 다수의 제3로컬 라인에 대응되는 제3퓨즈 어레이;
    상기 다수의 제3퓨즈 어레이의 하단에 배치되는 제4퓨즈 어레이;
    상기 제4퓨즈 어레이의 하단에 배치되어 상기 제4퓨즈 어레이에 대응되며, 상기 다수의 블럭 어드레스 라인 중 자신이 대응되는 라인이 활성화되면 확인 전압이 공급되는 다수의 제4로컬 라인; 및
    상기 제3퓨즈 어레이와 상기 제4퓨즈 어레이에 의해 공유되고 상기 제3퓨즈 어레이와 상기 제4퓨즈 어레이 사이에 배치되는 다수의 제2확인 라인
    을 포함하는 리던던시 회로.
  8. 제 7항에 있어서,
    상기 다수의 블럭 어드레스 라인 중 자신에게 대응되는 블럭 어드레스 라인이 활성화되면 상기 확인 전압을 상기 다수의 제1 내지 제4로컬 라인 중 어느 하나의 로컬라인으로 인가하는 다수의 트랜지스터를 더 포함하고,
    상기 다수의 트랜지스터는 상기 다수의 블럭 어드레스 라인과 상기 다수의 제1로컬 라인 사이에 배치되는 리던던시 회로.
  9. 제 8항에 있어서,
    상기 다수의 블럭 어드레스 라인과 상기 다수의 트랜지스터 사이에 배치되고, 상기 다수의 제1 내지 제4로컬 라인 중 활성화된 라인으로 상기 확인 전압을 공급하기 위한 확인 전압 라인을 더 포함하는 리던던시 회로.
  10. 제 7항에 있어서,
    상기 제1 내지 제4퓨즈 어레이는 퓨즈 가드 내에 배치되는 리던던시 회로.
  11. 제 7항에 있어서,
    상기 확인 라인에는 상기 제1 내지 제4퓨즈 어레이에 각각 포함된 다수의 제1내지 제4퓨즈 중 활성화된 상기 블럭 어드레스 라인에 대응되는 퓨즈의 프로그램 상태를 확인하기 위한 기준 전압이 공급되는 리던던시 회로.
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