KR20120031339A - 발광 소자 - Google Patents

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Abstract

실시예는 발광 소자에 관한 것이다.
실시예에 따른 발광 소자는, 도전성 기판, 및 도전성 기판 상에 형성된 제1 도전층, 제1 도전층 상에 형성된 제2 도전층, 제2 도전층 상에 형성된 제2 반도체층, 제2 반도체층 상에 형성된 활성층, 활성층 상에 형성된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고, 제1 도전층은, 제2 도전층, 제2 반도체층 및 활성층을 관통하고 제1 반도체층의 일정 영역까지 돌출하여, 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고, 절연층은, 제1 도전층과 제2 도전층 사이, 및 비아홀의 측벽에 형성되고, 복수의 비아홀 중 서로 이웃하는 적어도 한 쌍의 비아홀은 높이 차를 갖도록 형성된 것을 특징으로 한다.

Description

발광 소자{LIGHT EMITTING DEVICE}
실시예는 발광 소자에 관한 것이다.
LED의 내부 양자 효율 및 광 추출 효율 향상을 위해, 에피텍시얼 수평 과성장(epitaxial lateral overgrowth, ELO), 사파이어 가공기판(patterned sapphire substrate, PSS), 표면 요철 기술(surface roughening techniques) 등의 여러 요소 기술들이 사용되고 있다. 특히 수직형 LED는, 열전도도가 상대적으로 낮은 사파이어(sapphire)가 제거되고, 게르마늄(Ge)이나, 구리(Gu)와 같은 물질이 포함된 기판이 사용됨으로써, 열 방출 효과가 좋다. 또한, 반사층이 구성됨으로써 상층부로의 광 추출 효율이 향상된 특성을 보인다.
도 1a는 종래의 비아홀 타입의 수직형 LED(100)의 단면을 나타낸 도면이다. 도 1b는 도 1a에 도시된 A-A’ 선을 따라 절취한 LED 소자의 상단면을 나타낸 도면이다.
이하에서는 설명의 편의를 위하여, 비아홀(120a)을 통해 n형 도전층(120)과 접촉되는 반도체층이 n형 반도체층이고, p형 도전층(140)과 활성층(160) 사이에 형성된 반도체층은 p형 반도체층으로 가정하여 설명하기로 한다.
도 1a 및 1b에 도시된 LED(100)는, n형 도전층(120)으로부터 p형 도전층(140), p형 반도체층(150), 활성층(160)을 관통하고, n형 반도체층(170)의 일정 영역까지 연장된 비아홀(120a)이 형성되어 있다. 이러한 구조는, 기존의 수직형 LED의 구조와 달리, 실제로 빛이 방출되는 n형 반도체층(170)의 윗 부분이 전극으로 막혀있는 부분이 없기 때문에 광 추출 효율이 좋은 장점이 있다.
그러나, 이러한 구조는 비아홀(120a)이 활성층(160)을 뚫고 지나는 형태이기 때문에 소자에 전류를 인가했을 때 비아홀(120a) 주위로 전류가 집중되는 현상이 발생하게 된다. 또한, 이러한 구조로 이루어진 발광 소자는 동일한 면적을 갖는 발광 소자에 비해, 전체적인 볼륨이 작아지게 되어 유효 발광 면적이 상대적으로 작다.
실시예는, 전류 전계 효과가 최적화된 발광 소자를 제공한다.
실시예는, 활성층의 손실이 최소화되며, 광 추출 효율이 향상된 발광 소자를 제공한다.
실시예에 따른 발광 소자는, 도전성 기판, 및 도전성 기판 상에 형성된 제1 도전층, 제1 도전층 상에 형성된 제2 도전층, 제2 도전층 상에 형성된 제2 반도체층, 제2 반도체층 상에 형성된 활성층, 활성층 상에 형성된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고, 제1 도전층은, 제2 도전층, 제2 반도체층 및 활성층을 관통하고 제1 반도체층의 일정 영역까지 돌출하여, 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고, 절연층은, 제1 도전층과 제2 도전층 사이, 및 비아홀의 측벽에 형성되고, 복수의 비아홀 중 서로 이웃하는 적어도 한 쌍의 비아홀은 높이 차를 갖도록 형성된 것을 특징으로 한다.
다른 실시예에 따른 발광 소자는, 도전성 기판, 및 도전성 기판 상에 형성된 제1 도전층, 제1 도전층 상에 형성된 제2 도전층, 제2 도전층 상에 형성된 제2 반도체층, 제2 반도체층 상에 형성된 활성층, 활성층 상에 형성된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고, 제1 도전층은, 제2 도전층, 제2 반도체층 및 활성층을 관통하고 제1 반도체층의 일정 영역까지 돌출하여, 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고, 절연층은, 제1 도전층과 제2 도전층 사이, 및 비아홀의 측벽에 형성되고, 제2 도전층은, 제2 반도체층과 계면을 이루는 표면 중 일부가 노출된 영역을 구비하며, 노출된 영역 상에 형성된 전극 패드부를 포함하고, 복수의 비아홀은 전극 패드부를 기준으로 멀어질수록 점차 낮게 형성된 것을 특징으로 한다.
또 다른 실시예에 따른 발광 소자는, 도전성 기판, 및 도전성 기판 상에 형성된 제1 도전층, 제1 도전층 상에 형성된 제2 도전층, 제2 도전층 상에 형성된 제2 반도체층, 제2 반도체층 상에 형성된 활성층, 활성층 상에 형성된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고, 제1 도전층은, 제2 도전층, 제2 반도체층 및 활성층을 관통하고 제1 반도체층의 일정 영역까지 돌출하여, 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고, 절연층은, 제1 도전층과 제2 도전층 사이, 및 비아홀의 측벽에 형성되고, 제2 도전층은, 제2 반도체층과 계면을 이루는 표면 중 일부가 노출된 영역을 구비하며, 노출된 영역 상에 형성된 전극 패드부를 포함하고, 복수의 비아홀은 전극 패드부를 기준으로 멀어질수록 점차 높게 형성된 것을 특징으로 한다.
실시예에 따르면, 전류 전계 효과가 최적화된 발광 소자를 제공할 수 있다.
실시예에 따르면, 활성층의 손실이 최소화되며, 광 추출 효율이 향상된 발광 소자를 제공할 수 있다.
도 1a는 종래의 비아홀 타입의 수직형 발광 소자의 상면도.
도 1b는 도 1a에 도시된 A-A’ 선을 따라 절취한 발광 소자의 단면을 나타낸 도면.
도 2a는 제1 실시예에 따른 비아홀 타입의 수직형 발광 소자의 상면을 나타낸 도면.
도 2b는 도 2a에 도시된 B-B’ 선을 따라 절취한 발광 소자의 단면을 나타낸 도면.
도 3a는 제2 실시예에 따른 비아홀 타입의 수직형 발광 소자의 상면을 나타낸 도면.
도 3b는 도 3a에 도시된 C-C’ 선을 따라 절취한 발광 소자의 단면을 나타낸 도면.
도 4a는 제3 실시예에 따른 비아홀 타입의 수직형 발광 소자의 상면도.
도 4b는 도 4a에 도시된 D-D’ 선을 따라 절취한 발광 소자의 단면을 나타낸 도면.
도 5는 발광소자의 패키지를 개략적으로 나타낸 도면.
이하 실시예에 대하여 첨부한 도면을 참조하여 상세하게 설명하기로 한다. 단, 첨부된 도면은 실시예의 내용을 보다 쉽게 개시하기 위하여 설명되는 것일 뿐, 본 발명의 범위가 첨부된 도면의 범위로 한정되는 것이 아님은 이 기술분야의 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.
[제1 실시예 ]
도 2a는 제1 실시예에 따른 비아홀 타입의 수직형 발광 소자(200)의 상면도이다. 도 2b는 도 2a에 도시된 B-B’ 선을 따라 절취한 발광 소자(200)의 단면을 나타낸 도면이다.
도 2a 및 도 2b를 참조하면, 제1 실시예에 따른 발광 소자(200)는, 도전성 기판(210), 발광 구조물, 및 패시베이션층(280)을 포함한다. 여기서, 발광 구조물은, 제1 도전층(220), 제2 도전층(230), 제1 반도체층(240), 제2 반도체층(250), 활성층(260), 및 절연층(270)을 포함할 수 있다.
이하에서는 설명의 편의를 위하여, 제1 도전층(220)은 n형 도전층으로, 제2 도전층(230)은 p형 도전층으로, 제1 반도체층(240)은 n형 반도체층으로, 제2 반도체층(250)은 p형 반도체층으로 가정하여 설명하도록 한다. 이에 한정되는 것이 아니라, 제1 도전층(220)은 p형 도전층으로, 제2 도전층(230)은 n형 도전층으로, 제1 반도체층(240)은 p형 반도체층으로, 제2 반도체층(250)은 n형 반도체층으로 구성되어도 무방하다. 또한, 반도체층은, 제2 반도체층(250) 상에 제2 반도체층(250)의 극성과 다른 층이 배치됨으로써 NPN 혹은 PNP 구조로 구현될 수도 있다.
도전성 기판(210)은 Au, Ni, Al, Cu, W, Si, Se, 및 GaAs 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다. 예를 들어, 도전성 기판(210)은 Si/ Al 합금(alloy)을 포함할 수 있다.
n형 도전층(220)은 도전성 기판(210) 상에 형성되며, 복수의 비아홀(221A, 221B)을 포함할 수 있다. 이러한 n형 도전층(220)은 Ag, Al, Au, Pt, Ti, Cr, 및 W 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다.
복수의 비아홀(221A, 221B)은 n형 도전층(220)으로부터 p형 도전층(230), p형 반도체층(250), 및 활성층(260)을 관통하고, n형 반도체층(240)의 일정 영역까지 돌출되도록 형성된 것일 수 있다. 이때, 비아홀(221A, 221B) 각각의 상부면은 n형 반도체층(240)과 접촉할 수 있다. 이에 따라, 도전성 기판(210)은 n형 도전층(220)의 비아홀(221A, 221B)을 통해 n형 반도체층(240)과 전기적으로 연결될 수 있다. 이와 같이, n형 도전층(220)은 도전성 기판(210) 및 n형 반도체층(240)과 전기적으로 연결되므로, 도전성 기판(210) 및 n형 반도체층(240)과 접촉 저항이 최소화되는 물질로 구성되는 것이 바람직하다.
또한, 복수의 비아홀(221A, 221B) 중 서로 이웃하는 적어도 한 쌍의 비아홀은 높이 차를 갖도록 형성된 것이 바람직하다. 도 2a 및 도 2b에 도시된 바와 같이, 복수의 비아홀(221A, 221B) 중 높이가 상대적으로 높게 형성된 비아홀 그룹(이하, 제1 비아홀)을 도면 번호 ‘221A’로 도시하였고, 높이가 상대적으로 낮게 형성된 비아홀 그룹(이하, 제2 비아홀)을 도면 번호 ‘221B’로 도시하였다.
예를 들어, 도 2a 및 도 2b에 도시된 바와 같이, 제1 비아홀(221A)과 제2 비아홀(221B)은 서로 이웃하며, 두 비아홀 간의 높이가 서로 다르게 형성된 것일 수 있다. 제2 비아홀(221B)보다 상대적으로 높게 형성된 제1 비아홀(221A)은, 제2 비아홀(221B) 보다 넓은 전류 전계 영역을 갖게 되는데, 이러한 점을 이용하여, 복수의 비아홀(221A, 221B) 간의 간격이 조절될 수 있다.
가장 높은 비아홀의 높이는 가장 낮은 비아홀의 높이의 2배를 넘지 않는 것이 바람직하다. 또한, 가장 높은 비아홀과 가장 낮은 비아홀 사이의 높이를 갖는 비아홀들이 존재할 수도 있다.
도 1a 및 도 1b에 도시된 종래의 수직형 발광 소자(100)에 형성된 비아홀(120a)은, 서로 동일한 높이로 형성되어 일정한 간격을 두고 형성된다. 그러나, 제1 실시예에 따른 비아홀 간의 간격은, 제1 비아홀(221A)에 의해 종래의 발광 소자(100)에 형성된 비아홀(120a) 간의 간격보다 커질 수 있게 된다.
하기의 수식으로 나타낸 ‘Thompson’ 근사에 근거하여, 복수의 비아홀 간의 간격은 100 μm 내지 400 μm인 것이 바람직하다. 또한, 전극 패드부와 가장 인접한 비아홀과 가장 멀리 위치한 비아홀 사이의 거리는 약 20 μm 내지 200 μm인 것이 바람직하다.
Figure pat00001
수학식 1의 J는 전류 밀도를 나타내고, L은 소자의 면적을 나타내고, Ls는 전류 전계의 길이를 나타낸다.
종래와 동일한 면적을 갖는 발광 소자가 구현된다고 가정할 경우, 실시예에 따른 발광 소자는, 종래의 발광 소자와 비교하여, 동일하거나 보다 향상된 전류 전계 효과를 가지면서, 비아홀의 개수가 감소하게 된다. 또한, 동일한 면적을 갖는 종래의 발광 소자에 비해, 보다 적은 비아홀이 형성됨에 따라, 활성층의 손상이 최소화됨으로써 종래에 비해 보다 큰 유효 발광 면적을 확보할 수 있게 된다.
절연층(270)은 n형 도전층(220)이 도전성 기판(210) 및 n형 반도체층(240)을 제외한 다른 층과 전기적으로 절연되도록 형성될 수 있다. 보다 구체적으로, 절연층(270)은 n형 도전층(220)과 p형 도전층(230) 사이, 그리고 복수의 비아홀(221A, 221B)의 측벽에 형성되어, n형 도전층(220)을 p형 도전층(230), p형 반도체층(250), 및 활성층(260)과 전기적으로 절연시킬 수 있다. 이러한 절연층(270)은, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.
p형 도전층(230)은 절연층(270) 상에 형성될 수 있다. 물론, 비아홀(221A, 221B)이 관통하는 일부 영역들에서는 p형 도전층(230)이 존재하지 않는다.
이러한 p형 도전층(230)은 p형 반도체층(250), 오믹접촉을 하는 오믹층과, 활성층(260)에서 발생된 빛을 반사시켜 외부로 향하게 함으로써, 발광 효율을 높여주는 반사층을 포함할 수 있다.
이러한 p형 도전층(230)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir 중 적어도 하나를 포함할 수 있다.. 이는 p형 도전층(230)이 p형 반도체층(250)과 전기적으로 접촉하기 때문에, p형 반도체층(250)의 접촉 저항을 최소화하는 특성을 가지는 동시에, 활성층(260)에서 발생된 빛을 반사시켜 외부로 향하게 함으로써, 발광 효율을 높여주기 위해서이다.
p형 도전층(230)은 p형 반도체층(250)과 접촉하는 계면 중 일부가 노출된 영역, 즉 노출 영역(231)을 적어도 하나 이상 구비할 수 있다. 이러한 노출 영역 상에는 외부 전원을 p형 도전층(230)에 연결하기 위한 p형 전극 패드부(233)가 형성될 수 있다. 이러한 노출 영역(231) 상에는 p형 반도체층(250), 활성층(260), 및 n형 반도체층(240)이 형성되어 있지 않다. 또한, p형 전극 패드부(233)는 발광 소자(200)의 모서리에 형성될 수 있는데, 이는 발광 소자(200)의 발광 면적을 최대화하기 위해서이다.
한편, 외부로 노출된 활성층(260)은 발광 소자(200)의 작동 중에 전류 누설 경로로 작용할 수 있으므로, 발광 구조물의 측벽에 패시베이션층(280)을 형성함으로써 이러한 문제를 방지할 수 있다. 패시베이션층(280)은 발광 구조물 특히, 활성층(260)을 외부로부터 보호하고, 누설 전류가 흐르는 것을 억제하기 위한 것으로서, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.
p형 반도체층(250)은 p형 도전층(230)상에 형성되고, 활성층(260)은 p형 반도체층(250) 상에 형성되며, n형 반도체층(240)은 활성층(260) 상에 형성될 수 있다.
n형 반도체층(240)은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
p형 반도체층(250)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Se, Te와 같은 p형 도펀트가 도핑될 수 있다.
활성층(260)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자선 구조 및 양자점 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
활성층(260)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(260)은 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0=a=1, 0=b=1, 0=a+b=1)을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다.
활성층(260)은 n형 반도체층(240) 및 p형 반도체층(250)을 구성하는 물질에 따라 다른 물질을 선택하여 형성될 수 있다. 즉, 활성층(260)은 전자 및 전공의 재결합(recombination)에 따른 에너지를 빛으로 변환하여 방출하는 층을 포함하며, 활성층(260)이 우물층과 장벽층을 포함할 경우 우물층의 에너지 밴드갭은 장벽층의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질로 형성된 것이 바람직하다.
[제2 실시예 ]
도 3a는 제2 실시예에 따른 비아홀 타입의 수직형 발광 소자(300)의 상면도이다. 도 3b는 도 3a에 도시된 C-C’ 선을 따라 절취한 발광 소자(300)의 단면을 나타낸 도면이다.
도 3a 및 도 3b를 참조하면, 제2 실시예에 따른 발광 소자(300)는, 도전성 기판(310), 발광 구조물, 및 패시베이션층(280)을 포함한다. 여기서, 발광 구조물은, 제1 도전층(320), 제2 도전층(330), 제1 반도체층(340), 제2 반도체층(350), 활성층(360), 및 절연층(370)을 포함할 수 있다.
이하에서는 설명의 편의를 위하여, 제1 도전층(320)은 n형 도전층으로, 제2 도전층(330)은 p형 도전층으로, 제1 반도체층(340)은 n형 반도체층으로, 제2 반도체층(350)은 p형 반도체층으로 가정하여 설명하도록 한다. 이에 한정되는 것이 아니라, 제1 도전층(320)은 p형 도전층으로, 제2 도전층(330)은 n형 도전층으로, 제1 반도체층(340)은 p형 반도체층으로, 제2 반도체층(350)은 n형 반도체층으로 구성되어도 무방하다. 또한, 반도체층은, 제2 반도체층(350) 상에 제2 반도체층(350)의 극성과 다른 층이 배치됨으로써 NPN 혹은 PNP 구조로 구현될 수도 있다.
도전성 기판(310)은 Au, Ni, Al, Cu, W, Si, Se, 및 GaAs 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다. 예를 들어, 도전성 기판(310)은 Si/ Al 합금(alloy)을 포함할 수 있다.
n형 도전층(320)은 도전성 기판(310) 상에 형성되며, 복수의 비아홀(321A, 321B, 321C)을 포함할 수 있다. 이러한 n형 도전층(320)은 Ag, Al, Au, Pt, Ti, Cr, 및 W 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다.
복수의 비아홀(321A, 321B, 321C)은 n형 도전층(320)으로부터 p형 도전층(330), p형 반도체층(350), 및 활성층(360)을 관통하고, n형 반도체층(340)의 일정 영역까지 돌출되도록 형성된 것일 수 있다. 이때, 비아홀(321A, 321B, 321C) 각각의 상부면은 n형 반도체층(340)과 접촉할 수 있다. 이에 따라, 도전성 기판(310)은 n형 도전층(320)의 비아홀(321A, 321B, 321C)을 통해 n형 반도체층(340)과 전기적으로 연결될 수 있다. 이와 같이, n형 도전층(320)은 도전성 기판(310) 및 n형 반도체층(340)과 전기적으로 연결되므로, 도전성 기판(310) 및 n형 반도체층(340)과 접촉 저항이 최소화되는 물질로 구성되는 것이 바람직하다. 비아홀(321A, 321B, 321C)의 보다 상세한 구성에 관해서는 후술하도록 한다.
절연층(370)은 n형 도전층(320)이 도전성 기판(310) 및 n형 반도체층(340)을 제외한 다른 층과 전기적으로 절연되도록 형성될 수 있다. 보다 구체적으로, 절연층(370)은 n형 도전층(320)과 p형 도전층(370) 사이, 그리고 복수의 비아홀(321A, 321B, 321C)의 측벽에 형성되어, n형 도전층(320)을 p형 도전층(370), p형 반도체층(350), 및 활성층(360)과 전기적으로 절연시킬 수 있다. 이러한 절연층(370)은, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.
p형 도전층(330)은 절연층(370) 상에 형성될 수 있다. 물론, 비아홀(321A, 321B, 321C)이 관통하는 일부 영역들에서는 p형 도전층(230)이 존재하지 않는다. 이러한 p형 도전층(330)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir 중 적어도 하나를 포함할 수 있다. 이는 p형 도전층(330)이 p형 반도체층(350)과 전기적으로 접촉하기 때문에, p형 반도체층(350)의 접촉 저항을 최소화하는 특성을 가지는 동시에, 활성층(360)에서 발생된 빛을 반사시켜 외부로 향하게 함으로써, 발광 효율을 높여주기 위해서이다.
p형 도전층(330)은 p형 반도체층(350)과 접촉하는 계면 중 일부가 노출된 영역, 즉 노출 영역(331)을 적어도 하나 이상 구비할 수 있다. 이러한 노출 영역 상에는 외부 전원을 p형 도전층(330)에 연결하기 위한 p형 전극 패드부(333)가 형성될 수 있다. 이러한 노출 영역(331) 상에는 p형 반도체층(350), 활성층(360), 및 n형 반도체층(340)이 형성되어 있지 않다. 또한, p형 전극 패드부(333)는 발광 소자(300)의 모서리에 형성될 수 있는데, 이는 발광 소자(300)의 발광 면적을 최대화하기 위해서이다.
이하, 상술한 복수의 비아홀(321A, 321B, 321C)의 구성에 관하여 보다 상세히 설명하도록 한다.
복수의 비아홀(321A, 321B, 321C)은, 도 3a 및 도 3b에 도시된 바와 같이, p형 전극 패드부(333)를 기준으로 멀어질수록 점차 낮게 형성된 것이 바람직하다.
도 3a 및 도 3b에 도시된 바와 같이, 복수의 비아홀(321A, 321B, 321C) 중 p형 전극 패드부(333)와 가장 멀리 배치되며 가장 낮게 형성된 비아홀 그룹(이하, 제1 비아홀)을 도면 번호 ‘321A’로 도시하였고, p형 전극 패드부(333)로부터 제1 비아홀(321A) 다음으로 멀리 배치되며, 낮게 형성된 비아홀 그룹(이하, 제2 비아홀)을 도면 번호 ‘321B’로 도시하였으며, p형 전극 패드부(333)와 가장 가깝게 배치되며 가장 높게 형성된 비아홀 그룹(이하, 제3 비아홀)을 도면 번호 ‘321C’로 도시하였다. 가장 높은 비아홀의 높이는 가장 낮은 비아홀의 높이의 2배를 넘지 않는 것이 바람직하다. 또한, 가장 높은 비아홀과 가장 낮은 비아홀 사이의 높이를 갖는 비아홀들이 존재할 수도 있다.
제1 실시예를 통해 설명한 바와 같이, 비아홀의 상대적으로 높이 차에 따라, 제1 비아홀(321A), 제2 비아홀(321B), 제3 비아홀(321C) 순으로 넓은 전류 전계 영역을 갖게 되며, 이러한 전류 전계 영역의 차이에 따라 제1 비아홀(321A), 제2 비아홀(321B) 및 제3 비아홀(321C) 간의 간격이 조절될 수 있다. 예를 들어, 도 3a 및 도 3b에 도시된 바와 같이, 제2 비아홀(321B) 및 제3 비아홀(321C) 간의 간격(b)은, 제1 비아홀(321A) 및 제2 비아홀(321B) 간의 간격(a)보다 넓어질 수 있다.
하기의 수식으로 나타낸 ‘Thompson’ 근사에 근거하여, 복수의 비아홀 간의 간격은 100 μm 내지 400 μm인 것이 바람직하다. 또한, 전극 패드부와 가장 인접한 비아홀과 가장 멀리 위치한 비아홀 사이의 거리는 약 20 μm 내지 200 μm인 것이 바람직하다.
Figure pat00002
수학식 2의 J는 전류 밀도를 나타내고, L은 소자의 면적을 나타내고, Ls는 전류 전계의 길이를 나타낸다.
도 1a 및 도 1b에 도시된 종래의 수직형 발광 소자(100)에 형성된 비아홀(120a)은, 서로 동일한 높이로 형성되어 일정한 간격을 두고 형성된다. 그러나, 제2 실시예에 따른 복수의 비아홀(321A, 321B, 321C) 간의 간격은, 비아홀 간의 상대적인 높이 차에 의해 종래의 발광 소자(100)에 형성된 비아홀(120a) 간의 간격보다 커질 수 있게 된다.
따라서, 종래와 동일한 면적을 갖는 발광 소자가 구현된다고 가정할 경우, 실시예에 따른 발광 소자는, 종래의 발광 소자와 비교하여, 동일하거나 보다 향상된 전류 전계 효과를 가지면서, 비아홀의 개수가 감소하게 된다. 또한, 동일한 면적을 갖는 종래의 발광 소자에 비해, 보다 적은 비아홀이 형성됨에 따라, 활성층의 손상이 최소화됨으로써 종래에 비해 보다 큰 유효 발광 면적을 확보할 수 있게 된다.
한편, 외부로 노출된 활성층(360)은 발광 소자(300)의 작동 중에 전류 누설 경로로 작용할 수 있으므로, 발광 구조물의 측벽에 패시베이션층(380)을 형성함으로써 이러한 문제를 방지할 수 있다. 패시베이션층(380)은 발광 구조물 특히, 활성층(360)을 외부로부터 보호하고, 누설 전류가 흐르는 것을 억제하기 위한 것으로서, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.
p형 반도체층(350)은 p형 도전층(330)상에 형성되고, 활성층(360)은 p형 반도체층(350) 상에 형성되며, n형 반도체층(340)은 활성층(360) 상에 형성될 수 있다.
n형 반도체층(340)은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
p형 반도체층(350)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Se, Te와 같은 p형 도펀트가 도핑될 수 있다.
활성층(360)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자선 구조 및 양자점 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
활성층(360)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(360)은 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0=a=1, 0=b=1, 0=a+b=1)을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다.
활성층(360)은 n형 반도체층(340) 및 p형 반도체층(350)을 구성하는 물질에 따라 다른 물질을 선택하여 형성될 수 있다. 즉, 활성층(360)은 전자 및 전공의 재결합(recombination)에 따른 에너지를 빛으로 변환하여 방출하는 층을 포함하며, 활성층(360)이 우물층과 장벽층을 포함할 경우 우물층의 에너지 밴드갭은 장벽층의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질로 형성된 것이 바람직하다.
[제3 실시예 ]
도 4a는 제3 실시예에 따른 비아홀 타입의 수직형 발광 소자(400)의 상면도이다. 도 4b는 도 4a에 도시된 D-D’ 선을 따라 절취한 발광 소자(400)의 단면을 나타낸 도면이다.
도 4a 및 도 4b를 참조하면, 제3 실시예에 따른 발광 소자(400)는, 도전성 기판(410), 발광 구조물, 및 패시베이션층(280)을 포함한다. 여기서, 발광 구조물은, 제1 도전층(420), 제2 도전층(430), 제1 반도체층(440), 제2 반도체층(450), 활성층(460), 및 절연층(470)을 포함할 수 있다.
이하에서는 설명의 편의를 위하여, 제1 도전층(420)은 n형 도전층으로, 제2 도전층(430)은 p형 도전층으로, 제1 반도체층(440)은 n형 반도체층으로, 제2 반도체층(450)은 p형 반도체층으로 가정하여 설명하도록 한다. 이에 한정되는 것이 아니라, 제1 도전층(420)은 p형 도전층으로, 제2 도전층(430)은 n형 도전층으로, 제1 반도체층(440)은 p형 반도체층으로, 제2 반도체층(450)은 n형 반도체층으로 구성되어도 무방하다. 또한, 반도체층은, 제2 반도체층(450) 상에 제2 반도체층(450)의 극성과 다른 층이 배치됨으로써 NPN 혹은 PNP 구조로 구현될 수도 있다.
도전성 기판(410)은 Au, Ni, Al, Cu, W, Si, Se, 및 GaAs 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다. 예를 들어, 도전성 기판(410)은 Si/ Al 합금(alloy)을 포함할 수 있다.
n형 도전층(420)은 도전성 기판(410) 상에 형성되며, 복수의 비아홀(421A, 421B, 421C)을 포함할 수 있다. 이러한 n형 도전층(420)은 Ag, Al, Au, Pt, Ti, Cr, 및 W 중 하나 이상의 물질을 포함하여 형성된 것일 수 있다.
복수의 비아홀(421A, 421B, 421C)은 n형 도전층(420)으로부터 p형 도전층(430), p형 반도체층(450), 및 활성층(460)을 관통하고, n형 반도체층(440)의 일정 영역까지 돌출되도록 형성된 것일 수 있다. 이때, 비아홀(421A, 421B, 421C) 각각의 상부면은 n형 반도체층(440)과 접촉할 수 있다. 이에 따라, 도전성 기판(410)은 n형 도전층(420)의 비아홀(421A, 421B, 421C)을 통해 n형 반도체층(440)과 전기적으로 연결될 수 있다. 이와 같이, n형 도전층(420)은 도전성 기판(410) 및 n형 반도체층(440)과 전기적으로 연결되므로, 도전성 기판(410) 및 n형 반도체층(440)과 접촉 저항이 최소화되는 물질로 구성되는 것이 바람직하다. 비아홀(421A, 421B, 421C)의 보다 상세한 구성에 관해서는 후술하도록 한다.
절연층(470)은 n형 도전층(420)이 도전성 기판(410) 및 n형 반도체층(440)을 제외한 다른 층과 전기적으로 절연되도록 형성될 수 있다. 보다 구체적으로, 절연층(470)은 n형 도전층(420)과 p형 도전층(470) 사이, 그리고 복수의 비아홀(421A, 421B, 421C)의 측벽에 형성되어, n형 도전층(420)을 p형 도전층(470), p형 반도체층(450), 및 활성층(460)과 전기적으로 절연시킬 수 있다. 이러한 절연층(470)은 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.
p형 도전층(430)은 절연층(470) 상에 형성될 수 있다. 물론, 비아홀(421A, 421B, 421C)이 관통하는 일부 영역들에서는 p형 도전층(430)이 존재하지 않는다. 이러한 p형 도전층(430)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir 중 적어도 하나를 포함할 수 있다. 이는 p형 도전층(430)이 p형 반도체층(450)과 전기적으로 접촉하기 때문에, p형 반도체층(450)의 접촉 저항을 최소화하는 특성을 가지는 동시에, 활성층(460)에서 발생된 빛을 반사시켜 외부로 향하게 함으로써, 발광 효율을 높여주기 위해서이다.
p형 도전층(430)은 p형 반도체층(450)과 접촉하는 계면 중 일부가 노출된 영역, 즉 노출 영역(431)을 적어도 하나 이상 구비할 수 있다. 이러한 노출 영역 상에는 외부 전원을 p형 도전층(430)에 연결하기 위한 p형 전극 패드부(433)가 형성될 수 있다. 이러한 노출 영역(431) 상에는 p형 반도체층(450), 활성층(460), 및 n형 반도체층(440)이 형성되어 있지 않다. 또한, p형 전극 패드부(433)는 발광 소자(400)의 모서리에 형성될 수 있는데, 이는 발광 소자(400)의 발광 면적을 최대화하기 위해서이다.
이하, 상술한 복수의 비아홀(421A, 421B, 421C)의 구성에 관하여 보다 상세히 설명하도록 한다.
복수의 비아홀(421A, 421B, 421C)은, 도 4a 및 도 4b에 도시된 바와 같이, p형 전극 패드부(433)를 기준으로 멀어질수록 점차 높게 형성된 것이 바람직하다. 도 4a 및 도 4b에 도시된 바와 같이, 복수의 비아홀(421A, 421B, 421C) 중 p형 전극 패드부(433)와 가장 가깝게 배치되며 가장 낮게 형성된 비아홀 그룹(이하, 제1 비아홀)을 도면 번호 ‘421A’로 도시하였고, p형 전극 패드부(433)로부터 제1 비아홀(421A) 다음으로 멀리 배치되며, 그 다음으로 높게 형성된 비아홀 그룹(이하, 제2 비아홀)을 도면 번호 ‘421B’로 도시하였으며, p형 전극 패드부(433)와 가장 가깝게 배치되며 가장 높게 형성된 비아홀 그룹(이하, 제3 비아홀)을 도면 번호 ‘421C’로 도시하였다. 또한, 가장 높은 비아홀의 높이는 가장 낮은 비아홀의 높이에 2배를 넘지 않는 것이 바람직하다. 또한, 가장 높은 비아홀과 가장 낮은 비아홀 사이의 높이를 갖는 비아홀들이 존재할 수도 있다.
제1 실시예를 통해 설명한 바와 같이, 비아홀의 상대적으로 높이 차에 따라, 제1 비아홀(421A), 제2 비아홀(421B), 제3 비아홀(421C) 순으로 넓은 전류 전계 영역을 갖게 되며, 이러한 전류 전계 영역의 차이에 따라 제1 비아홀(421A), 제2 비아홀(421B) 및 제3 비아홀(421C) 간의 간격이 조절될 수 있다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 같이, 제2 비아홀(421B) 및 제3 비아홀(421C) 간의 간격(c)은, 제1 비아홀(421A) 및 제2 비아홀(421B) 간의 간격(d)보다 넓어질 수 있다.
도 1a 및 도 1b에 도시된 종래의 수직형 발광 소자(100)에 형성된 비아홀(120a)은, 서로 동일한 높이로 형성되어 일정한 간격을 두고 형성된다. 그러나, 제3 실시예에 따른 복수의 비아홀(421A, 421B, 421C) 간의 간격은, 비아홀 간의 상대적인 높이 차에 의해 종래의 발광 소자(100)에 형성된 비아홀(120a) 간의 간격보다 커질 수 있게 된다.
하기의 수식으로 나타낸 ‘Thompson’ 근사에 근거하여, 복수의 비아홀 간의 간격은 100 μm 내지 400 μm인 것이 바람직하다. 또한, 전극 패드부와 가장 인접한 비아홀과 가장 멀리 위치한 비아홀 사이의 거리는 약 20 μm 내지 200 μm인 것이 바람직하다.
Figure pat00003
수학식 3의 J는 전류 밀도를 나타내고, L은 소자의 면적을 나타내고, Ls는 전류 전계의 길이를 나타낸다.
종래와 동일한 면적을 갖는 발광 소자가 구현된다고 가정할 경우, 실시예에 따른 발광 소자는, 종래의 발광 소자와 비교하여, 동일하거나 보다 향상된 전류 전계 효과를 가지면서, 비아홀의 개수가 감소하게 된다. 또한, 동일한 면적을 갖는 종래의 발광 소자에 비해, 보다 적은 비아홀이 형성됨에 따라, 활성층의 손상이 최소화됨으로써 종래에 비해 보다 큰 유효 발광 면적을 확보할 수 있게 된다.
한편, 외부로 노출된 활성층(460)은 발광 소자(400)의 작동 중에 전류 누설 경로로 작용할 수 있으므로, 발광 구조물의 측벽에 패시베이션층(480)을 형성함으로써 이러한 문제를 방지할 수 있다. 패시베이션층(480)은 발광 구조물 특히, 활성층(460)을 외부로부터 보호하고, 누설 전류가 흐르는 것을 억제하기 위한 것으로서, 실리콘 산화물(SiO2), 실리콘 질화물(SiOxNy, SixNy), 금속 산화물(Al2O3) 및 플루오린화물(fluoride) 계열의 화합물 중 어느 하나 이상을 포함하여 형성된 것일 수 있다.
p형 반도체층(450)은 p형 도전층(430)상에 형성되고, 활성층(460)은 p형 반도체층(450) 상에 형성되며, n형 반도체층(440)은 활성층(460) 상에 형성될 수 있다.
n형 반도체층(440)은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
p형 반도체층(450)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Se, Te와 같은 p형 도펀트가 도핑될 수 있다.
활성층(460)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자선 구조 및 양자점 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
활성층(460)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 단일 또는 다중 양자 우물 구조, 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(460)은 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0=a=1, 0=b=1, 0=a+b=1)을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다.
활성층(460)은 n형 반도체층(440) 및 p형 반도체층(450)을 구성하는 물질에 따라 다른 물질을 선택하여 형성될 수 있다. 즉, 활성층(460)은 전자 및 전공의 재결합(recombination)에 따른 에너지를 빛으로 변환하여 방출하는 층활성층(460)이 우물층과 장벽층을 포함할 경우 우물층의 에너지 밴드갭은 장벽층의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 물질로 형성된 것이 바람직하다.
[발광 소자 패키지]
이하, 도 5를 참조하여 일실시예에 따른 발광 소자 패키지에 관하여 설명한다. 도 5는 발광소자의 패키지(1000)를 개략적으로 나타낸 단면도이다.
도 5에 도시된 바와 같이, 실시예에 따른 발광 소자 패키지(1000)는 패키지 몸체(1100), 제1 전극층(1110), 제2 전극층(1120), 발광 소자(1200) 및 충진재(1300)를 포함한다.
패키지 몸체(1100)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 발광 소자(1200)의 주위에 경사면이 형성되어 광추출 효율을 높일 수 있다.
제1 전극층(1110) 및 제2 전극층(1120)은 패키지 몸체(1100)에 설치된다. 제1 전극층(1100) 및 제2 전극층(1120)은 서로 전기적으로 분리되며, 발광 소자(1200)에 전원을 제공한다. 또한, 제1 전극층(1110) 및 제2 전극층(1120)은 발광 소자(1200)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 발광 소자(1200)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
발광 소자(1200)는 제1 전극층(1100) 및 제2 전극층(1120)과 전기적으로 연결된다. 발광 소자(1200)는 패키지 몸체(1100) 상에 설치되거나 제1 전극층(1100) 또는 제2 전극층(1120) 상에 설치될 수 있다.
발광 소자(1200)는 제1 전극층(1110) 및 제2 전극층(1120)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
충진재(1300)는 발광 소자(1200)를 포위하여 보호할 수 있도록 형성될 수 있다. 또한, 충진재(1300)에는 형광체(1310)가 포함되어 발광 소자(1200)에서 방출된 광의 파장을 변화시킬 수 있다.
발광 소자 패키지(1000)는 상기에 개시된 실시 예들의 발광 소자 중 적어도 하나를 하나 또는 복수 개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 발광 소자 패키지(1000)는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지(1000)의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지(1000), 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다.
또 다른 실시예는 상술한 실시 예들에 기재된 반도체 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200, 300, 400: 발광 소자
210, 310, 410: 도전성 기판
220, 320, 420: 제1 도전층
230, 330, 430: 제2 도전층
233, 333, 433: 전극 패드부
240, 340, 440: 제1 반도체층
250, 350, 450: 제2 반도체층
260, 360, 460: 활성층
270, 370, 470: 절연층
280, 380, 480: 패시베이션층

Claims (12)

  1. 도전성 기판; 및
    상기 도전성 기판 상에 형성된 제1 도전층, 상기 제1 도전층 상에 형성된 제2 도전층, 상기 제2 도전층 상에 형성된 제2 반도체층, 상기 제2 반도체층 상에 형성된 활성층, 상기 활성층 상에 형성된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고,
    상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고,
    상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 형성되고,
    상기 복수의 비아홀 중 서로 이웃하는 적어도 한 쌍의 비아홀은 높이 차를 갖도록 형성된 것을 특징으로 하는 발광 소자.
  2. 도전성 기판; 및
    상기 도전성 기판 상에 형성된 제1 도전층, 상기 제1 도전층 상에 형성된 제2 도전층, 상기 제2 도전층 상에 형성된 제2 반도체층, 상기 제2 반도체층 상에 형성된 활성층, 상기 활성층 상에 형성된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고,
    상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고,
    상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 형성되고,
    상기 제2 도전층은, 상기 제2 반도체층과 계면을 이루는 표면 중 일부가 노출된 영역을 구비하며, 상기 노출된 영역 상에 형성된 전극 패드부를 포함하고,
    상기 복수의 비아홀은 상기 전극 패드부를 기준으로 멀어질수록 점차 낮게 형성된 것을 특징으로 하는 발광 소자.
  3. 도전성 기판; 및
    상기 도전성 기판 상에 형성된 제1 도전층, 상기 제1 도전층 상에 형성된 제2 도전층, 상기 제2 도전층 상에 형성된 제2 반도체층, 상기 제2 반도체층 상에 형성된 활성층, 상기 활성층 상에 형성된 제1 반도체층, 및 절연층을 포함하는 발광 구조물을 포함하고,
    상기 제1 도전층은, 상기 제2 도전층, 상기 제2 반도체층 및 상기 활성층을 관통하고 상기 제1 반도체층의 일정 영역까지 돌출하여, 상기 제1 반도체층과 전기적으로 연결되도록 형성된 복수의 비아홀을 포함하고,
    상기 절연층은, 상기 제1 도전층과 상기 제2 도전층 사이, 및 상기 비아홀의 측벽에 형성되고,
    상기 제2 도전층은, 상기 제2 반도체층과 계면을 이루는 표면 중 일부가 노출된 영역을 구비하며, 상기 노출된 영역 상에 형성된 전극 패드부를 포함하고,
    상기 복수의 비아홀은 상기 전극 패드부를 기준으로 멀어질수록 점차 높게 형성된 것을 특징으로 하는 발광 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 활성층의 누설 전류를 억제하기 위해, 상기 발광 구조물의 측벽에 형성된 패시베이션층을 더 포함하는, 발광 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 도전성 기판은, Au, Ni, Al, Cu, W, Si, Se, 및 GaAs 중 하나 이상의 물질을 포함하는, 발광 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 도전층은, Ag, Al, Au, Pt, Ti, Cr, 및 W 중 하나 이상의 물질을 포함하는, 발광 소자.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 도전층은, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd, Ag, Al, Ir 중 적어도 하나를 포함하는, 발광 소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 도전층은 상기 활성층으로부터 발생된 빛을 반사시키는, 발광 소자.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전극 패드부는 발광 소자의 모서리에 형성된, 발광 소자.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 비아홀 간의 간격은 100 μm 내지 400 μm인, 발광 소자.
  11. 제2항에 있어서,
    상기 복수의 비아홀 간의 간격은 상기 전극 패드부를 기준으로 멀어질수록 점차 넓게 형성된, 발광 소자.
  12. 제3항에 있어서,
    상기 복수의 비아홀 간의 간격은 상기 전극 패드부를 기준으로 점차 좁게 형성된, 발광 소자.
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