KR20120026257A - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 반도체 기판과, 상기 반도체 기판 상에 구비된 도전층과, 상기 도전층 상부에 구비되며 상기 도전층보다 큰 폭을 갖는 하드마스크층과, 상기 도전층 측벽에 구비되며, 상기 하드마스크층의 측벽과 일직선 상에 구비되는 절연막을 포함하여, 게이트와 비트라인 사이의 기생 캐패시턴스의 값을 감소시킴으로써 제품의 특성 마진을 확보하고 안정적인 수율을 확보할 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 메모리 장치가 고집적화에 따라 액티브 영역의 크기가 감소하게 되었고, 이러한 액티브 영역에 형성되는 트랜지스터의 채널 길이도 줄어들게 되었다. 트랜지스터의 채널 길이가 감소함에 따라, 트랜지스터의 채널 영역에서의 전계나 전위에 미치는 소스/드레인의 영향이 현저해지는 단채널 효과(short channel effect) 및 소스/드레인 펀치쓰루(punchthrough) 현상이 발생되었다. 예를 들어, DRAM 장치의 메모리 셀에 채택되는 모스 트랜지스터에서 단채널 효과가 발생하는 경우, DRAM 셀의 문턱 전압이 감소되고, 누설전류가 증가되어 DRAM 장치의 리프레시 특성이 저하되었다. 이에 따라, DRAM 소자의 집적도가 증가하더라도, 기판 상에 형성되는 소자의 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 방법의 하나로 리세스된 채널을 갖는 트랜지스터가 개발되었다.
리세스된 채널을 갖는 트랜지스터의 제조 방법을 간단히 설명하면, 기판 상에 불순물을 주입하여 소스/드레인 영역을 형성한다. 이어서, 기판 상에 리세스 채널을 형성할 부위를 오픈하는 마스크를 형성하고 이를 이용하여 기판을 식각함으로써, 기판 내에 트렌치를 형성한다. 이어서, 트렌치의 내벽 상에 게이트 산화막을 형성한다. 이때, 게이트 산화막은 실리콘 산화막, 하프늄 산화막, 하프늄 실리콘 산화막 등과 같은 고유전(high-K) 물질막으로 형성할 수 있다. 이어서, 트렌치의 내부를 채우면서 고유전 물질막 상에 폴리실리콘 보다 낮은 저항 특성을 가지며 폴리실리콘과 유사한 특성을 갖는 폴리/금속 적층 구조나, 금속/폴리/금속 적층 구조의 게이트 도전층을 형성한다. 게이트 마스크를 이용하여 게이트 도전층을 등방성 식각하여 게이트 전극을 형성하여, 게이트 전극 및 소스/드레인을 갖는 트랜지스터를 완성할 수 있다.
이와 같이, 반도체 소자의 고집적화가 가속화됨에 따라, 게이트 누설전류 및 소비전력을 감소시키기 위하여 게이트 산화막으로는 고유전 물질막이 사용되고, 고유전물질막 상에 게이트 도전층으로 금속 상에 폴리실리콘이 적층된 구조를 사용하고 있다. 그러나, 상기 리세스된 채널을 갖는 트랜지스터의 제조 방법에서는, 게이트 도전층으로 사용하는 금속막과 고유전 물질막 간에 식각 선택비가 부족하여, 게이트를 형성하기 위한 식각 공정시 고유전 물질막이 식각되어 기판 내 실리콘이 제거되는 문제가 발생되고 있다.
한편, 반도체 소자의 집적도의 증가로 게이트의 컨트롤 능력을 향상시키기 위하여 게이트 산화막의 두께를 감소시킬 경우에는 게이트 사이의 오버랩 지역에서 전계가 집중하고 이로인해 GIDL(Gate Induced Drain Leakage)이 발생한다. 즉, 워드 라인과 비트 라인 사이나, 워드 라인들 사이에 브릿지(bridge)가 생성에 의하여, 게이트 전극의 N 접합 오버랩(gate to N junction overlap) 부위가 증가하기 때문에 게이트 전극과 드레인 영역 사이의 직접적인 터널링에 의한 게이트 유발 드레인 누설(Gate Induced Drain Leakage; GIDL) 전류가 증가되고 있다. 이러한 게이트 유발 드레인 누설(GIDL) 전류는 리세스된 채널을 갖는 DRAM 장치와 같은 반도체 장치를 크게 열화시키는 문제를 야기한다.
본 발명은 게이트와 비트라인 사이의 기생 캐패시턴스가 증가하여 반도체 소자의 특성이 열화되는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판과, 상기 반도체 기판 상에 구비된 도전층과, 상기 도전층 상부에 구비되며 상기 도전층보다 큰 폭을 갖는 하드마스크층과, 상기 도전층 측벽에 구비되며, 상기 하드마스크층의 측벽과 일직선 상에 구비되는 절연막을 포함하는 것을 특징으로 한다.
그리고, 상기 하드마스크층의 폭은 상기 도전층의 폭 및 상기 절연막의 폭의 합과 동일한 것을 특징으로 한다.
그리고, 상기 도전층 측벽은 상기 반도체 기판에 대하여 수직한 프로파일을 갖는 것을 특징으로 한다.
그리고, 상기 도전층 하부에 구비되는 배리어 절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 도전층 하부에 구비되는 폴리실리콘을 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 상부, 상기 절연막 측벽, 상기 하드마스크층 상부에 구비되는 스페이서 절연막을 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 도전층을 형성하는 단계와, 상기 도전층 상부에 하드마스크층을 형성하는 단계와, 상기 하드마스크층의 폭보다 작은 폭을 갖도록 상기 도전층을 식각하는 단계와, 상기 하드마스크층의 측벽과 일직선이 되도록 상기 도전층 측벽에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 도전층을 형성하는 단계 이전 상기 반도체 기판 상에 폴리실리콘을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 폴리실리콘을 형성하는 단계 이후 상기 폴리실리콘 상부에 배리어 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 도전층을 식각하는 단계 이후 상기 도전층의 표면은 상기 반도체 기판에 대하여 수직한 프로파일을 갖는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계 이후 상기 하드마스크층을 포함하는 반도체 기판 상에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 게이트와 비트라인 사이의 기생 캐패시턴스의 값을 감소시킴으로써 제품의 특성 마진을 확보하고 안정적인 수율을 확보할 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 구비되는 도전층(114)과, 도전층(114) 상부에 구비되며 도전층(114)의 폭보다 큰 폭을 갖는 하드마스크층(116)과, 도전층(114)의 측벽에 구비되며 하드마스크층(116)의 측벽과 일직선상에 구비되는 절연막(118)을 포함한다.
여기서, 도전층(114)은 하부에는 배리어 금속층(112)이 더 구비되는 것이 바람직하다. 절연막(118)은 게이트를 정의하는 도전층(114)과 도시되지는 않았지만 후속 공정에서 형성되는 비트라인과의 캐패시턴스를 감소시키는 역할을 하는 것이 바람직하다. 또한 하드마스크층(116)과 일직선상에 구비됨으로써 후속 공정에서 형성되는 구조물들의 공정 마진을 감소시키지 않는다.
상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 캡핑절연막(106) 및 층간절연막(108)을 형성한다. 이어서, 활성영역(104)이 노출되도록 층간절연막(108) 및 캡핑절연막(106)을 식각한 후, 식각된 영역이 매립되도록 폴리실리콘(110)을 형성한다. 이어서, 폴리실리콘(110) 및 층간절연막(108) 상부에 배리어 금속층(112) 및 도전층(114)을 형성한다. 여기서, 배리어 금속층(112)은 티타늄, 티타늄 질화막 또는 이들의 적층구조를 포함하며, 도전층(114)은 텅스텐을 포함하는 것이 바람직하다. 또한, 도전층(114)은 게이트를 형성하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 도전층(114) 상부에 하드마스크층(116)을 형성한 후, 하드마스크층(116) 상부에 게이트를 정의하는 감광막 패턴(미도시)을 형성하고 감광막 패턴을 마스크로 캡핑절연막(106) 및 소자분리막(102)이 노출되도록 하드마스크층(116), 도전층(114), 배리어 금속층(112) 및 층간절연막(108)을 식각한다.
도 2c에 도시된 바와 같이, 측벽이 노출된 도전층(114) 및 배리어 금속층(112)에 식각 공정(E)을 수행한다. 이로 인해 도전층(114) 및 배리어 금속층(112)은 하드마스크층(116)의 폭보다 작은 폭을 갖는다. 또한, 식각 공정(E)은 하드마스크층(116)의 폭보다 작은 폭을 갖도록 수행되되, 식각 공정(E)이 수행된 이후의 도전층(114) 및 배리어 금속층(112)의 표면은 반도체 기판에 대하여 수직한 프로파일을 갖도록 수행되는 것이 바람직하다.
이와 같이 도전층(114) 및 배리어 금속층(112)의 측벽을 식각하는 것은 후속 공정에서 형성될 절연막의 공간을 확보하기 위함이다. 여기서 식각 공정(E)은 습식 식각 또는 건식 식각을 모두 포함하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 식각 공정(E)으로 인해 도전층(114) 및 배리어 금속층(112)이 제거된 영역에 절연막(118)을 형성한다. 이때 절연막(118)은 하드마스크층(116)의 측벽과 일직선이 되도록 형성되는 것이 바람직하다. 즉, 도전층(114), 절연막(118) 또는 배리어 금속층(112) 및 절연막(118)의 폭의 합이 하드마스크층(116)의 폭의 합과 동일하도록 절연막(118)을 형성하는 것이 바람직하다. 이와 같이 절연막(118)을 형성하는 것은 후속 공정에서 형성되는 저장전극 콘택플러그의 면적이 줄어들지 않도록 하기 위함이다. 즉, 절연막(118)을 형성하더라도 결국 하드마스크층(116)의 폭과 동일한 폭으로 형성되기 때문에 후속 공정에서 형성되는 구조물들의 공정 마진이 감소되지 않도록 한다.
도 2e에 도시된 바와 같이, 전체 상부에 스페이서 절연막(120)을 형성한다. 이때 스페이서 절연막(120)은 절연막(118)의 측벽에도 형성되는데, 이때, 도전층(114) 및 배리어 절연막(112)의 측벽은 절연막(118) 및 스페이서 절연막(120)에 의해 절연물질이 두꺼운 폭(W)으로 형성된다. 이와 같이, 도전층(114) 및 배리어 금속층(112)은 스페이서 절연막(120) 및 절연막(118)에 의해 두꺼운 폭으로 형성됨으로써 비트라인과 게이트 사이에 기생 캐패시턴스를 용이하게 감소시킬 수 있다. 또한, 절연막(118)은 하드마스크층(116)의 측벽으로부터 돌출되어 형성되지 않기 때문에 후속 공정에서 형성되는 구조물의 공정 마진을 감소시키지 않는다.
상술한 바와 같은 본 발명은 도전층 측벽에 절연막을 형성함으로써 게이트와 비트라인의 사이의 캐패시턴스를 감소시켜 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다. 아울러 절연막은 하드마스크층 측벽으로 돌출되어 형성되지 않고 하드마스크층의 측벽과 일직선상에 형성되므로 후속 공정에서 형성되는 구조물의 공간 마진을 감소시키지 않는다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (11)

  1. 반도체 기판 상에 구비되는 도전층;
    상기 도전층 상부에 구비되며 상기 도전층보다 큰 폭을 갖는 하드마스크층; 및
    상기 도전층 측벽에 구비되며, 상기 하드마스크층 측벽과 일직선 상에 구비되는 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 하드마스크층의 폭은
    상기 도전층의 폭 및 상기 절연막의 폭의 합과 동일한 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 도전층 측벽은 상기 반도체 기판에 대하여 수직한 프로파일을 갖는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 도전층 하부에 구비되는 배리어 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 도전층 하부에 구비되는 폴리실리콘을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 반도체 기판 상부, 상기 절연막 측벽, 상기 하드마스크층 상부에 구비되는 스페이서 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판 상에 도전층을 형성하는 단계;
    상기 도전층 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층의 폭보다 작은 폭을 갖도록 상기 도전층을 식각하는 단계; 및
    상기 하드마스크층의 측벽과 일직선이 되도록 상기 도전층 측벽에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 7에 있어서,
    상기 도전층을 형성하는 단계 이전
    상기 반도체 기판 상에 폴리실리콘을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 8에 있어서,
    상기 폴리실리콘을 형성하는 단계 이후
    상기 폴리실리콘 상부에 배리어 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 7에 있어서,
    상기 도전층을 식각하는 단계 이후
    상기 도전층의 표면은 상기 반도체 기판에 대하여 수직한 프로파일을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 7에 있어서,
    상기 절연막을 형성하는 단계 이후
    상기 하드마스크층을 포함하는 반도체 기판 상에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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