KR20120013576A - 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터 - Google Patents

씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터 Download PDF

Info

Publication number
KR20120013576A
KR20120013576A KR1020100075624A KR20100075624A KR20120013576A KR 20120013576 A KR20120013576 A KR 20120013576A KR 1020100075624 A KR1020100075624 A KR 1020100075624A KR 20100075624 A KR20100075624 A KR 20100075624A KR 20120013576 A KR20120013576 A KR 20120013576A
Authority
KR
South Korea
Prior art keywords
base
contact
collector
silicide
region
Prior art date
Application number
KR1020100075624A
Other languages
English (en)
Other versions
KR101174764B1 (ko
Inventor
엘카레 바디
이규옥
이상용
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020100075624A priority Critical patent/KR101174764B1/ko
Priority to US12/916,311 priority patent/US20120032303A1/en
Publication of KR20120013576A publication Critical patent/KR20120013576A/ko
Application granted granted Critical
Publication of KR101174764B1 publication Critical patent/KR101174764B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs

Landscapes

  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 기술에 있어서, 특히 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터에 관한 것으로, 에미터 영역, 베이스 영역 및 콜렉터 영역을 포함하고, 상기 베이스 영역의 제1콘택과 상기 콜렉터 영역의 제2콘택을 포함하고, 상기 제2콘택과 상기 콜렉터 영역 간을 연결하는 웰 플러그를 포함하는 반도체 기판과, 상기 제1콘택 상부에 형성되는 제1 실리사이드막과, 상기 제2콘택 상부에 형성되는 제2 실리사이드막과, 상기 에미터 영역 상부에 형성되면서 상기 에미터 영역 보다 작은 치수(dimension)을 갖는 제3 실리사이드막과, 상기 제1 및 2 실리사이드막들 사이의 상기 반도체 기판 상부에 형성되는 제1 실리사이드 방지막과, 상기 제1 및 3 실리사이드막들 사이의 상기 반도체 기판 상부에 형성되는 제2 실리사이드 방지막을 포함하는 것이 특징인 발명이다.

Description

씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터 {bipolar junction transistor based on CMOS technology}
본 발명은 반도체 기술에 관한 것으로, 특히 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터에 관한 것이다.
씨모스(CMOS) 소자 제조 기술은 끊임없이 발전을 하여 높은 집적도, 높은 동작 성능 및 저비용이 가능해 졌으며, 이에 따라 씨모스 소자가 여러 회로 응용 분야 특히, 고주파 회로 등에 널이 사용되고 있다.
그런데, 씨모스 소자는 그 동작 특성이 우수하지만 고주파 회로를 구성하는 소자 특히, 저잡음증폭기(LNA), 전압 제어 오실레이터(VCO) 등에서 요구되는 특성을 충분히 만족시키지 못하고 있다.
이에 모스 트랜지스터(MOS Transistor)에 비해 낮은 노이즈를 가지며, 넓은 범위의 선형 이득을 나타내고, 주파수 응답 특성 및 전류 구동 능력이 우수한 바이폴라 접합 트랜지스터(bipolar junction transistor)가 특별한 회로 기능을 수행하기 위해 씨모스 소자와 함께 동일 칩 상에 제조되고 있다. 이때, 고성능의 바이폴라 접합 트랜지스터는 고주파 회로를 위해 사용되고, 씨모스 소자는 논리 회로를 위해 사용된다.
바이폴라 접합 트랜지스터는 에미터, 베이스 및 콜렉터라 불리는 세 단자로 이루어진 소자로서, 반도체 기판에 제조될 때 다수 일련의 마스크 공정 및 이온 주입 공정을 필요로 한다. 그는 에미터, 베이스 및 콜렉터가 반도체 기판 내에서 수직적으로 서로 다른 깊이로 형성되어야 하기 때문이다.
따라서, 바이폴라 접합 트랜지스터의 특성을 확보하면서 바이폴라 접합 트랜지스터를 표준 씨모스 제조공정에 적용하여, 바이폴라 접합 트랜지스터와 씨모스 소자를 동시에 형성하는 바이씨모스(BiCMOS) 기술이 제시되고 있다.
도 1은 종래 기술에 따른 CMOS 기술에 적용되는 바이폴라 구조를 나타낸 평면도와, A-A'의 단면을 나타낸 단면도이다. 도 1에서 알파벳 E는 에미터, B는 베이스, C는 콜렉터를 정의한 것이다.
도 1의 구조는 P형 웨이퍼에 구성되는 NPN형 트랜지스터를 도시한 것이다. 한편, PNP형 트랜지스터는 도 1과 유사하게 형성될 수 있으며, 극성들과 이온 주입 프로파일을 적절히 변경 선택하여 구현될 수 있다.
도 1을 참조하면, 에미터와 베이스와 콜렉터를 구성하기 위한 도핑영역들이 활성영역에 다수 구비되며, 그 활성영역과 주변영역을 정의하기 위한 소자격리막(STI)(5)이 외곽에 구비된다. 특히, 종래 구조에서는 에미터 영역(6)과 베이스 영역(3)의 베이스 콘택(8) 사이에 소자격리막(STI)(5)이 구비되며, 또한 그 베이스 콘택(8)과 웰 플러그(4) 내의 콜렉터 콘택(7) 사이에도 소자격리막(STI)(5)가 구비된다.
콜렉터(C)는 콜렉터 콘택(7), 그 콜렉터 콘택(7)이 형성되는 웰 플러그(4), 그리고 콜렉터 영역(2)으로 구성된다. 여기서, 콜렉터 영역(2)은 깊은 웰에 해당하는 것이며, 웰 플러그(4)는 콜렉터 영역(2)에서 콜렉터 콘택(7)까지 연결하기 위한 구성이다. 콜렉터 콘택(7), 그 콜렉터 콘택(7)이 형성되는 웰 플러그(4), 그리고 콜렉터 영역(2)은 모두 동일한 도전형으로 형성된다.
베이스(B)는 베이스 콘택(8)과 베이스 영역(3)으로 구성된다. 여기서, 베이스 영역(2)은 일종의 웰에 해당하는 것이며, 그 베이스 영역(2) 내에 베이스 콘택(8)이 형성된다.
에미터(E)를 구성하는 에미터 영역(6)은 베이스 영역(2) 내에 형성된다.
특히, 전술된 에미터 영역(6), 베이스 콘택(8) 및 콜렉터 콘택(7)은 이온 주입에 의해 형성되는 도핑 영역에 해당하는 것으로, 에미터 영역(6)과 베이스 콘택(8)과 콜렉터 콘택(7)의 각 상부에는 실리사이드막들(9,10,11)이 구비되며, 특히 그 실리사이드막들(9,10,11)은 에미터 영역(6)과 베이스 콘택(8)과 콜렉터 콘택(7)의 각 상부를 완전히 덮는 식으로 형성된다.
그리고, 실리사이드막들(9,10,11)에 연결되는 금속전극들(12,13,14)을 포함하는 상부 절연막을 구비한다. 금속전극들(12,13,14)은 에미터 영역(6) 상부의 제1 실리사이드막(9)과 연결되는 에미터 전극(12), 베이스 콘택(8) 상부의 제2 실리사이드막(11)과 연결되는 베이스 전극(13), 그리고 콜렉터 콘택(7) 상부의 제3 실리사이드막(10)과 연결되는 콜렉터 전극(14)으로 구성된다.
상기한 종래 구조에서 순방향 액티브 모드(Forward-active mode)일 때, 베이스-에미터 접합은 VBE 의 순방향 전압이 바이어스되고, 콜렉터-베이스 접합은 VCB 의 역방향 전압이 바이어스된다. 베이스에 주입된 대부분의 전자들(electrons)은 Wb로 정의되는 베이스 폭을 통과하여 콜렉터에 도달한다. 콜렉터에 도달한 전자들은 콜렉터 전류 IC를 구성한다.
이와 동시에 정공(Holes)은 에미터로 주입되어 에미터의 전자와 재결합되거나 에미터 상부의 제1 실리사이드막(9) 표면에서 기판의 전자와 재결합된다. 주입된 정공은 본질적으로 베이스 전류 IB를 구성하는데, 콜렉터 전류와 베이스 전류 간의 비율 IC/IB이 전류 이득(β)이다.
그 전류 이득은 콜렉터 전류에 비례하여 증가하며, 베이스 전류에 반비례하여 증가한다. 즉, 콜렉터 전류가 증가하면 전류 이득도 증가하고, 베이스 전류가 감소하면 전류 이득이 증가한다.
다음의 수학식 1은 콜렉터 전류 IC를 나타낸 것이고, 수학식 2는 베이스 전류 IB를 나타낸 것이다.
[수학식 1]
Figure pat00001
[수학식 2]
Figure pat00002
AE = 에미터 영역 면적(emitter area)
Figure pat00003
= 베이스에서 전자 확산계수의 가중 평균(weighted average of electron diffusivity in the base)
Figure pat00004
= 에미터에서 정공 확산계수의 가중 평균(weighted average of holes diffusivity in the emitter)
Figure pat00005
= 진성-캐리어 농도의 가중 평균(weighted average of intrinsic-carrier concentration)
NA = 베이스 도핑 농도(position dependent ion concentration in the base)
ND = 에미터 도핑 농도(position dependent ion concentration in the emitter)
VBE = 베이스-에미터 순방향 전압(base-emitter forward voltage)
k = 볼츠만 상수(Boltzmann constant)
T = 절대온도(absolute temperature)
상기 수학식 1의 분모에 해당하는 적분식에서 "0"은 에미터-베이스 접합에서 베이스의 디플리션 경계(depletion boundary)가 선택된 것이고, "Wb"는 콜렉터-베이스 접합에서 베이스의 디플리션 경계(depletion boundary)가 선택된 것이다. 따라서, 수학식 1의 적분식의 선택 범위는 에미터-베이스 접합의 베이스의 디플리션 경계(depletion boundary)에서부터 콜렉터-베이스 접합에서 베이스의 디플리션 경계(depletion boundary)까지에 해당한다. 따라서, "Wb"는 베이스 폭 즉, 콜렉터 영역(2)과 에미터 영역(6) 간의 거리에 의해 결정된다. 상기 수학식 2의 분모에 해당하는 적분식의 선택 범위인 "0" ~"XE"도 수학식 1과 유사하게 적용할 수 있다.
콜렉터 전류는 수학식 1에 나타낸 바와 같이 여러 파라미터들에 의해 결정되는데, 특히 그 파라미터들 중에서 굼멜 수(Gummel number)는 Wb에 의해 결정된다. 특히 굼멜 수가 크면 클수록 콜렉터 전류가 줄어드는데, 굼멜 수는 Wb이 크면 클수록 큰 값이 된다.
결국, 콜렉터 전류가 증가되는 경우는, Wb가 줄어드는 경우일 수 있으며, 그밖에도 베이스의 이온 농도 즉, 붕소(boron) 농도가 감소하는 경우일 수 있다.
베이스 전류도 여러 파라미터들에 의해 결정되며, 특히 XE로 정의되는 에미터-베이스 야금학적 접합(emitter-base metallurgical junction)과 에미터-에미터 상부의 실리사이드막 표면 간의 거리에 의해 결정된다. XE가 크면 클수록 베이스 전류는 줄어든다.
정리하면, 콜렉터 전류와 베이스 전류 간의 비율인 전류 이득(β)은 콜렉터 전류가 증가하면 증가하고, 베이스 전류가 증가하면 감소한다.
그러나 종래 기술에서 다수 NPN 또는 PNP 구조가 CMOS 기술분야에 이용되고는 있지만, 그들 구조의 전류 이득(β)은 대개 낮다는 것이 일반적이다.
더군다나 그들 두 구조는 밴드갭 기준 회로(Band-gap reference circuit)에 적합하지 않았다. 이는 밴드갭 기준 회로와 같은 특별한 응용분야에서는 이득(β)이 100을 초과하는 바이폴라 구조가 요구되는데, 종래 NPN 또는 PNP 구조는 이득이 낮다는 것이다.
특히, 종래의 바이폴라 구조는 효율적인 밴드갭 기준 회로를 위해 요구되는 이득(β)보다 낮다는 한계가 있을 뿐만 아니라 CMOS 기술분야에서 요구하는 베이스와 에미터의 프로파일도 만족시켜야 하는 실정이다.
결국, CMOS 기술분야에서 요구하는 베이스와 에미터의 프로파일에 대한 변경없이 콜렉터 전류와 베이스 전류 간의 비율인 전류 이득(β)을 높일 수 있는 방안이 요구되고 있는 실정이다.
한편, 종래 기술의 바이폴라 구조에서 하나 더 요구되는 사항은 높은 베이스 저항이다. 베이스에 인가된 정공 전류는 저항이 높고 두꺼운 소자격리막 하부를 통해 흐른다. 그 베이스 전류는 VBE 의 순방향 전압을 증가시켜 종래 바이폴라 구조에 영향을 준다. 따라서 그러한 베이스 전류에 대한 저항을 줄이기 위한 방안도 요구되고 있는 실정이다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 베이스와 에미터의 프로파일에 대한 변경없이 베이스 전류를 줄임으로써 콜렉터 전류와 베이스 전류 간의 비율인 전류 이득(β)을 증가시키고, 에미터와 베이스 사이의 소자격리막(STI)을 제거함으로써 베이스 전류에 대한 저항을 줄일 수 있는 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터의 특징은, 에미터 영역, 베이스 영역 및 콜렉터 영역을 포함하고, 상기 베이스 영역의 제1콘택과 상기 콜렉터 영역의 제2콘택을 포함하고, 상기 제2콘택과 상기 콜렉터 영역 간을 연결하는 웰 플러그를 포함하는 반도체 기판; 상기 제1콘택 상부에 형성되는 제1 실리사이드막; 상기 제2콘택 상부에 형성되는 제2 실리사이드막; 상기 에미터 영역 상부에 형성되며, 상기 에미터 영역 보다 작은 치수(dimension)을 갖는 제3 실리사이드막; 상기 제1 및 2 실리사이드막들 사이의 상기 반도체 기판 상부에 형성되는 제1 실리사이드 방지막; 그리고 상기 제2 및 3 실리사이드막들 사이의 상기 반도체 기판 상부에 형성되는 제2 실리사이드 방지막을 포함하여 구성되는 것이다.
본 발명에 따르면, 베이스와 에미터의 프로파일에 대한 변경이 요구되지 않으면서도 베이스 전류를 줄일 수 있으므로, 콜렉터 전류와 베이스 전류 간의 비율인 전류 이득(β)을 증가시킬 수 있을 뿐만 아니라 CMOS 기술분야의 요구도 만족시키고 밴드갭 기준 회로에 적합한 바이폴라 구조를 제공해 줄 수 있다.
또한, 에미터와 베이스 사이의 소자격리막(STI)를 제거하여 베이스 전류에 대한 저항을 줄임으로써 베이스에서의 전압 강하 현상을 줄일 수 있다.
도 1은 종래 기술에 따른 CMOS 기술에 적용되는 바이폴라 구조를 나타낸 평면도와, A-A'의 단면을 나타낸 단면도.
도 2는 본 발명에 따른 CMOS 기술에 적용되는 바이폴라 구조를 나타낸 평면도와, B-B'의 단면을 나타낸 단면도.
도 3은 본 발명에 따른 바이폴로 구조를 포함하여 바이폴라 구조에서의 전류 이득을 비교한 그래프.
도 4는 베이스-에미터 순방향 전압(VBE)의 변화에 따른 베이스 전류(IB)의 변화를 소자격리막(STI)의 사용 여부에 따라 비교한 그래프.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터의 바람직한 실시 예를 자세히 설명한다.
도 2는 본 발명에 CMOS 기술에 적용되는 바이폴라 구조를 나타낸 평면도와, B-B'의 단면을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에서는 에미터와 베이스와 콜렉터를 구성하기 위한 도핑영역들이 활성영역에 다수 구비된다.
콜렉터(C)는 콜렉터 콘택(70), 그 콜렉터 콘택(70)이 형성되는 웰 플러그(40), 그리고 콜렉터 영역(20)으로 구성된다. 여기서, 콜렉터 영역(20)은 깊은 웰에 해당하는 것이며, 웰 플러그(40)는 콜렉터 영역(20)에서 콜렉터 콘택(70)까지 연결하기 위한 구성이다. 콜렉터 콘택(70)은 웰 플러그(40) 내에 형성된다.
베이스(B)는 베이스 콘택(80)과 베이스 영역(30)으로 구성된다. 여기서, 베이스 영역(20)은 일종의 웰에 해당하는 것이며, 그 베이스 영역(20) 내에 베이스 콘택(80)이 형성된다.
에미터(E)를 구성하는 에미터 영역(60)은 베이스 영역(20) 내에 형성된다.
상기에서 에미터 영역(60)은 콜렉터 영역(20)과 동일한 도전형으로 형성되며, 베이스 영역(30)은 그들과 다른 도전형으로 형성된다.
본 발명의 핵심은 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70)의 각 상부에 구비되는 실리사이드막들(90,100,110)은 하부의 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70) 보다 작은 치수(dimension)을 갖는다. 다른 예로써, 본 발명에서는 에미터 영역(60) 상부에 구비되는 실리사이드막(90)만 그 에미터 영역(60) 보다 작은 치수(dimension)를 갖도록 할 수도 있다.
실리사이드막(90,100,110)은 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70)의 전 영역에 걸쳐 그들의 상부에 형성되는 것이 아니다. 그에 따라 XE로 정의되는 에미터-베이스 야금학적 접합과 에미터-에미터 상부의 실리사이드막(90) 표면 간의 거리를 보다 증가시킨다. 이에 부가하여 에미터와 베이스와 콜렉터 간의 블록킹(blocking)을 위한 실리사이드 방지막(silicide blocking layer)(150)을 구비한다. 그 실리사이드 방지막(150)은 실리사이드막들(90,100,110) 사이이면서 반도체 기판(substrate) 상부와 부분적으로 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70) 상부에 구비되는데 즉, 실리사이드 방지막(150)은 반도체 기판(substrate)의 상부 중에서 에미터와 베이스 사이, 그리고 베이스와 콜렉터 사이에 구비되며, 그 실리사이드 방지막(150)은 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70) 상부와도 각각 부분적으로 중첩된다.
본 발명에서는 XE를 증가한 구조를 형성하여 베이스 전류를 줄인다. 결국, 베이스 전류가 줄어들어 콜렉터 전류와 베이스 전류 간의 비율인 전류 이득(β)이 증가시킨다.
또한 본 발명에서는 에미터 영역(60)과 베이스 영역(30)의 베이스 콘택(80) 사이에 소자격리막(STI)이 요구되지 않으며, 또한 그 베이스 콘택(80)과 웰 플러그(40) 내의 콜렉터 콘택(70) 사이에도 소자격리막(STI)이 요구되지 않는다.
그에 따라, 베이스 전극(130)과 베이스 콘택(80)을 통해 인가되는 베이스 전류에 대한 저항을 줄일 수 있다.
이하에서 본 발명에 대한 바이폴라 구조에 대해 보다 상세히 설명하면, 설명되는 제1 도전형은 N형이고 제2 도전형은 P형일 수 있다. 물론, 제1 도전형이 P형이고 제2 도전형이 N형일 수도 있다.
반도체 기판(substrate)은 제1 도전형의 깊은 웰(Deep N-well)로 구성되는 콜렉터 영역(20)과, 제1 도전형의 웰 플러그(40)와, 제2 도전형 웰로 구성되는 베이스 영역(30)과, 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70)을 포함한다. 여기서, 에미터 영역(60)은 제1 도핑영역으로, 콜렉터 콘택(70)은 제2 도핑영역으로, 베이스 콘택(80)은 제3 도핑영역으로 정의될 수 있으며, 그들 도핑영역들은 기판 내에서 서로 이격되게 형성된다.
에미터 영역(60)과 베이스 콘택(80)은 제1 도전형이며, 콜렉터 콘택(70)은 제2 도전형일 수 있다.
반도체 기판(substrate)의 상부에는 실리사이드막들(90,100,110)과 실리사이드 방지막 (150)이 구비된다. 실리사이드 방지막 (150)은 절연막의 증착 후에 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70)의 위치에서 일부를 패턴닝한 절연막 패턴로 구성되며, 그 절연막 패턴의 사이에 실리사이드막들(90,100,110)이 개재되는 구조를 갖는다.
여기서, 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70)은 CMOS 기술분야에서 요구하는 베이스와 에미터와 콜렉터의 프로파일을 만족하는 치수로 형성되는 것이 바람직하다.
설명이 용이하도록 실리사이드막들(90,100,110)을 에미터 영역(60) 상부에 형성되는 에미터용 실리사이드막(90)과 베이스 콘택(80) 상부에 형성되는 베이스용 실리사이드막(110)과 콜렉터 콘택(70) 상부에 형성되는 콜렉터용 실리사이드막(100)으로 정의할 때, 에미터 영역(60) 상부에는 에미터 영역(60)보다 작은 치수(dimension)를 갖는 에미터용 실리사이드막(90)을 구비하고, 베이스 콘택(80) 상부에는 베이스 콘택(80)보다 작은 치수를 갖는 베이스용 실리사이드막(110)를 구비하고, 콜렉터 콘택(70) 상부에는 콜렉터 콘택(70)보다 작은 치수를 갖는 콜렉터용 실리사이드막(100)을 구비한다.
이와 같이, 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70) 상부에 그들보다 작은 치수(dimension)를 갖는 실리사이드막들(90,100,110)을 구비함에 따라, 전술된 XE를 증가시킨다.
본 발명에서는 에미터 영역(60) 상부에 구비되는 실리사이드막(90)만 그 에미터 영역(60) 보다 작은 치수(dimension)를 갖도록 하는 것이 바람직하다.
실리사이드 방지막(150)은 실리사이드막들(90,100,110)과 동일 층상에 구비되는 것으로, 실리사이드막들(90,100,110)들의 형성 영역을 제외한 반도체 기판(substrate) 상부에 형성된다. 즉, 실리사이드 방지막(150)은 실리사이드막들(90,100,110) 사이이면서 반도체 기판(substrate) 상부와 부분적으로 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70) 상부에 각각 구비된다.
또한 본 발명에 따른 반도체 소자는 실리사이드 방지막(150)과 실리사이드막들(90,100,110) 상부에 금속전극들(120,130,140)을 포함하는 상부 절연막(160)을 구비한다. 상세하게, 금속전극들(120,130,140)은 에미터 전극(120), 베이스 전극(130) 그리고 콜렉터 전극(140)으로 구성된다. 에미터 전극(120)은 에미터용 실리사이드막(90)에 연결되고, 베이스 전극(130)은 베이스용 실리사이드막(110)에 연결되고, 콜렉터 전극(140)은 콜렉터용 실리사이드막(100)에 연결된다.
한편, 상기한 본 발명에 따른 구조에서는 콜렉터 전극(140)부터 콜렉터용 실리사이드막(100)과 콜렉터 콘택(70)과 제1 도전형의 웰 플러그(40)를 경유하여 제1 도전형의 콜렉터 영역(20)까지 콜렉터 경로를 형성한다. 즉, 콜렉터 경로(collector path)는 콜렉터 전극(140), 콜렉터용 실리사이드막(100), 제1 도전형의 웰 플러그(40), 그리고 제1 도전형의 콜렉터 영역(20)으로 구성된다. 이는 제1 도전형의 콜렉터 영역(20)이 콜렉터를 위한 웰이고, 콜렉터 콘택(70)을 포함하는 웰 플러그(40)는 콜렉터 콘택(70)에서 콜렉터 영역(20)까지 연결하기 위한 웰임을 정의하는 것이다. 그리고, 제2 도전형의 웰에 해당하는 베이스 영역(30)은 에미터 영역(60)과 베이스 콘택(80)을 포함하며, 예로써 베이스 영역(30)은 NPN 접합의 베이스로 동작한다. 즉, 베이스 전극(130)으로부터 베이스용 실리사이드막(110)과 베이스 콘택(80)을 경유하여 베이스 영역(30)까지 베이스 경로를 형성한다.
본 발명에서 소자격리막(50)은, 단지 활성영역을 정의하기 위해, 콜렉터 콘택(70) 외곽의 반도체 기판(substrate) 내에 구비된다.
그리고, 본 발명의 소자 구조를 도 1과 같은 평면 상에서 해석하면, 중심에 에미터를 위한 에미터 영역(60), 에미터 영역(60)의 외곽에 베이스를 위한 베이스 콘택(80), 그리고 베이스 콘택(80)의 외곽에 콜렉터를 위한 콜렉터 콘택(70)을 구비한다. 그리고, 그들 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70) 상부에 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70)에 비해 좁은 프로파일을 갖는 실리사이드막들(90,100,110)을 각각 구비한다.
본 발명에 따른 도 2는 제2 도전형 반도체 기판(substrate) 상에 구현되는 NPN형 트랜지스터를 나타낸 것이다. 물론 도전형이 바뀌는 경우는 PNP형 트랜지스터를 나타낸 것이다. 즉, PNP형 구조는 도 2에 도시된 NPN형 구조로부터 극성을 달리하고 또한 주입될 불순물을 적절히 선택함으로써 의해 용이하게 구현될 수 있다.
도 2가 P형 반도체 기판 상에 구성되는 NPN형 트랜지스터를 나타냄에 따라, 제1 도전형의 깊은 웰에 해당하는 콜렉터 영역(20)은 NPN 접합의 콜렉터로 동작하며, CMOS 소자에서는 N형 매립층(NBL)으로 쓰인다.
전술된 바와 같이 제2 도전형의 베이스 영역(30)은 NPN 접합의 베이스로 동작하며, CMOS에서는 NMOS 바디(body)를 형성하거나 드레인 확장 PMOS(drain-extended PMOS)에서는 드레인의 확장영역을 형성한다.
콜렉터 영역(20)과 베이스 영역(30)은 CMOS 성능의 저하 없이 최소 베이스 폭(Wb)과 최소 굼멜 수(Gummel number)로 최적화된다.
제1 도전형의 웰 플러그(40)는 콜렉터 콘택(70)에서 콜렉터 영역(20)까지 연결하는 역할을 하며, CMOS에서 PMOS 바디(body) 역할을 하거나 드레인 확장 PMOS(drain-extended PMOS)에서는 드레인의 확장영역 역할을 한다.
한편, 에미터 영역(60)과 콜렉터 콘택(70)은 NMOS 소스/드레인에 해당하는 것이고, 베이스 콘택(80)은 PMOS 소스/드레인에 해당한다.
상기와 같이 본 발명에서는 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70) 사이에서 소자격리막을 제거하고, 에미터 영역(60), 베이스 콘택(80) 및 콜렉터 콘택(70) 각 상부에 형성되는 실리사이드막(90,100,110)의 치수를 작게 구성한다. 이러한 본 발명의 구조는 동일 칩 상에 씨모스 소자를 형성하는 공정과 동일하게 적용하여 형성될 수 있다.
이와 같이 본 발명에서는 간단한 공정을 통해 에미터 영역(60)에서 상부의 실리사이드막(90)을 그 에미터 영역(60)에 비해 작은 치수로 형성함으로써, 비용 추가 없이도 도 2에서와 같이 정공 경로(XE)를 증가시켜 베이스 전류를 줄인다.
도 3은 본 발명에 따른 바이폴로 구조를 포함하여 바이폴라 구조에서의 전류 이득을 비교한 그래프로써, 본 발명에 따른 바이폴라 구조(New)의 경우에 기존 구조(Old)에 비해 전류 이득(β)의 현저한 개선 효과를 보인다. 또한 그 전류 이득이 100을 초과하는 조건을 만족시키기 때문에, 밴드갭 기준 회로와 같은 특별한 응용분야의 요구를 충족시켜준다.
도 4는 베이스-에미터 순방향 전압(VBE)의 변화에 따른 베이스 전류(IB)의 변화를 소자격리막(STI)의 사용 여부에 따라 비교한 그래프로써, 본 발명의 구조에서는 소자격리막(STI)을 사용하지 않음에도 불구하고 기존에 소자격리막(STI)을 사용하는 경우에 비해, 베이스 전류에 대한 저항을 줄임으로써 베이스에서의 전압 강하를 줄여주는 효과가 있다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
20 : 콜렉터 영역 30 : 베이스 영역
40 : 웰 플러그 50 : 소자격리막
60 : 에미터 영역
70 : 콜렉터 콘택
80 : 베이스 콘택
90,100,110 : 실리사이드막 120,130,140 : 금속전극
150 : 실리사이드 방지막(silicide blocking layer)
160 : 상부 절연막

Claims (7)

  1. 에미터 영역, 베이스 영역 및 콜렉터 영역을 포함하고, 상기 베이스 영역의 제1콘택과 상기 콜렉터 영역의 제2콘택을 포함하고, 상기 제2콘택과 상기 콜렉터 영역 간을 연결하는 웰 플러그를 포함하는 반도체 기판;
    상기 제1콘택 상부에 형성되는 제1 실리사이드막;
    상기 제2콘택 상부에 형성되는 제2 실리사이드막;
    상기 에미터 영역 상부에 형성되며, 상기 에미터 영역 보다 작은 치수(dimension)을 갖는 제3 실리사이드막;
    상기 제1 및 2 실리사이드막들 사이의 상기 반도체 기판 상부에 형성되는 제1 실리사이드 방지막; 그리고
    상기 제1 및 3 실리사이드막들 사이의 상기 반도체 기판 상부에 형성되는 제2 실리사이드 방지막을 포함하는 것을 특징으로 하는 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터.
  2. 제 1 항에 있어서, 상기 제1 내지 3 실리사이드막들과 상기 제1 및 2 실리사이드 방지막들 상부에 형성되며, 상기 제1 내지 3 실리사이드막들에 각각 연결되는 에미터 전극, 베이스 전극 및 콜렉터 전극을 포함하는 상부 절연막을 더 구비하는 것을 특징으로 하는 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제1 실리사이드막은 상기 제1콘택 보다 작은 치수를 갖고,
    상기 제2 실리사이드막은 상기 제2콘택 보다 작은 치수를 갖는 것을 특징으로 하는 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터.
  4. 제 1 항에 있어서, 상기 에미터 영역과 상기 제2콘택은 제1 도전형이고, 상기 제1콘택은 제2 도전형인 것을 특징으로 하는 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터.
  5. 제 4 항에 있어서, 상기 제1 도전형은 N형이고 상기 제2 도전형은 P형인 것을 특징으로 하는 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제1콘택은 상기 베이스 영역 내에 구비되고,
    상기 제2콘택은 상기 웰 플러그 내에 구비되는 것을 특징으로 하는 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터.
  7. 제 1 항에 있어서, 상기 제2 실리사이드 방지막은,
    상기 제2 및 3 실리사이드막들 사이이면서 상기 반도체 기판 상부와 부분적으로 상기 에미터 영역의 상부에 구비되는 것을 특징으로 하는 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터.
KR1020100075624A 2010-08-05 2010-08-05 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터 KR101174764B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100075624A KR101174764B1 (ko) 2010-08-05 2010-08-05 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터
US12/916,311 US20120032303A1 (en) 2010-08-05 2010-10-29 Bipolar Junction Transistor Based on CMOS Technology

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100075624A KR101174764B1 (ko) 2010-08-05 2010-08-05 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터

Publications (2)

Publication Number Publication Date
KR20120013576A true KR20120013576A (ko) 2012-02-15
KR101174764B1 KR101174764B1 (ko) 2012-08-17

Family

ID=45555524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100075624A KR101174764B1 (ko) 2010-08-05 2010-08-05 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터

Country Status (2)

Country Link
US (1) US20120032303A1 (ko)
KR (1) KR101174764B1 (ko)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US8644049B2 (en) 2010-08-20 2014-02-04 Shine C. Chung Circuit and system of using polysilicon diode as program selector for one-time programmable devices
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US9076513B2 (en) 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
TWI478168B (zh) 2010-12-08 2015-03-21 Chien Shine Chung 反熔絲記憶體及電子系統
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US8492794B2 (en) 2011-03-15 2013-07-23 International Business Machines Corporation Vertical polysilicon-germanium heterojunction bipolar transistor
US8441084B2 (en) * 2011-03-15 2013-05-14 International Business Machines Corporation Horizontal polysilicon-germanium heterojunction bipolar transistor
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US8912576B2 (en) * 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US9035426B2 (en) 2011-12-28 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like BJT
US8861249B2 (en) 2012-02-06 2014-10-14 Shine C. Chung Circuit and system of a low density one-time programmable memory
US8917533B2 (en) 2012-02-06 2014-12-23 Shine C. Chung Circuit and system for testing a one-time programmable (OTP) memory
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
US8853826B2 (en) 2012-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for bipolar junction transistors and resistors
US8610241B1 (en) * 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
US9455338B1 (en) * 2012-12-14 2016-09-27 Altera Corporation Methods for fabricating PNP bipolar junction transistors
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
US9496250B2 (en) * 2014-12-08 2016-11-15 Globalfoundries Inc. Tunable scaling of current gain in bipolar junction transistors
CN105810727B (zh) * 2014-12-30 2019-01-22 展讯通信（上海）有限公司 一种双极型晶体管
CN106486535A (zh) 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法
KR102475447B1 (ko) * 2016-04-26 2022-12-08 주식회사 디비하이텍 바이폴라 접합 트랜지스터 및 이의 제조 방법
TWI560873B (en) * 2016-05-04 2016-12-01 Macronix Int Co Ltd Bipolar junction transistor
US20170373174A1 (en) * 2016-06-25 2017-12-28 Texas Instruments Incorporated Radiation enhanced bipolar transistor
EP3324442A1 (en) * 2016-11-21 2018-05-23 Nexperia B.V. Vertical bipolar transistor with integrated collector resistor
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US10236367B2 (en) * 2017-07-06 2019-03-19 Globalfoundries Inc. Bipolar semiconductor device with silicon alloy region in silicon well and method for making
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614755A (en) * 1993-04-30 1997-03-25 Texas Instruments Incorporated High voltage Shottky diode
JP2005005446A (ja) * 2003-06-11 2005-01-06 Renesas Technology Corp 半導体装置およびその製造方法
KR101118652B1 (ko) * 2004-12-17 2012-03-07 삼성전자주식회사 씨모스 공정과 통합될 수 있는 높은 이득을 갖는 바이폴라접합 트랜지스터 및 그 형성 방법
US20060202306A1 (en) * 2005-03-11 2006-09-14 Moshe Agam Bipolar junction transistor with high beta
US8648419B2 (en) * 2010-01-20 2014-02-11 Freescale Semiconductor, Inc. ESD protection device and method

Also Published As

Publication number Publication date
KR101174764B1 (ko) 2012-08-17
US20120032303A1 (en) 2012-02-09

Similar Documents

Publication Publication Date Title
KR101174764B1 (ko) 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터
KR101062590B1 (ko) 바이폴라 접합 트랜지스터 및 그 형성 방법
US8115280B2 (en) Four-terminal gate-controlled LVBJTs
US5717241A (en) Gate controlled lateral bipolar junction transistor
US7145206B2 (en) MOS field effect transistor with reduced parasitic substrate conduction
US7242071B1 (en) Semiconductor structure
US20070241421A1 (en) Semiconductor structure and method of manufacture
US20120007191A1 (en) Bipolar device compatible with cmos process technology
TWI542005B (zh) 積體電路裝置及其製造方法
US9190501B2 (en) Semiconductor devices including a lateral bipolar structure with high current gains
US7638385B2 (en) Method of forming a semiconductor device and structure therefor
KR100660078B1 (ko) 반도체 장치 및 그 제조 방법
JP3631464B2 (ja) 半導体装置
US8232157B2 (en) Semiconductor device and method of manufacturing the same
TWI474481B (zh) 高增益常數β雙極性接面電晶體及其製造方法
US6501152B1 (en) Advanced lateral PNP by implant negation
JP2000150527A (ja) ベ―スバラスト抵抗を使用するｌｐｎｐ
US11652142B2 (en) Lateral bipolar junction transistors having an emitter extension and a halo region
US8581339B2 (en) Structure of NPN-BJT for improving punch through between collector and emitter
KR101300214B1 (ko) 정합 특성이 개선된 쌍극성 접합 트랜지스터
CN105355594B (zh) 集成电路结构
KR20090023229A (ko) 반도체 장치
KR101044325B1 (ko) 표준 ｃｍｏｓ 공정을 이용한 바이씨모스 소자 및 그 제조방법
KR20230112730A (ko) 트랜지스터 디바이스
KR20010068223A (ko) 반도체소자

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20100805

PA0201 Request for examination
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120110

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20120802

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120810

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120813

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20150707

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20150707

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20160713

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20160713

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20170721

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20170721

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20180711

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20180711

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20190617

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20200622

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20210618

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20220615

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20230711

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20240613

Start annual number: 13

End annual number: 13