KR20120012389A - 필러를 포함하는 반도체 구조물 - Google Patents
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Abstract
반도체 구조물은 기판 및 기판 위에 배치된 금속층을 포함한다. 금속층은 제 2 전기 트레이스 및 제 2 전기 트레이스를 포함한다. 반도체 구조물은 제 1 전기 트레이스 상에 직접 배치되며 그와 전기적으로 접촉하는 도전성 필러 및 금속층과 도전성 필러 사이에 선택적으로 배치된 유전층을 포함한다. 유전층은 제 2 전기 트레이스를 도전성 필러로부터 전기적으로 절연한다.
Description
반도체 장치의 패키징은 반도체 장치에 대한 전기적 접속을 제공하는 것은 물론 열을 방출하기 위한 경로를 제공하기 위해 다양한 기술을 구현하게 하였다. 전기적 접속을 제공하기 위한 한 가지 공지 기술은 반도체 장치에 와이어를 선택적으로 본딩하는 것을 포함한다. '와이어 본딩(wire-bonding)'이라고 지칭되는 이러한 기술은 소정의 단점을 갖는다. 예컨대, 와이어 본드는 기생 인덕턴스를 증가시키며, 이는 특히 비교적 높은 주파수 동작에서 반도체 장치의 성능에 악영향을 미칠 수 있다. 게다가, 와이어 본드는 반도체 장치로부터 열을 효율적으로 방출시키지 못한다. 와이어 본딩의 이 및 다른 단점은 반도체 장치에 대한 전기 및 열 접속을 제공하는 대안적인 방법으로서 소위 필러를 구현하게 하였다.
도 1은 공지된 반도체 구조물(100)을 나타낸다. 반도체 구조물(100)은 기판(101)을 포함한다. 기판(101)은 GaAs이며, 공지 방법에 의해 그 안에 형성된 컬렉터 층(102)을 포함한다. 이종 접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor, HBT)를 제공하기 위해, 컬렉터 층(102) 위에 베이스 층(103)이 제공되며, 컬렉터 층(102) 위에 이미터 층(104)이 제공된다.
베이스 층(103) 및 컬렉터 층(102)에 대해 콘택(105)이 형성된다. 콘택(105) 및 이미터 층(104) 상에 제 1 금속층(106)이 제공된다. 제 1 금속층(106) 상에 제 2 금속층(107)이 제공된다. 제 1 금속층(106) 및 제 2 금속층(107)은 HBT로 그리고 HBT로부터 신호를 라우팅하는 데 사용된다. 제 2 금속층(107) 상에 제 3 금속층(108)이 제공된다. 제 3 금속층(108)은 필러(109)를 위에 배치하기 위한 평면을 제공한다. 필러(109)는 제 3 금속층(108)을 통한 열 방출 경로 및 전기 접지를 제공한다. 벤조사이클로부텐(Benzo-Cyclo-Butene; BCB) 또는 폴리이미드의 층(110)은 제 3 금속층(108) 아래에 제공되며, 제 3 금속층(108)이 위에 형성되는 평면을 제공한다.
각각의 연속하는 금속층은 최종 금속층의 '풋프린트(footprint)' 내에 맞춰져야 하므로, 각각의 연속하는 금속층의 피처 사이즈(feature size)는 이전 금속층의 피처 사이즈보다 작아야 한다. 예컨대, 제 2 금속층(107)은 제 1 금속층(106)보다 좁은 선폭을 갖는다. 그러나, 각각의 연속하는 금속층에서는 포토리소그라피 해상도가 감소한다. 이러한 포토리소그라피 해상도의 감소는 각각의 연속하는 금속층의 피처 사이즈의 전반적인 증가, 궁극적으로는 반도체 구조물의 다이의 사이즈의 증가를 초래한다. 더욱이, 이 반도체 구조물(100)에서는, 최상부 금속층(제 3 금속층(108))이 비교적 두껍지만, 필러(108) 아래에서의 신호 라우팅에는 사용되지 못한다. 따라서, 최상부 금속층의 전류 처리 능력은 반도체 구조물(100)에서 충분히 이용되지 못한다.
따라서, 적어도 전술한 공지의 반도체 상호접속 구조물의 단점을 극복하면서 최소 수의 금속층이 사용되는 것을 지원하는 반도체 구조물이 필요하다.
대표적인 실시예에서, 반도체 구조물은 기판 및 기판 위에 배치된 금속층을 포함한다. 금속층은 제 2 전기 트레이스 및 제 2 전기 트레이스를 포함한다. 반도체 구조물은 제 1 전기 트레이스 상에 직접 배치되고 그와 전기적으로 접촉하는 도전성 필러; 및 금속층과 도전성 필러 사이에 선택적으로 배치된 유전층을 포함한다. 유전층은 제 2 전기 트레이스를 도전성 필러로부터 전기적으로 절연한다.
다른 대표적인 실시예에서, 반도체 구조물은 기판 및 반도체 장치 위에 배치된 제 1 금속층을 포함한다. 제 1 금속층은 제 1 전기 신호 트레이스를 포함한다. 반도체 구조물은 제 1 금속층 위에 배치된 제 2 금속층을 포함한다. 제 2 금속층은 제 2 전기 신호 트레이스 및 전기 접지 트레이스를 포함한다. 반도체 구조물은 전기 접지 트레이스 상에 직접 배치되고 그와 전기적으로 접촉하는 도전성 필러; 및 제 1 금속층, 제 2 금속층 및 도전성 필러 사이에 선택적으로 배치된 유전층을 포함한다. 유전층은 제 2 전기 신호 트레이스를 도전성 필러로부터 전기적으로 절연한다.
본 발명은 첨부 도면과 더불어 검토할 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 피처는 반드시 축척에 따라 도시된 것은 아니다. 필요한 곳에서는 어디에서나, 동일한 참조 번호는 동일한 피처를 나타낸다.
도 1은 공지된 반도체 구조물의 단면도를 도시한다.
도 2a는 대표적인 실시예에 따른 반도체 구조물의 단면도를 도시한다.
도 2b는 대표적인 실시예에 따른 반도체 구조물의 단면도를 도시한다.
도 2c는 도 2b의 반도체 구조물의 반도체 장치의 간단한 개략도를 도시한다.
도 3은 필러의 배치 전의 도 2a의 반도체 구조물의 평면도를 도시한다.
도 4는 대표적인 실시예에 따른 반도체 구조물의 단면도를 도시한다.
도 5는 대표적인 실시예에 따른 반도체 구조물의 단면도를 도시한다.
도 1은 공지된 반도체 구조물의 단면도를 도시한다.
도 2a는 대표적인 실시예에 따른 반도체 구조물의 단면도를 도시한다.
도 2b는 대표적인 실시예에 따른 반도체 구조물의 단면도를 도시한다.
도 2c는 도 2b의 반도체 구조물의 반도체 장치의 간단한 개략도를 도시한다.
도 3은 필러의 배치 전의 도 2a의 반도체 구조물의 평면도를 도시한다.
도 4는 대표적인 실시예에 따른 반도체 구조물의 단면도를 도시한다.
도 5는 대표적인 실시예에 따른 반도체 구조물의 단면도를 도시한다.
아래의 상세한 설명에서는, 한정을 목적으로 하는 것이 아니라 설명을 목적으로, 본 발명의 충분한 이해를 위해, 구체적인 상세를 개시하는 대표적인 실시예가 설명된다. 실시예의 설명을 불명확하게 하지 않기 위해, 공지된 장치, 재료 및 제조 방법에 대한 설명은 생략될 수 있다. 그러나, 이 분야의 통상의 기술자의 이해 범위 내에 있는 그러한 장치, 재료 및 방법은 대표적인 실시예에 따라 사용될 수 있다.
도 2a는 대표적인 실시예에 따른 반도체 구조물(200)의 단면도를 나타낸다. 반도체 구조물(200)은 기판(201)을 포함하며, 이 기판은 그 위에 제조되는 능동 반도체 장치에 기초하여 선택될 수 있다. 소정 실시예에서, 기판(201)은 반도체 재료를 포함한다. 기판(201)용의 예시적인 반도체 재료는 이원 반도체 재료(예컨대, III 내지 IV족 및 IV 내지 VI족 반도체 재료), 삼원(ternary) 반도체 재료, 실리콘(Si), 및 실리콘-게르마늄(SiGe)을 포함한다. 더욱이, 본 발명은 공지된 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 제조된 기판(201)용 합성 다이아몬드의 사용을 고려한다.
이해되어야 하는 바와 같이, 능동 반도체 장치 및 기판(201)용 재료의 선택은 반도체 구조물(200)의 능동 반도체 장치 및 다른 소자를 제조하기 위해 선택되는 처리 기술 및 재료를 지시한다. 그러한 기술 및 재료는 반도체 처리 분야의 통상의 기술자의 이해 범위 내에 있으며, 대표적인 실시예의 설명을 불명확하게 하지 않기 위해 본 명세서에서는 일반적으로 상세히 설명되지 않는다.
설명의 편의를 위해, 기판(201)은 GaAs를 포함하며, 능동 반도체 장치는 이종 접합 바이폴라 트랜지스터(HBT)이다. 기판(201)용 GaAs의 선택 및 HBT 장치의 선택은 단지 예시적일 뿐이며 다른 기판 재료 및 능동 장치도 예상된다는 것이 강조된다. 예시적으로, 능동 장치는 의사 형태(pseudomorphic) 고 전자 이동도 트랜지스터(pHEMT)일 수 있다. 대안적으로, 기판은 실리콘을 포함할 수 있으며, 능동 장치는 MOS 전계 효과 트랜지스터(MOSFET) 또는 상보형 MOS(CMOS) 장치와 같은 금속 산화물 반도체(MOS) 장치를 포함할 수 있다. 아울러, 원하는 회로를 제공하기 위해, 복수의 상이한 능동 장치의 조합이 기판(201) 위에 제공될 수 있다. 더욱이, 반도체 구조물(200)의 능동 장치는 열 방출을 필요로 하는 전력 증폭기 및 다른 장치를 제공할 수 있다. 이러한 전력 장치는 예시적일 뿐, 전력 장치(예컨대, 전력 증폭기)와 동일한 정도의 열 방출을 필요로 하지는 않는 다른 능동 반도체 장치가 반도체 구조물(200)에 포함되는 것이 예상된다.
반도체 구조물(200)은 전술한 능동 반도체 장치에 더하여 기판(201) 내 또는 그 위에 형성된 수동 전기 소자(도 2a에 도시되지 않음)를 포함할 수 있다는 점이 명기된다. 능동 반도체 장치 및 수동 전기 소자의 조합은 반도체 구조물(200)의 전기 회로를 제공한다. 수동 전기 소자는 예컨대 저항기, 커패시터, 신호 송신 라인(송신 라인) 및 인덕터를 포함한다. 원하는 회로를 제공하기 위해, 이러한 수동 전기 소자는 능동 반도체 장치(들)에 선택적으로 전기적으로 접속될 수 있다. 수동 전기 소자는 공지 방법 및 재료를 이용하여 제조될 수 있다. 특히, 반도체 구조물(200)의 다양한 전류 운반 트레이스는 송신 라인 및 인덕터로서 기능할 수 있다. 소정 실시예에서는, 수동 전기 소자만이 제공되며, 기판(201)은 반도체 재료가 아니라 적절한 유리 재료 또는 사파이어와 같은 절연체를 포함한다.
HBT는 공지된 재료를 사용해서 공지된 방법에 의해 기판(201) 내에/위에 형성된 컬렉터(202), 베이스(203) 및 이미터(204)를 포함한다. 도시된 바와 같이, 베이스(203) 및 컬렉터 (202)에 대해 오믹 콘택('콘택')(205)이 선택적으로 제공된다. 콘택(205)은 일반적으로 금(Au)이며, 공지 방법에 의해 형성된다. 대표적인 실시예에서, 베이스(203) 및 컬렉터(202)에 대한 콘택(205) 위에 그리고 이미터(204) 위에 제 1 금속층(206)이 선택적으로 배치된다. 예컨대, 제 1 금속층(206)은 금을 포함한다. 대안적으로, 제 1 금속층(206)은 알루미늄 또는 구리를 포함할 수 있다.
제 1 금속층(206)은 HBT의 이미터(204), 베이스(203) 및 컬렉터(202)로 그리고 이들로부터 전기 신호를 운반하기 위한 신호 트레이스를 포함한다. 아래에서 더 충분히 설명되는 바와 같이, 제 1 금속층(206)은 전기 접지 트레이스 및 열 방출용 열 경로도 포함한다. 제 1 금속층(206)의 신호 및 접지 트레이스의 트레이스 폭은 약 1.0 마이크로 미터보다 작은 것에서부터 약 100 마이크로 미터보다 큰 것까지 존재할 수 있다. 그러나, 통상적으로 제 1 금속층(206)의 신호 및 접지 트레이스의 트레이스 폭은 약 2.0 마이크로 미터 내지 약 20.0 마이크로 미터의 범위 내이다. 더욱이, 제 1 금속층(206)의 신호 및 접지 트레이스의 두께는 예를 들어 약 0.2 마이크로 미터 내지 약 2.0 마이크로 미터의 범위 내이다.
반도체 구조물(200)은 제 1 금속층(206) 위에 선택적으로 배치된 제 2 금속층(207)도 포함한다. 대표적인 실시예에서, 제 2 금속층(207)은 컬렉터(202)로 그리고 그로부터 전기 신호를 운반하기 위한 신호 트레이스, 및 이미터(204)에 대한 접속을 위한 전기 접지 트레이스를 포함하며, 열 방출용 열 경로를 제공한다. 예를 들어, 제 2 금속층(207)은 금을 포함한다. 대안적으로, 제 2 금속층(207)은 알루미늄 또는 구리를 포함할 수 있다.
제 2 금속층(207)의 신호 및 접지 트레이스의 트레이스 폭은 통상적으로 약 3.0 마크 내지 약 50.0 마크의 범위 내이다. 더욱이, 제 2 금속층(207)의 신호 및 접지 트레이스의 두께는 예를 들어 약 1.0 마크 내지 약 4.0 마크의 범위 내이다.
반도체 구조물(200)은 HBT(또는 다른 능동 반도체 장치(들)), 콘택(205), 제 1 금속층(206) 및 제 2 금속층(207) 위에 선택적으로 배치된 유전층(208)을 또한 포함한다. 아래에 충분히 더 설명되는 바와 같이, 유전층(208)은 제 1 금속층(206)의 그리고 제 2 금속층(207)의 소정의 트레이스의 전기적 절연, 및 유전층(208) 위에 배치된 층의 기계적 지지를 제공한다. 소정의 대표적인 실시예에서, 유전층(208)은 실리콘 질화물(Si3N4), 실리콘 이산화물(SiO2), 알루미늄 질화물(AlN) 또는 산질화물(예컨대, 알루미늄 산질화물) 중 하나를 포함한다. 아래에 더 충분히 설명되는 바와 같이, 이러한 절연성 재료 중 하나의 재료의 선택은 열 방출을 위한 열 전도성의 향상은 물론 콘택(205)과 제 1 금속층(206) 및 제 2 금속층(207)의 각각의 트레이스의 선택적인 전기적 절연의 이점을 제공한다. 대안적으로, 유전층(208)은 BCB 또는 폴리이미드 또는 BCB와 폴리이미드의 조합과 같은 공지된 스핀-온(spin-on)된 절연체, 및 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 예컨대, 대표적인 실시예에서, 유전층(208)은 '스핀-온'된 후에 공지 기술에 의해 실리콘 질화물의 층으로 커버된 BCB의 층을 포함할 수 있다.
반도체 구조물(200)은 도전성 필러('필러')(209)를 또한 포함한다. 필러(209)는 HBT(또는 반도체 구조물(200)의 다른 능동 반도체 장치) 및 수동 전기 소자로부터 열을 운반하기 위한 열 경로를 제공하며, 제 2 금속층(207)에 대한 선택적인 전기 접속을 제공한다. 특히, 필러(209)는 제 2 금속층(207)의 소정 트레이스와 직접 접촉하며 그 위에 직접 배치되어, 전기적 접속(접지 접속 또는 신호 접속)을 선택적으로 제공함과 아울러 열 방출을 위한 경로를 제공한다. 아래에 더 충분히 설명되는 바와 같이, 반도체 구조물(200)은 일반적으로 하나보다 많은 필러(209)를 포함하며, 각각의 필러(209)는 상이한 능동 반도체 장치 또는 수동 전기 소자에 접속되거나 이 모두가 기판(201)의 상이한 영역 내에/위에 배치된다. 아래에 더 설명되는 바와 같이, 필러(들)(209)는 (도 2a에 도시되지 않은) 제 2 기판에 접속되며, 이 제 2 기판은 능동 반도체 장치, 수동 전기 소자 및 접지 접속들(예컨대, 도전성 비아)을 포함하도록 (도시되지 않은) 외부 회로를 포함한다. 제 2 기판의 외부 회로는 또한 (또한 도시되지 않은) 추가적인 외부 회로에 접속될 수 있으며, 이 추가적인 외부 회로는 능동 반도체 장치, 수동 전기 소자 및 접지 접속을 또한 포함할 수 있다. 필러(209)의 외부 회로(도시되지 않음)에 대한 선택된 접속에 따라, 필러(209)는 반도체 구조물(200)의 능동 반도체 장치, 또는 수동 전기 소자, 또는 이 모두 사이에 신호 접속 또는 접지 접속을 제공할 수 있다. 제 2 금속층(207)의 접지 트레이스의 필러(209) 중 하나에 대한 선택적인 전기 접속은 '접지 필러'를 제공한다. 제 2 금속층(207)의 신호 트레이스의 필러(209) 중 다른 하나에 대한 선택적인 전기 접속은 '신호 필러'를 제공한다. 제 2 금속층(207)의 다른 트레이스는 필러(209)로부터 전기적으로 절연되지만, 유전층(208)을 통해 제 2 금속층(207)으로부터 열이 방출된다.
예를 들어, 필러(209)는 제 2 금속층(207)의 트레이스(207A)와 직접 접촉하고 그 위에 직접 배치된다. 따라서, 제 2 금속층(207)의 트레이스(207A)는 도시된 바와 같이 필러(209)를 제 1 금속층(206), 궁극적으로는 HBT의 이미터에 전기적으로 접속한다. 필러(209)의 외부 회로에 대한 접속에 따라, 금속 트레이스(207A)와 필러(209) 사이의 전기적 접속은 전기 신호 접속이거나 전기 접지 접속일 것이다. 제 2 금속층(207)의 트레이스(207A)는 HBT의 이미터(204)로부터의 전기 전도 경로 및 열 전도 경로 모두를 제공한다. 이와 달리, 제 2 금속층(207)의 트레이스(207B)는 필러(209)에 기계적으로 접속되지만, 유전층(208)에 의해 필러(209)로부터 전기적으로 절연된다. 따라서, 필러(209)는 트레이스(207B)와 직접 접촉하지 않는 대신에, 유전층(208)과 직접 접촉하고 그 위에 직접 배치된다. 따라서, HBT의 컬렉터(202)는 필러(209)로부터 전기적으로 절연된다. 그러나, 컬렉터(202), 유전층(208) 및 필러(209) 사이의 기계적 접속은 제 2 금속층(207)의 트레이스(207B)를 통한 HBT의 컬렉터(202)로부터 유전층(208)을 통한 필러(209)로의 열의 전도를 위한 열 경로를 제공한다.
필러(209)는 예시적으로 증착 또는 도금과 같은 공지 방법으로 형성된 구리(Cu)를 포함한다. 필러(209)는 (예컨대, 트레이스(207A)를 통해) 제 2 금속층(207)으로부터의 전류 운반 능력 및 (예컨대, 트레이스(207A, 207B)를 통해) 제 2 금속층으로부터의 열 방출 모두를 제공하기에 충분한 두께를 갖는다. 통상적으로, 필러(209)는 약 10 마이크로 미터 내지 약 100 마이크로 미터의 범위 및 100 마이크로 미터 이상의 두께를 갖는 구리를 포함한다. 구리의 열 및 전기 전도도는 금과 같은 다른 도체보다 유리하다. 그러나, 다른 전기 및 열 전도 재료도 필러(209)로서 사용되는 것을 고려한다. 예를 들어, 필러(209)는 은(Ag), 또는 주석(Sn)과 같은 솔더 재료를 포함할 수 있다. 은은 공지 방법으로 증착될 수 있으며, 솔더는 공지된 솔더 범프 증착 방법을 이용하여 도포될 수 있다.
소정 실시예에서, 필러(209)는 제 2 도전성 재료(예컨대, 구리)의 단일 층을 포함한다. 이것은 단지 예시적이며, 필러(209)는 선택된 도전성 재료의 둘 이상의 층(예를 들어, 다수의 구리 층)을 포함할 수 있다는 것을 강조한다. 대안적으로, 필러(209)는 상이한 재료의 층을 포함할 수 있다. 예컨대, 소정 실시예에서, 필러(209)는 비교적 두꺼운(예컨대, 45 마이크로 미터) 구리층과 구리층 위에 배치된 SnAg 또는 SnCu 솔더와 같은 솔더의 층(예컨대, 30 마이크로 미터)을 포함한다. 다른 대안적으로, 필러(209)는 최상부 금속층(본 실시예에서는 제 2 금속층(207)) 위에 바로 배치되고 그와 선택적인 전기적 접촉을 이루는 약 10 마이크로 미터의 두께를 갖는 제 1 구리층; 제 1 구리층 위에 배치된 약 35 마이크로 미터의 두께를 갖는 제 2 구리층; 및 제 2 구리층 위에 배치된 약 35 마이크로 미터의 두께를 갖는 솔더(예컨대, SnAg 또는 SnCu)의 층을 포함할 수 있다.
필러(209)와 제 2 금속층(207) 사이의 선택적인 전기 및 열 접속은 공지 구조물보다 나은 소정의 이점을 제공한다. 예컨대, 제 2 금속층(207)과 필러(209) 사이에 불연속적인 전기적, 기계적 접속이 제공된다. 이것은 필러(209)와 제 2 금속층(207) 간의 연속적인 금속층의 배제를 가능하게 한다. 이 분야의 통상의 기술자가 알아야 하는 바와 같이, 이러한 추가적인 금속층의 배제는 반도체 구조물(200)의 최상부 금속층에 더 미세한 피처를 제공한다. 궁극적으로, 이것은 반도체 구조물(200)의 금속 트레이스의 비교적 감소된 피치를 가능하게 한다. 더욱이, 최상부 금속층(본 실시예에서는 제 2 금속층(207))의 피처는 비교적 작아질 수 있으므로, 최상부 금속층의 두께는 비교적 커질 수 있다. 이러한 증가된 두께는 반도체 구조물(200)의 최상부 금속층(예컨대, 제 2 금속층(207))의 트레이스(예컨대, 트레이스(207A))의 전류 운반 능력을 향상시킨다. 이롭게도, 필러(209)를 신호 트레이스 또는 접지 트레이스를 포함하는 최상부 금속층(본 실시예에서는 제 2 금속층(207))에 직접 접속함으로써, 최상부 금속층이 필러(209)를 부착하는 데 사용되고, 더 낮은(그리고 더 얇은) 금속층이 전류 라우팅에 사용된 경우보다 비교적 두꺼운 트레이스가 필러(209) 아래의 전류 라우팅에 사용될 수 있다.
유전층(208)은 공지된 증착 방법에 의해 HBT, 콘택(205), 제 1 금속층(206) 및 제 2 금속층(207) 위에 컨포멀하게(conformally) 증착된다. 공지된 마스킹 및 플라즈마 에칭 기술에 의한 선택적 에칭은 제 2 금속층(207)의 선택된 트레이스(예컨대, 트레이스(207A))의 상면으로부터 절연체를 제거하여, 필러(209)와 제 2 금속층(207) 사이의 선택적 전기 접속을 제공한다. 선택된 트레이스(예컨대, 트레이스(207B)) 및 필러(209)로부터 유전층(208)을 제거하지 않음으로써, 유전층(208)은 제 2 금속층(207)과 필러(209)의 선택적 전기 절연을 제공한다.
설명되는 바와 같이, 소정 실시예에서, 유전층(208)은 상대적으로 양호한 열 전도도를 갖는 재료를 포함하며, 이는 하부의 능동 반도체 장치(예컨대, HBT)로부터 콘택(205), 제 1 금속층(206) 및 제 2 금속층(207)을 통하여 열의 방출을 향상시킨다. 더욱이, 본 출원인은 증착시에 더 낮은 평면도를 갖는 유전층의 선택에 의해 유전층(208)에 대한 필러(209)의 개선된 기계적 부착이 실현될 수 있다는 것을 발견하였다. 예컨대, 실리콘 질화물의 선택은 유전층(208)과 필러(209)의 계면에서 더 낮은 평면도를 제공한다. 이러한 감소된 평면도는 유전층(208)에 대한 필러(209)의 기계적 부착을 개선하며, 그 결과로서 반도체 구조물(200)의 기계적 강도를 향상시키는 것으로 밝혀졌다.
도 2b는 대표적인 실시예에 따른 반도체 구조물(210)의 단면도를 나타낸다. 반도체 구조물(200)의 피처 중 다수는 반도체 구조물(210)에 공통이다. 현재 설명되는 실시예의 상세를 불명확하게 하지 않기 위해, 이러한 공통 피처의 상세는 반복되지 않을 수 있다.
반도체 구조물(210)은 위에 제조되는 능동 반도체 장치에 기초하여 선택되는 기판(201)을 포함한다. 소정 실시예에서, 기판(201)은 반도체 재료를 포함한다. 기판(201)을 위한 예시적인 반도체 재료는 이원 반도체 재료(예컨대, III 내지 IV족 및 IV 내지 VI족 반도체 재료), 삼원 반도체 재료, 실리콘(Si) 및 실리콘-게르마늄(SiGe)을 포함한다. 더욱이, 본 발명은 공지된 화학 기상 증착(CVD) 방법에 의해 제조된 기판(201)용 합성 다이아몬드의 사용을 예상한다.
다시, 설명의 편의를 위해, 기판(201)은 GaAs를 포함하며, 능동 반도체 장치는 이종 접합 바이폴라 트랜지스터(HBT)이다. 기판(201)용 GaAs의 선택 및 HBT 장치의 선택은 단지 예시적일 뿐이며, 다른 기판 재료 및 능동 장치도 예상된다는 것을 강조한다. 예를 들어, 능동 장치는 의사 형태 고전자 이동도 트랜지스터(pHEMT)일 수 있다. 대안적으로, 기판은 실리콘을 포함할 수 있으며, 능동 장치는 MOS 전계 효과 트랜지스터(MOSFET) 또는 상보형 MOS(CMOS) 장치와 같은 금속 산화물 반도체(MOS) 장치를 포함할 수 있다. 게다가, 원하는 회로를 제공하기 위해, 능동 장치의 조합이 기판(201) 위에 제공될 수 있다. 더욱이, 반도체 구조물(210)의 능동 장치는 열 방출을 필요로 하는 전력 증폭기 및 다른 장치를 제공할 수 있다. 이러한 전력 장치는 예시적일 뿐, 전력 장치(예컨대, 전력 증폭기들)와 동일한 정도의 열 방출을 필요로 하지는 않는 다른 능동 반도체 장치가 반도체 구조물(210)에 포함되는 것이 고려된다.
반도체 구조물(210)은 전술한 능동 반도체 장치에 더하여 기판(201) 내에 또는 그 위에 형성된 수동 전기 소자(도 2b에 도시되지 않음)를 포함할 수 있다는 점에 유의한다. 능동 반도체 장치 및 수동 전기 소자의 조합은 반도체 구조물(210)의 전기 회로를 제공한다. 수동 전기 소자는 예컨대 저항기, 커패시터, 신호 송신 라인(송신 라인) 및 인덕터를 포함한다. 원하는 회로를 제공하기 위해, 이러한 수동 전기 소자는 능동 반도체 장치에 선택적으로 전기적으로 접속될 수 있다. 수동 전기 소자는 공지 방법 및 재료를 이용하여 제조될 수 있다. 특히, 반도체 구조물(210)의 다양한 전류 운반 트레이스는 송신 라인 및 인덕터로서 기능할 수 있다. 소정 실시예에서는, 수동 전기 소자만이 제공되며, 기판(201)은 반도체 재료가 아니라 적절한 유리 재료 또는 사파이어와 같은 절연체를 포함한다.
HBT는 컬렉터(202), 베이스(203) 및 이미터(204)를 포함한다. 도시된 바와 같이, 베이스(203) 및 컬렉터 (202)에 대해 오믹 콘택('콘택들')(205)이 선택적으로 제공된다. 콘택(205)은 일반적으로 금(Au)이며, 공지 방법에 의해 형성된다. 대표적인 실시예에서는, 베이스(203) 및 컬렉터(202)에 대한 콘택(205) 위에 그리고 이미터(204) 위에 제 1 금속층(206)이 선택적으로 배치된다. 예컨대, 제 1 금속층(206)은 금을 포함한다. 대안적으로, 제 1 금속층(206)은 알루미늄 또는 구리를 포함할 수 있다.
제 1 금속층(206)은 HBT의 이미터(204), 베이스(203) 및 컬렉터(202)로 그리고 이로부터 전기 신호를 운반하기 위한 신호 트레이스를 포함한다. 아래에 더 충분히 설명되는 바와 같이, 제 1 금속층(206)은 전기 접지 트레이스 및 열 방출용 열 경로도 포함한다. 제 1 금속층(206)의 신호 및 접지 트레이스의 트레이스 폭은 약 1.0 마이크로 미터보다 작은 것에서부터 약 100 마이크로 미터보다 큰 것까지 존재할 수 있다. 그러나, 통상적으로 제 1 금속층(206)의 신호 및 접지 트레이스의 트레이스 폭은 약 2.0 마이크로 미터 내지 약 20.0 마이크로 미터의 범위 내이다. 더욱이, 제 1 금속층(206)의 신호 및 접지 트레이스의 두께는 예를 들어 약 0.2 마이크로 미터 내지 약 2.0 마이크로 미터의 범위 내이다.
반도체 구조물(210)은 제 1 금속층(206) 위에 선택적으로 배치된 제 2 금속층(207)도 포함한다. 제 2 금속층(207)은 컬렉터(202)로 그리고 그로부터 전기 신호를 운반하기 위한 신호 트레이스, 이미터(204)에 대한 접속을 위한 전기 접지 트레이스 및 열 방출용 열 경로를 포함한다. 예를 들어, 제 2 금속층(207)은 금을 포함한다. 대안적으로, 제 2 금속층(207)은 알루미늄 또는 구리를 포함할 수 있다.
제 2 금속층(207)의 신호 및 접지 트레이스의 트레이스 폭은 통상적으로 약 3.0 마이크로 미터 내지 약 50.0 마이크로 미터의 범위 내이다. 더욱이, 제 2 금속층(207)의 신호 및 접지 트레이스의 두께는 예를 들어 약 1.0 마이크로 미터 내지 약 4.0 마이크로 미터의 범위 내이다.
반도체 구조물(210)은 HBT(또는 다른 능동 반도체 장치), 콘택(205), 제 1 금속층(206) 및 제 2 금속층(207) 위에 선택적으로 배치된 유전층(208)을 또한 포함한다. 아래에 충분히 더 설명되는 바와 같이, 유전층(208)은 제 1 금속층(206)의 그리고 제 2 금속층(207)의 소정의 트레이스의 전기적 절연, 및 유전층(208) 위에 배치된 층의 기계적 지지를 제공한다. 소정의 대표적인 실시예에서, 유전층(208)은 실리콘 질화물(Si3N4), 실리콘 이산화물(SiO2), 알루미늄 질화물(AlN) 또는 산질화물(예컨대, 알루미늄 산질화물) 중 하나를 포함한다. 대안적으로, 유전층(208)은 BCB 또는 폴리이미드 또는 BCB와 폴리이미드의 조합과 같은 공지된 스핀-온(spin-on)된 절연체, 및 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 예컨대, 대표적인 실시예에서는, 유전층(208)을 제공하기 위해, BCB의 층이 '스핀-온'된 후에 실리콘 질화물의 층으로 커버될 수 있다.
반도체 구조물(210)은 도전성 필러('필러')(209)를 또한 포함한다. 필러(209)는 HBT(또는 반도체 구조물(210)의 다른 능동 반도체 장치) 및 수동 전기 소자로부터 열을 운반하기 위한 열 경로를 제공하며, 제 2 금속층(207)에 대한 선택적인 전기 접속을 제공한다. 전술한 바와 같이, 반도체 구조물(210)은 일반적으로 하나보다 많은 필러(209)를 포함하며, 각각의 필러(209)는 기판(201)의 상이한 영역에 접속된다. 아래에 더 설명되는 바와 같이, 필러(들)(209)는 능동 반도체 장치 및 수동 전기 소자를 포함하는 (도시되지 않은) 외부 회로를 포함하는 (도 2b에 도시되지 않은) 제 2 기판에 접속된다. 제 2 기판의 외부 회로는 또한 능동 반도체 장치 및 수동 전기 소자를 또한 포함할 수 있는 (또한 도시되지 않은) 추가적인 외부 회로에 접속될 수 있다.
도 2b에 도시된 대표적인 실시예에서, 필러(209)는 제 2 금속층(207)과 직접 접촉하고, 그 위에 직접 배치된다. 따라서, 필러(209)는 제 2 금속층(207)을 통해 반도체 구조물(210)의 HBT의 컬렉터와 직접 접촉하여, 필러(209)가 접속된 제 2 기판(도 2b에 도시되지 않음)과 같은 외부 회로(도시되지 않음)로부터 그로의 전기 신호 접속을 선택적으로 제공한다. 예컨대, 필러(209)는 제 2 금속층(207)의 트레이스(207C) 상에 직접 배치되고, 그와 직접 접촉한다. 따라서, 제 2 금속층(207)의 트레이스(207C)는 도시된 바와 같이 필러(209)를 제 1 금속층(206)에, 궁극적으로는 HBT의 컬렉터(202)에 전기적으로 접속한다. 이러한 구성에서, 필러(209)는 '신호 필러'로서 기능한다.
더욱이, 필러(209)는 기판(201) 상에 배치된 능동 반도체 장치, 또는 수동 전기 소자, 또는 이 모두로부터의 열 방출을 위한 경로를 제공한다. 제 2 금속층(207)의 트레이스(207C)는 HBT의 컬렉터(202)로부터의 전기 전도 경로 및 열 전도 경로 모두를 제공한다. 반도체 구조물(210)의 제 2 금속층(207)의 다른 트레이스는 필러(209)로부터 전기적으로 절연되지만, 유전층(208)을 통해 제 2 금속층(207)으로부터 열이 방출된다. 예컨대, 제 2 금속층(207)의 트레이스(207D)는 필러(209)에 기계적으로 접속되지만, 유전층(208)에 의해 필러(209)로부터 전기적으로 절연된다. 따라서, 필러(209)는 트레이스(207D)와 직접 접촉하지 않는 대신에, 유전층(208)과 직접 접촉하고 그 위에 배치된다. 따라서, HBT의 이미터(204)는 필러(209)로부터 전기적으로 절연된다. 그러나, 그 사이의 기계적 접속은 제 2 금속층(207)의 트레이스(207D)를 통한 HBT의 이미터(204)로부터 유전층(208)을 통한 필러(209)로의 열 전도를 위한 열 경로를 제공한다. 유사하게, 베이스(203)는 유전층(208)에 의해 필러(209)로부터 분리되며, 필러(209)로부터 전기적으로 절연된다. 그러나, 그 사이의 기계적 접속은 HBT의 이미터(204)로부터의 열 전도를 위한 열 경로를 제공한다. 필러(들)(209)는 일반적으로 외부 회로(도시되지 않음)를 포함하는 제 2 기판(도 2b에 도시되지 않음)에 접속된다.
도 2c는 도 2b에 도시된 반도체 구조물(210)의 HBT의 간단한 개략도를 나타낸다. 특히, HBT의 컬렉터(202)는 필러(209)에 접속되며, 따라서 필러(209)는 '신호 필러'이다. 필러(209)와 베이스(203) 및 이미터(204) 사이의 유전층(208)의 배치는 간단한 개략도에 도시된 바와 같이 '절연된 베이스' 및 '절연된 이미터'을 제공한다.
도 3은 필러(209)의 배치 전의 도 2a의 반도체 구조물(200)의 평면도를 나타낸다. 이 분야의 통상의 기술자가 알아야 하는 바와 같이, 도 3에 도시된 반도체 구조물을 형성하는 제조 시퀀스는 소위 반도체 구조물(200)의 '프론트-엔드(front-end)' 처리이다. 필러(209)를 제공하고, 후술하는 바와 같이 후속 기판(도 3에 도시되지 않음) 및 구조물에 대한 부착을 제공하기 위한 후속 제조 시퀀스는 소위 반도체 구조물(200)의 '백-엔드(back-end)' 처리이다.
특히, 트레이스(207A)는 일반적으로 도시된 제 2 금속층(207)과 함께 도시되어 있다. 이해되어야 하는 바와 같이, 제 2 금속층(207)의 각각의 노출된 트레이스(예컨대, 207A)는 제 1 금속층(206)(도 3에 도시되지 않음) 및 하부 HBT의 선택된 소자에 대한 전기적, 기계적 접속을 제공한다. 예컨대, 현재 설명되는 실시예에서, 제 2 금속층(207)의 노출된 트레이스는 이미터(204)(도 3에 도시되지 않음)에 대한 전기 접촉을 행한다. 이와 달리, 제 2 금속층(207)의 다른 금속 트레이스(예컨대, 도 3에 도시되지 않은 트레이스(207B))은 유전층(208)에 의해 커버되며, 따라서 필러(209)(도 3에 도시되지 않음)로부터 전기적으로 절연된다. 예컨대, 현재 설명되는 실시예에서, 제 2 금속층(207)의 전기적으로 절연된 트레이스는 컬렉터(202) 및 필러(209)의 전기적 절연을 제공한다. 그러나, 필러(209)와 제 2 금속층의 전기적으로 절연된 트레이스 사이에는 기계적 접속이 제공된다. 이것은 예를 들어 컬렉터(202)로부터의 열 방출을 위한 열 경로를 제공한다. 전술한 바와 같이, 이러한 추가적인 금속층의 배제는 반도체 구조물(200)의 최상부 금속층에서 더 미세한 피처를 제공한다. 궁극적으로, 이것은 반도체 구조물(200)의 제 2 금속층(207)의 금속 트레이스의 비교적 감소된 피치를 가능하게 한다. 특히, 제 2 금속층(207)의 노출된 금속 트레이스(예컨대, 트레이스(207A)) 사이의 피치는 약 22.0 마이크로 미터이다.
도 4는 대표적인 실시예에 따른 반도체 구조물(400)의 단면도를 나타낸다. 도 2a-도 3과 관련하여 설명된 대표적인 실시예의 상세의 다수는 현재 설명되는 대표적인 실시예에 공통이다. 본 실시예의 설명을 불명확하게 하지 않기 위해 공통 상세의 다수는 반복되지 않는다. 예컨대, 반도체 구조물(400)의 피처를 제조하는 대표적인 재료 및 방법의 상세는 일반적으로 반복되지 않는다.
반도체 구조물(400)은 기판(401) 및 그 위에 제공된 수동 전기 소자 층(402)을 포함한다. 수동 전기 소자 층(402)은 반도체 구조물(400)의 수동 전기 소자를 제공하도록 그 위에 배치되거나, 그 안에 형성되거나, 그 위에 배치되거나 그 안에 형성된 두 경우의 수동 전기 소자를 포함한다. 수동 전기 소자 층(402)은 기판(401)으로부터 분리된 상이한 층이 아니라, 그 위에 또는 그 안에 수동 전기(또는 양자) 소자가 제공되는 기판(401)의 일부일 수 있다는 것을 고려한다. 수동 전기 소자는 위에서 설명됨과 아울러 공지 방법 및 재료를 이용하여 제조된 바와 같은 저항기, 커패시터, 송신 라인 및 인덕터일 수 있다.
수동 전기 소자 층(402) 위에 금속층(403)이 제공된다. 특히, 금속층(403)은 반도체 구조물(400)의 유일한 금속층이며, 하부의 수동 전기 소자에 대한 모든 전류 처리 요건을 제공한다. 금속층(403)은 수동 전기 소자에 대한 선택적 전기 접속을 제공한다. 예를 들어, 금속층(403)은 금이며, 약 2.0 마이크로 미터의 두께를 갖는다. 이러한 두께에서, 금속층(403)의 트레이스의 피처 사이즈는 약 2.0 마이크로 미터이고, 인접하는 피처의 피치는 약 4.0 마이크로 미터이다.
도시된 바와 같이, 금속층(403) 위에 유전층(404)이 제공된다. 예를 들어, 유전층은 약 0.8 마이크로 미터의 두께를 갖는 실리콘 질화물을 포함한다. 유전층(404) 및 금속층(403) 위에 도전성 필러('필러')(405)가 제공된다. 수동 전기 소자 층의 수동 전기 소자, 금속층(403) 및 필러(405) 사이의 전기적 접속은 외부 회로(도시되지 않음)에 대한 필러(405)의 접속에 따라 신호 접속 또는 접지 접속을 제공할 수 있다. 전술한 바와 같이, 본 발명은 기판(401)의 상이한 영역에 그리고 그 위에 배치되거나 그 안에 형성된 수동 전기 소자에 (전기적으로 또는 열적으로 또는 이 양자로) 선택적으로 접속되는 복수의 필러(405)를 예상한다.
예시적으로, 필러(405)는 구리를 포함하며, 약 55 마이크로 미터 내지 약 60 마이크로 미터의 두께를 갖는다. 필러(405)는 전술한 것과 동일하거나 유사한 재료의 다수의 층을 포함할 수 있다. 필러(405) 위에 옵션인 솔더 범프(406)가 제공된다. 솔더 범프(406)는 예를 들어 구리와 주석의 합금을 포함하며, 약 25 마이크로 미터 내지 약 30 마이크로 미터의 두께를 갖는다.
유전층(404)은 금속층(403)의 트레이스(403A)의 표면(407) 위에 그리고 금속층(403)과 필러(405) 사이에 제공된다. 따라서, 필러(405)는 트레이스(403A)와 직접 접촉하지 않는 대신에, 유전층(404)과 직접 접촉되고 그 위에 배치된다. 따라서, 유전층(404)은 필러(405)로부터 트레이스(403A)를 전기적으로 절연한다. 그러나, 유전층(404)은 트레이스(403A)와 필러(405) 사이에 기계적 접속을 제공한다. 전술한 바와 같이, 이러한 기계적 접속은 트레이스(403A)로부터 필러(405)로의 열 방출을 촉진하며, 따라서 하부의 능동 반도체 장치로부터의 열이 필러(405)를 통해 방출될 수 있다.
이와 달리, 유전층(404)은 금속층(403)의 트레이스(403B)의 표면(408)으로부터 (예컨대, 에칭에 의해) 제거된다. 따라서, 필러(405)는 금속층(403)의 트레이스(403B)와 직접 접촉하고 그 위에 직접 배치된다. 따라서, 금속층(403)의 트레이스(403B)는 필러(405)를 수동 전기 소자에 전기적으로 접속한다. 외부 회로(도시되지 않음)에 대한 필러(405)의 접속에 따라, 금속 트레이스(403B)와 필러(405) 사이의 전기적 접속은 전기 신호 접속 또는 전기 접지 접속일 것이다. 따라서, 표면(408)으로부터의 유전층(404)의 제거는 금속층(403)의 트레이스(403B)와 필러(405) 사이의 전기적 접속(신호 또는 접지) 및 기계 접속을 제공한다. 따라서, 하부의 능동 반도체 장치로부터 금속층(403)을 통해 필러(405)로의 전기 및 열 접속이 이루어질 수 있다.
도 5는 대표적인 실시예에 따른 반도체 구조물(500)의 단면도를 도시한다. 도 2a-도 4와 관련하여 설명된 대표적인 실시예의 상세의 다수는 현재 설명되는 대표적인 실시예에 공통이다. 본 실시예의 설명을 불명확하게 하지 않기 위해 공통 상세의 다수가 반복되지 않는다. 예컨대, 반도체 구조물(500)의 피처를 제조하는 대표적인 재료 및 방법의 상세는 일반적으로 반복되지 않는다.
반도체 구조물(500)은 예를 들어 반도체 재료를 포함하는 제 1 기판(501)을 포함한다. 반도체 구조물(500)은 능동 반도체 장치(502) 및 수동 전기 소자(503)를 포함한다. 예를 들어, 능동 반도체 장치(502)는 HBT를 포함하며, 수동 전기 소자(503)는 저항기를 포함한다. 이는 단지 예시적이며, 다른 능동 반도체 장치 및 다른 수동 전기 소자가 예상된다는 것을 강조한다. 도 2a-도 4의 실시예의 설명에서 전술한 바와 같이, 제 1 기판(501)의 반도체 재료의 선택은 일반적으로 그 위에 구현될 능동 반도체 장치(들)에 의해 지시된다.
송신 라인(504)이 제 1 기판(501) 위에 제공되며, 수동 전기 소자(503)에 전기적으로 접속된다. 능동 반도체 장치(502)는 이미터 트레이스(505), 베이스 트레이스(506) 및 컬렉터 트레이스(507)를 포함한다. 도 2a의 실시예와 관련하여 설명된 관례에 따르면, 이미터 트레이스(505)는 반도체 구조물(500)의 제 2(최상부) 금속층의 소자이다.
도시된 바와 같이, 베이스 트레이스(506) 및 컬렉터 트레이스(507) 위에 유전층(508)이 선택적으로 제공된다. 유전층(508)은 송신 라인(504) 및 수동 전기 소자(503) 위에도 선택적으로 배치된다. 아래에 더 충분히 설명되는 바와 같이, 절연체의 선택적인 증착은 선택된 트레이스와 수동 전기 소자의 전기적 절연을 제공한다.
반도체 구조물(500)은 제 1 기판(501) 위에 배치된 제 1 필러(509) 및 제 2 필러(510)를 포함한다. 제 1 필터(509)에 대한 전기적 접속의 선택으로 인해, 제 1 필러(509)는 '접지 필러'를 포함한다. 이와 달리, 제 2 필러(510)에 대한 전기적 접속의 선택으로 인해, 제 2 필러(510)는 '신호 필러'를 포함한다.
도 5에 도시된 대표적인 실시예에서, 제 1 필러(509)는 제 1 솔더 범프(511)를 포함하며, 제 2 필러(510)는 제 2 솔더 범프(512)를 포함한다. 전술한 바와 같이, 본 발명은 제 1 기판(501)의 상이한 영역에 그리고 그 위에 배치되거나 그 안에 형성된 능동 반도체 장치 및 수동 전기 소자에 (전기적으로 또는 열적으로 또는 이 양자로) 선택적으로 접속되는 복수의 접지 필러(예컨대, 제 1 필러(509)) 및 복수의 신호 필러(예컨대, 제 2 필러(510))를 예상한다.
신호 트레이스(513)가 수동 전기 소자(503)를 제 2 필러(510)에 전기적으로 접속한다. 이러한 전기 접속은 신호 트레이스(513) 위의 유전층(508)을 선택적으로 제거함으로써 이루어진다. 유사하게, 이미터 트레이스(505)는 제 1 필러(509)에 전기적으로 접속된다. 대표적인 실시예에서, 제 1 필러(509)는 반도체 구조물(500)의 최상부 금속층의 이미터 트레이스(505) 위에 직접 배치되고 그와 직접 접촉한다. 따라서, 능동 반도체 장치(502)의 이미터는 제 1 필러(509)에 전기적으로 접속된다. 이와 달리, 유전층(508)은 베이스 트레이스(506), 컬렉터 트레이스(507) 및 송신 라인(504) 사이에 제공된다. 따라서, 제 1 필러(509)는 베이스 트레이스(506) 또는 컬렉터 트레이스(507)와 직접 접촉하지 않는 대신에, 유전층(508)과 직접 접촉되고 그 위에 배치된다. 따라서, 능동 반도체 장치(502)의 베이스 및 컬렉터는 제 1 필러(509)로부터 전기적으로 절연되며, 송신 라인(504)은 제 1 필러(509) 및 제 2 필러(510) 모두로부터 전기적으로 절연된다. 그러나 그리고 대표적인 실시예와 관련하여 위에서 상세히 설명된 바와 같이, 유전층(508)은 반도체 구조물(500)의 절연된 트레이스, 콘택, 수동 전기 소자 및 능동 반도체 장치의 부분에 대한 기계적 접속을 제공한다. 이러한 기계적 접속은 반도체 구조물(500)로부터 열을 방출하기 위한 열 경로를 제공하는 것은 물론 더 강한 기계 구조물을 제공한다.
제 1 및 제 2 필러(509, 510)는 제 2 기판(514)에 접속된다. 제 2 기판(514)은 예를 들어 제 1 기판(501) 위에 또는 그 안에 배치된 능동 반도체 장치 및 수동 전기 소자를 제 2 기판(514) 위에 배치되거나, 그 안에 형성되거나, 그에 접속되거나, 이의 조합인 전기 회로(도시되지 않음)에 접속하는 인쇄 회로 보드 또는 유사한 기판이다. 예를 들어, FR4, FR5, 에폭시 라미네이트, 고밀도 상호접속(HDI) 기판, 저온 공동 소성 세라믹(LTCC) 기판, 씬 필름 온 세라믹(Thin Film on Ceramic) 기판 및 씨크 필름 온 세라믹(Thick Film on Ceramic) 기판을 포함하는 공지 기판이 고려된다. 제 2 기판(514)은 그 상에 제공되거나 그 위에 제공된 능동 반도체 장치(도시되지 않음) 또는 수동 전기 소자(도시되지 않음) 또는 이 모두를 포함하는 전기 회로를 포함한다. 이러한 전기 회로는 전술한 '외부 회로'를 포함하며, 제 2 기판(514)의 전기 회로에 접속된 추가적인 전기 회로(도시되지 않음)에 접속될 수 있다.
제 1 필러(509)와 제 2 기판(514) 사이에 인쇄 회로 접지 트레이스(515)가 제공된다. 제 2 필러(510)와 제 2 기판(514) 사이에 인쇄 회로 신호 트레이스(516)가 제공된다. 비아(517)가 인쇄 회로 접지 트레이스(515)와 접촉하며, 열 방출을 위한 열 경로는 물론 제 1 필러(509)에 대한 접속을 위한 전기 접지를 제공한다.
대표적인 실시예의 반도체 구조물(500)은 공통 기판(제 1 기판(501)) 위에 2개의 필러(제 1 필러(509) 및 제 2 필러(510))를 제공하며, 이는 다른 기판(제 2 기판(514))에 대한 선택적인 전기 및 열 접속을 제공한다. 이러한 구성은 도시된 바와 같이 전기 신호 트레이스 및 전기 접지 트레이스의 접속이 인쇄 회로 접지 트레이스(515) 및 인쇄 회로 신호 트레이스(516)에 선택적으로 접속될 수 있게 한다. 더욱이, 제 1 필러(509) 및 제 2 필러(510)는 제 1 기판(510) 위에 제공된 능동 반도체 장치 및 수동 전기 소자로부터의 열 방출을 촉진한다.
반도체 구조물(500)의 구성은 단지 예시적임을 강조한다. 특히, 인쇄 회로 접지 트레이스(515)에 대한 제 1 필러(509)의 접속을 통해 접지에 전기적으로 능동 장치(예컨대, HBT)의 이미터 트레이스(505)를 접속하는 것이 아니라, 이미터 트레이스(505)는 인쇄 회로 신호 트레이스(516)에 접속될 수 있다. 이러한 접속은 각각의 신호 및 접지 트레이스에 대한 제 1 필러(509) 및 제 2 필러(510)의 접속의 변화로부터 발생할 것이다. 유사하게, 수동 전기 소자(503)는 인쇄 회로 신호 트레이스(516)에 대한 제 2 필러(510)의 접속을 통해 접지에 전기적으로 접속될 수 있다. 더욱이, 본 발명의 가르침은 제 1 필러(509) 및 제 2 필러(510) 모두가 인쇄 회로 접지 트레이스(515)에 전기적으로 접속되거나 이들이 인쇄 회로 신호 트레이스(516)에 접속되는 것을 고려한다. 이러한 방식으로, 제 1 기판 위에 제공된 수동 전기 소자 및 능동 반도체 장치의 접속은 제 2 기판(514) 및 그 위의 또는 그에 접속된 회로에 원하는 대로 전기적으로 접속될 수 있다.
제 1 필러(509) 및 제 2 필러(510)의 전기 접속에 관계없이, 양 필러는 열 방출을 위한 열 경로를 제공한다. 이러한 열 방출 경로는 유전층(508)이 하부의 신호 트레이스(예컨대, 베이스 트레이스(506) 및 컬렉터 트레이스(507))의 전기 절연을 제공하는 경우에 유전층(508)을 통해 제공될 수 있으며, 유전층(508)이 하부의 신호 트레이스(예컨대, 이미터 트레이스(505)) 위로부터 제거된 경우에는 필러로 직접 제공될 수 있다.
게다가, 반도체 구조물(500)은 전기 접속 또는 접지 접속 또는 이 모두를 선택적으로 수행하기 위하여 그리고 능동 반도체 장치 또는 수동 전기 소자 또는 이 모두 사이의 열 방출을 위한 열 경로를 제공하기 위하여 제 1 기판(501)을 제 2 기판(514)에 접속하도록 구성된 복수의 필러를 포함할 수 있다는 점을 다시 강조한다. 따라서, 제 1 기판(501)과 제 2 기판(514) 사이에 복수의 필러를 제공함으로써, 본 발명에 따라, 제 1 기판 위에 또는 그 안에 또는 그 상에 배치된 능동 반도체 장치 및 수동 전기 소자를 포함하는 패키지된 반도체 구조물이 구현된다.
본 개시로 보아, 다양한 반도체 구조물 및 능동 반도체 장치가 다양한 재료 및 상이한 구조물로 구현될 수 있다는 점에 유의한다. 또한, 다양한 재료, 구조물 및 파라미터는 어떤 한정하는 의미에서가 아니라 단지 예로서 포함된다. 본 개시로 보아, 이 분야의 기술자는 첨부된 청구항의 범위 내에 있으면서 그러한 응용을 구현하기 위해 그 자신의 응용 및 필요한 재료 및 장비를 결정함에 있어서 본 발명을 구현할 수 있다.
Claims (20)
- 기판과,
상기 기판 위에 배치되며, 제 1 전기 트레이스 및 제 2 전기 트레이스를 포함하는 금속층과,
상기 제 1 전기 트레이스 상에 직접 배치되며, 상기 제 1 전기 트레이스와 전기적으로 접촉하는 도전성 필러와,
상기 금속층과 상기 도전성 필러 사이에 선택적으로 배치되며, 상기 도전성 필러로부터 상기 제 2 전기 트레이스를 전기적으로 절연하는 유전층을 포함하는
반도체 구조물.
- 제 1 항에 있어서,
상기 제 1 전기 트레이스는 전기 신호 트레이스인
반도체 구조물.
- 제 1 항에 있어서,
상기 제 1 전기 트레이스는 전기 접지 트레이스인
반도체 구조물. - 제 1 항에 있어서,
상기 제 2 전기 트레이스는 전기 신호 트레이스인
반도체 구조물.
- 제 1 항에 있어서,
상기 제 2 전기 트레이스는 전기 접지 트레이스인
반도체 구조물.
- 제 1 항에 있어서,
상기 금속층 아래에 배치된 다른 금속층을 더 포함하는
반도체 구조물.
- 제 6 항에 있어서,
상기 다른 금속층은 신호 트레이스를 포함하는
반도체 구조물.
- 제 1 항에 있어서,
상기 도전성 필러는 구리, 은 및 주석 중 하나를 포함하는
반도체 구조물.
- 제 1 항에 있어서,
상기 유전층은 실리콘 질화물을 포함하는
반도체 구조물.
- 제 1 항에 있어서,
상기 기판은 III 내지 V족 반도체 재료를 포함하는
반도체 구조물.
- 제 1 항에 있어서,
상기 기판은 실리콘을 포함하는
반도체 구조물.
- 제 1 항에 있어서,
상기 기판은 실리콘-게르마늄(SiGe)을 포함하는
반도체 구조물.
- 기판과,
상기 기판 위에 배치되며, 제 1 전기 신호 트레이스를 포함하는 제 1 금속층과,
상기 제 1 금속층 위에 배치되며, 제 2 전기 신호 트레이스 및 전기 접지 트레이스를 포함하는 제 2 금속층과,
상기 전기 접지 트레이스 상에 직접 배치되며, 상기 전기 접지 트레이스와 전기적으로 접촉하는 도전성 필러와,
상기 제 1 금속층, 상기 제 2 금속층 및 상기 도전성 필러 사이에 선택적으로 배치되며, 상기 도전성 필러로부터 상기 제 2 전기 신호 트레이스를 전기적으로 절연하는 유전층을 포함하는
반도체 구조물.
- 제 13 항에 있어서,
상기 기판 위에 배치된 능동 반도체 장치를 더 포함하는
반도체 구조물.
- 제 14 항에 있어서,
상기 기판은 III 내지 V족 반도체 재료를 포함하며, 상기 능동 반도체 장치는 이종 접합 바이폴라 트랜지스터(HBT)를 포함하는
반도체 구조물.
- 제 14 항에 있어서,
상기 기판은 III 내지 V족 반도체 재료를 포함하며, 상기 능동 반도체 장치는 고전자 이동도 트랜지스터(HEMT)를 포함하는
반도체 구조물.
- 제 14 항에 있어서,
상기 기판은 실리콘을 포함하며, 상기 능동 반도체 장치는 금속 산화물 반도체(MOS) 장치를 포함하는
반도체 구조물. - 제 13 항에 있어서,
상기 도전성 필러는 구리, 은 및 주석 중 하나를 포함하는
반도체 구조물.
- 제 13 항에 있어서,
상기 유전층은 실리콘 질화물을 포함하는
반도체 구조물.
- 제 13 항에 있어서,
상기 기판 위에 배치된 수동 전기 소자를 더 포함하는
반도체 구조물.
Applications Claiming Priority (2)
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