KR20120003769A - 박막 트랜지스터 어레이 기판 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법을 개시한다. 개시된 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 화소 영역에 상기 데이터 라인과 평행한 방향하고, 상기 화소 영역의 중앙을 중심으로 상하 서로 대칭 구조를 갖는 화소 전극; 및 상기 화소 전극과 데이터 라인 상부에 각각 배치되는 공통 전극 및 공통 라인을 포함하고, 상기 데이터 라인은 유기 절연막 패턴에 의해 덮여져 있고, 상기 데이터 라인과 유기절연막은 보호막에 의해 감싸여지고, 상기 보호막 상에는 공통 라인이 형성되어 있는 것을 특징으로 한다.
Description
본원 발명은 액정표시장치에 관한 것이다.
통상적으로 액정표시장치(Liquid Crystal Display)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정표시장치는 주로 컬러필터 어레이가 형성되는 컬러필터 기판과 박막 트랜지스터(TFT: Thin Film Transistor) 어레이가 형성되는 박막 트랜지스터 어레이 기판이 액정을 사이에 두고 합착되어 형성된다.
최근에는 액정표시장치의 협소한 시야각 문제를 해결하기 위해 여러가지 새로운 방식을 채용한 액정표시장치가 개발되고 있다. 광시야각 특성을 갖는 액정표시장치는 횡전계 방식(IPS:in-plane switching mode), OCB 방식(optically compensated birefrigence mode) 및 FFS(Fringe Field Swithching) 방식 등이 있다.
이중 상기 횡전계 방식 액정표시장치는 화소 전극과 공통 전극을 동일한 기판 상에 배치하여 전극들 간에 수평 전계가 발생하도록 한다. 이로 인하여 액정 분자들의 장축이 기판에 대해서 수평 방향으로 배열되어 종래 TN(Twisted Nematic) 방식 액정표시장치에 비해 광시야각 특성이 있다.
또한, 종래 횡전계 방식 액정표시장치는 데이터 라인과 화소 영역에 형성되는 전극들 사이에서 기생 커패시턴스가 증가되는 것을 방지하기 위해 보호막보다 훨씬 두꺼운 유기 절연막을 형성하였다.
하지만, 유기 절연막의 높은 두께로 인하여 데이터 라인과 데이터 라인 상부에 형성되는 공통 라인 사이의 기생 커패시턴스는 줄였지만, 이로 인하여 화소 영역에서 화소 전극과 공통 전극 사이의 거리가 멀어져 화소 구동 전압이 상승하는 문제가 발생하였다.
이와 같이, 화소 구동 전압이 상승하면 소비 전력이 높아지는 문제가 있다.
본 발명은 데이터 라인 영역에는 유기 절연막에 의해 기생 커패시턴스를 줄이면서, 화소 영역에서는 화소 전극과 공통 전극 사이에 보호막만을 형성하여 화소 구동 전압을 줄인 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 목적이 있다.
또한, 본 발명은 화소 영역에 유기 절연막을 제거하여 화소 투과율을 향상시킨 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 다른 목적이 있다.
또한, 본 발명은 소스/드레인 전극 형성 공정에 사용하는 감광막을 그대로 데이터 라인 상에 유기 절연막 형태로 남도록 하여 공정을 단순화하면서 고해상도 및 저전력 액정표시장치를 구현할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 다른 목적이 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 화소 영역에 상기 데이터 라인과 평행한 방향하고, 상기 화소 영역의 중앙을 중심으로 상하 서로 대칭 구조를 갖는 화소 전극; 및 상기 화소 전극과 데이터 라인 상부에 각각 배치되는 공통 전극 및 공통 라인을 포함하고, 상기 데이터 라인은 유기 절연막 패턴에 의해 덮여져 있고, 상기 데이터 라인과 유기절연막은 보호막에 의해 감싸여지고, 상기 보호막 상에는 공통 라인이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터 어레이 기판 제조방법은, 표시 영역과 비표시 영역으로 구분되는 기판을 제공하는 단계; 상기 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 표시 영역에 게이트 전극 및 게이트 라인을 형성하고, 비표시 영역에서는 게이트 패드 및 데이터 패드를 형성하는 단계; 상기 게이트 전극 등이 형성된 기판 상에 게이트 절연막, 채널층 및 소스ㆍ드레인 금속막을 순차적으로 형성한 다음, 채널층, 소스ㆍ드레인 전극 및 데이터 라인을 형성하는 단계; 상기 소스ㆍ드레인 전극 등이 형성된 기판 상에 경화 공정을 진행하여 상기 데이터 라인과 소스ㆍ드레인 전극 상에 유기 절연막 패턴을 형성하는 단계; 상기 유기 절연막 패턴이 형성된 기판 상에 보호막을 형성하고, 마스크 공정에 따라 게이트 패드 영역과 대응되는 영역에 제 1 콘택홀 및 데이터 패드 영역과 대응되는 영역에 제 2 콘택홀을 형성하는 단계; 및 상기 제 1 및 제 2 콘택홀이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 마스크 공정에 따라 공통 전극, 공통 라인, 데이터 패드 콘택전극 및 게이트 패드 콘택전극을 형성하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 의한 박막 트랜지스터 어레이 기판 제조방법은, 표시 영역과 비표시 영역으로 구분되는 기판을 제공하는 단계; 상기 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 표시 영역에 게이트 전극 및 게이트 라인을 형성하고, 비표시 영역에서는 게이트 패드 및 데이터 패드를 형성하는 단계; 상기 게이트 전극 등이 형성된 기판 상에 게이트 절연막 및 반도체층을 형성하고 채널층을 형성하는 단계; 상기 채널층이 형성된 기판 상에 투명성 도전물질을 형성한 다음 마스크 공정에 따라 화소 전극을 형성하는 단계; 상기 화소 전극이 형성된 기판 상에 소스ㆍ드레인 금속막을 형성하고, 소스ㆍ드레인 전극 및 데이터 라인을 형성하는 단계; 상기 소스ㆍ드레인 전극 등이 형성된 기판 상에 경화 공정을 진행하여 상기 데이터 라인과 소스ㆍ드레인 전극 상에 유기 절연막 패턴을 형성하는 단계; 상기 유기 절연막 패턴이 형성된 기판 상에 보호막을 형성하고, 마스크 공정에 따라 게이트 패드 영역과 대응되는 영역에 제 1 콘택홀 및 데이터 패드 영역과 대응되는 영역에 제 2 콘택홀을 형성하는 단계; 및 상기 제 1 및 제 2 콘택홀이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 마스크 공정에 따라 공통 전극, 공통 라인, 데이터 패드 콘택전극 및 게이트 패드 콘택전극을 형성하는 단계를 포함한다.
본 발명은 데이터 라인 영역에는 유기 절연막에 의해 기생 커패시턴스를 줄이면서, 화소 영역에서는 화소 전극과 공통 전극 사이에 보호막만을 형성하여 화소 구동 전압을 줄인 효과가 있다.
또한, 본 발명은 화소 영역에 유기 절연막을 제거하여 화소 투과율을 향상시킨 효과가 있다.
또한, 본 발명은 소스/드레인 전극 형성 공정에 사용하는 감광막을 그대로 데이터 라인 상에 유기 절연막 형태로 남도록 하여 공정을 단순화하면서 고해상도 및 저전력 액정표시장치를 구현할 수 있는 효과가 있다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역을 도시한 도면이다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.
도 3a 내지 도 3i는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.
도 4a 및 도 4b는 종래 기술에 따른 데이터 라인 영역의 구조와 본 발명에 따른 데이터 라인 영역의 구조를 도시한 도면이다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.
도 3a 내지 도 3i는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.
도 4a 및 도 4b는 종래 기술에 따른 데이터 라인 영역의 구조와 본 발명에 따른 데이터 라인 영역의 구조를 도시한 도면이다.
이하, 본 발명의 실시 예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
또한, 실시예의 설명에 있어서, 각 패턴, 층, 막, 영역 또는 기판 등이 각 패턴, 층, 막, 영역 또는 기판 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다.
또한, 각 구성요소의 상, 옆 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역을 도시한 도면이다.
도 1을 참조하면, 본 발명의 횡전계 방식 액정표시장치는 복수개의 화소 영역이 형성되는 표시 영역과 패드 영역이 형성되는 비표시 영역으로 구분되고, 게이트 라인(101)과 데이터 라인(103)이 교차 배열되어 화소 영역(sub-pixel region)을 정의한다.
상기 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에는 스위칭 소자인 박막 트랜지스터(TFT)가 배치되어 있다. 박막 트랜지스터는, 상기 게이트 라인(101)보다 폭이 넓게 화소 영역 방향으로 인출된 게이트 전극(101a), 소스/드레인 전극 및 채널층(미도시)을 포함한다.
상기 화소 영역에는 플레이트(plate) 구조를 갖는 화소 전극(129)이 상기 데이터 라인(103)과 평행한 방향으로 배치되어 있다. 또한, 상기 화소 전극(129) 상에는 다수개의 슬릿 구조로 형성된 공통 전극(150)이 교대로 배치되어 있다. 또한, 화소 영역의 둘레에는 상기 공통 전극(150)과 일체로 형성된 공통 라인(151)이 배치되어 있다. 상기 공통 라인(151)은 화소 영역의 둘레를 따라 게이트 라인(101) 및 데이터 라인(103)과 오버랩되어 있다.
또한, 본 발명의 화소 전극(129)과 공통 전극(150)은 상기 게이트 라인(101)과 평행한 화소 중심선을 중심으로 상기 데이터 라인(103) 방향을 따라 상하 대칭 구조로 형성되어 있다. 또한, 상기 공통 전극(150)과 화소 전극(129)은 화소 중심선을 중심으로 상하 방향으로 각각 소정의 각도를 갖도록 형성된다.
또한, 상기 화소 전극(129)은 사각형 플레이트(plate) 형태로 형성되어 있지만, 이는 고정된 것이 아니다. 따라서, 상기 공통 전극(150)과 같이 다수개의 슬릿 구조로 형성될 수 있다.
또한, 본 발명에서는 박막 트랜지스터 영역에서의 기생 커패시턴스를 줄이기 위해 박막 트랜지스터와 오버랩되는 공통 라인(151)의 일부를 제거하여 오픈(OP) 영역을 형성하였다. 따라서, 게이트 전극(101), 소스/드레인 전극 상부에는 투명성 도전물질로된 공통 라인(151)이 존재하지 않는다.
또한, 액정표시장치의 게이트 패드 영역에는 상기 게이트 라인(101)으로부터 연장된 게이트 패드(110)가 형성되고, 상기 게이트 패드(110) 상에는 제 1 콘택홀(231)을 통해 서로 전기적으로 콘택된 게이트 패드 콘택전극(310)이 형성된다.
또한, 액정표시장치의 데이터 패드 영역에는 상기 데이터 라인(103)으로부터 연장된 데이터 패드(120)가 형성되고, 상기 데이터 패드(120) 상에는 제 2 콘택홀(233)을 통해 서로 전기적으로 콘택된 데이터 패드 콘택전극(320)이 형성된다.
도 2a 내지 도 2i는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다. 본 발명의 제 1 실시예는 5 마스크 공정에 따라 박막 트랜지스터 어레이 기판을 제조하는 방법이다.
도 2a를 참조하면, 투명성 절연물질로 된 하부기판(100) 상에 금속막을 스퍼터링 방식으로 증착한 다음, 제 1 마스크 공정에 따라 표시 영역인 화소 영역에 게이트 전극(101a)을 형성하고, 비표시 영역인 패드 영역에 게이트 패드(110) 및 데이터 패드(120)를 형성한다.
제 1 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 감광막(photo resist)을 형성한 다음, 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 식각 공정을 진행한다.
상기와 같이, 제 1 마스크 공정에서는 게이트 전극(101a), 게이트 패드(110) 및 데이터 패드(120) 뿐 아니라 게이트 라인(도 1의 도면부호 101)도 함께 형성된다.
상기 제 1 마스크 공정에서 형성하는 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 또는 투명성 도전물질인 ITO, IZO 및 ITZO 중 적어도 하나 이상을 적층하여 형성할 수 있다.
도면에서는 게이트 전극(101a), 게이트 패드(110) 및 데이터 패드(120)가 두개의 금속층이 적층된 구조로 형성되어 있지만, 이것은 고정된 것이 아니므로 단일 금속층 또는 3개 이상의 금속층으로 적층하여 형성할 수 있다.
상기와 같이, 게이트 전극(101a) 등이 하부 기판(100) 상에 형성되면, 도 2b 내지 도 2e에 도시한 바와 같이, 게이트 절연막(102), 비정질 실리콘막 및 도핑된 비정질 실리콘막(n+ 또는 p+)으로 구성된 반도체층(124) 및 소스/드레인 금속막(217)을 순차적으로 형성한 다음 하프톤 마스크 또는 회절 마스크를 이용한 제 2 마스크 공정에 따라 게이트 전극(101a) 상부의 게이트 절연막(102) 상에 채널층(114)을 형성한다.
상기 제 2 마스크 공정에서 사용하는 감광막은 저유전률 특성을 갖는 물질을 사용한다. 상기 감광막은 아크릴계 수지로 형성될 수 있다. 상기 아크릴계 수지는 포토 아크릴(photo acryl)을 포함하나, 이에 제한되지는 않는다. 즉, 상기 감광막은 저유전율을 갖는 물질이라면 상기의 포토 아크릴에 제한되지 않는다. 포토 아크릴을 사용할 수 있다.
또한, 상기 감광막은 이후 형성될 보호막 보다 낮은 유전율을 갖는 것이 바람직하다. 유전율은 3.0 내지 4.0일 수 있고, 바람직하게는, 감광막의 유전율은 3.4 내지 3.8일 수 있다. 제 2 마스크 공정에서 비투과 영역과 대응되는 감광막의 두께는 3 내지 6 ㎛일 수 있다. 이와 같이 저유전율을 갖는 감광막을 사용하면 이후 형성될 보호막의 두께를 1000Å 내외로 형성할 수 있다.
상기 소스/드레인 금속막(217)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.
제 2 마스크 공정에 따라 감광막에 대해 노광 및 현상 공정을 진행하면, 상기 소스/드레인 금속막(217) 상에는 제 1 감광막 패턴(300)과 제 2 감광막 패턴(300a)이 형성된다. 제 1 감광막 패턴(300) 비투과 영역과 대응되고, 이후 데이터 라인이 형성되는 영역에 형성된다. 제 2 감광막 패턴(300a) 반투과 영역과 비투과 영역이 혼합된 영역으로써, 소스/드레인 전극(117a, 117b) 및 채널층(114) 형성이 형성되는 영역에 형성된다.
상기 제 1 감광막 패턴(300)과 제 2 감광막 패턴(300a)은 포지티브 특성을 갖는 감광막인 경우를 예로 들어 설명하였다. 따라서 감광막의 성질이 네가티브 특성인 경우에는 위의 포지티브 특성과 반대로 감광막이 패터닝된다.
상기와 같이, 제 1 감광막(300)과 제 2 감광막 패턴(300a)이 하부기판(100) 상에 형성되면, 식각 공정을 진행하여 게이트 전극(101a) 상부에 소스/드레인 전극(117a, 117b) 및 채널층(114)을 형성하고, 데이터 영역에 데이터 라인(103)을 형성한다.
하프톤 마스크 또는 회절 마스크를 사용하기 때문에 데이터 라인(103)의 하부에는 채널층 패턴(114a)이 존재한다.
상기와 같이 소스/드레인 전극(117a, 117b)과 데이터 라인(103)이 하부기판(100) 상에 형성되면, 계속해서 경화 공정(curing process)을 진행한다.
상기와 같이, 경화 공정을 진행하면 도 2e에 도시된 바와 같이, 제 1 감광막 패턴(300)과 제 2 감광막 패턴(300a)은 녹으면서 경화되어 상기 데이터 라인(103)과 소스/드레인 전극(117a, 117b) 상에 유기절연막 패턴(250) 형태로 남아 있게 된다.
그런 다음, 도 2f에 도시한 바와 같이, 소스/드레인 전극(117a, 117b) 및 유기 절연막 패턴(250)이 형성된 하부기판(100) 상에 투명성 도전물질을 형성하고, 제 3 마스크 공정에 따라 화소 영역에 화소 전극(129)을 형성한다. 상기 투명성 도전물질은 ITO, IZO 및 ITZO 중 어느 하나를 사용할 수 있다. 상기 화소 전극(129)은 드레인 전극(117b)과 직접 콘택된다.
상기와 같이, 화소 전극(129)이 하부기판(100) 상에 형성되면, 도 2g 및 도 2h에 도시한 바와 같이, 하부기판(100)의 전 영역에 보호막(119)을 형성한다. 그런 다음, 제 4 마스크 공정에 따라 하부기판(100) 상에 감광막을 형성하고, 노광 및 현상 공정을 진행하여 제 3 감광막 패턴(400)을 형성한다.
그런 다음, 상기 제 3 감광막 패턴(400)을 마스크로 하여 식각 공정을 진행하여, 상기 게이트 패드(110)와 데이터 패드(120) 영역에 제 1 콘택홀(231)과 제 2 콘택홀(233)을 형성한다.
상기 게이트 패드(110)와 데이터 패드(120)는 상기 제 1 콘택홀(231)과 제 2 콘택홀(233)에 의해 외부로 노출된다.
그런 다음, 도 2i에 도시한 바와 같이, 하부 기판(110)의 전면에 투명성 도전막을 형성한 다음, 제 5 마스크 공정에 따라 공통 전극(150)과 공통 라인(151), 게이트 패드 콘택전극(310) 및 데이터 패드 콘택전극(320)을 형성한다. 투명성 도전물질은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 일 수 있다.
상기 공통 라인(151)은 데이터 라인(103)을 감싸고 있는 보호막(119) 상에 형성되고, 게이트 전극(101a)이 형성된 영역에서는 투명성 도전막을 제거하여 오픈(OP) 영역을 형성하였다. 이와 같은 오픈 영역은 박막 트랜지스터와 공통 라인(151) 사이에서 발생 될 수 있는 기생 용량을 줄이기 위함이다.
따라서, 본 발명에서는 데이터 라인(103)을 1차적으로 유기 절연막 패턴(250)이 완전히 덮고 있는 상태에서 보호막(119)이 2차적으로 감싸고 있는 구조이다. 따라서, 상기 데이터 라인(103)을 덮도록 상기 보호막(119) 상에 형성되는 공통 라인(151)과 기생 커패시턴스를 줄일 수 있다.
또한, 본 발명의 화소 영역은 화소 전극(129)과 공통 전극(150) 사이에 보호막(119)만이 존재하기 때문에 화소 영역의 수직 투과율이 향상시키면서 화소 구동 전압을 낮출 수 있다.
도 3a 내지 도 3i는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.
본 발명의 제 2 실시예는 상기 제 1 실시예와 달리 6 마스크 공정에 따라 박막 트랜지스터 어레이 기판을 제조하는 방법이다. 따라서, 동일한 도면부호는 동일한 구성부를 지칭하는 것이므로, 이하 설명에서 생략된 부분은 제 1 실시예에서 설명한 내용이 그대로 적용될 수 있다.
도 3a에 도시된 바와 같이, 투명성 절연물질로 된 하부기판(100) 상에 금속막을 증착한 다음, 제 1 마스크 공정에 따라 표시 영역인 화소 영역에 게이트 전극(101a)을 형성하고, 비표시 영역인 패드 영역에 게이트 패드(110) 및 데이터 패드(120)를 형성한다.
그런 다음, 도 3b에 도시된 바와 같이, 게이트 전극(101a) 등이 형성된 하부기판(100) 상에 게이트 절연막(102), 비정질 실리콘막 및 도핑된 비정질 실리콘막(n+ 또는 p+)으로 구성된 반도체층(124)을 형성한 다음, 제 2 마스크 공정에 따라 게이트 전극(101a) 상부의 게이트 절연막(102) 상에 채널층(114)을 형성한다.
그런 다음, 도 3c에 도시된 바와 같이, 하부기판(100) 상에 투명성 도전 물질을 형성한 다음, 제 3 마스크 공정에 따라 화소 전극(129)을 형성한다. 상기 화소 전극(129)은 상기 채널층(114)의 일부와 전기적으로 콘택되어 있다.
상기와 같이, 화소 전극(129) 형성되면 도 3d 내지 도 3f에 도시한 바와 같이, 소스/드레인 금속막(217)을 형성한 다음, 제 4 마스크 공정에 따라 상기 소스/드레인 전극(217) 상에 제 4 감광막 패턴(500)을 형성한다. 상기 화소 전극(129)의 일측은 상기 채널층(114)과 드레인 전극(117b)에 의해 하측과 상측에서 직접 콘택되는 구조로 형성된다.
상기 제 4 마스크 공정에서 사용하는 감광막은 저유전률 특성을 갖는 물질을 사용한다. 상기 감광막은 아크릴계 수지로 형성될 수 있다. 상기 아크릴계 수지는 포토 아크릴(photo acryl)을 포함하나, 이에 제한되지는 않는다. 즉, 상기 감광막은 저유전율을 갖는 물질이라면 상기의 포토 아크릴에 제한되지 않는다. 포토 아크릴을 사용할 수 있다.
또한, 상기 감광막은 이후 형성될 보호막 보다 낮은 유전율을 갖는 것이 바람직하다. 유전율은 3.0 내지 4.0일 수 있고, 바람직하게는, 감광막의 유전율은 3.4 내지 3.8일 수 있다. 제 2 마스크 공정에서 비투과 영역과 대응되는 감광막의 두께는 3 내지 6 ㎛일 수 있다. 이와 같이 저유전율을 갖는 감광막을 사용하면 이후 형성될 보호막의 두께를 1000Å 내외로 형성할 수 있다.
상기 소스/드레인 금속막(217)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.
상기 제 4 감광막 패턴(500)을 마스크로 하여 식각 공정을 진행하며, 소스/드레인 전극(117a, 117b)과 데이터 라인(103)이 형성된다.
그런 다음, 계속해서 경화 공정(curing process)을 진행하여, 상기 데이터 라인(103)과 소스/드레인 전극(117a, 117b) 상에 유기절연막 패턴(250)을 형성한다.
즉, 본 발명의 제 1 실시예와 제 2 실시예에서는 별도의 유기막 형성 공정 없이 마스크 공정에서 사용되는 감광막을 유기 절연막을 사용하여, 유기 절연막 패턴(250)을 형성한다.
그런 다음, 도 3g 내지 도 3i에 도시한 바와 같이, 하부기판(100)의 전 영역에 보호막(119)과 감광막을 순차적으로 형성한다. 이후, 제 5 마스크 공정에 따라 노광 및 현상 공정을 진행하여 제 5 감광막 패턴(600)을 형성한다.
그런 다음, 상기 제 5 감광막 패턴(600)을 마스크로 하여 식각 공정을 진행하여, 상기 게이트 패드(110)와 데이터 패드(120) 영역에 제 1 콘택홀(231)과 제 2 콘택홀(233)을 형성한다.
상기 게이트 패드(110)와 데이터 패드(120)는 상기 제 1 콘택홀(231)과 제 2 콘택홀(233)에 의해 외부로 노출된다.
그런 다음, 도 3i에 도시한 바와 같이, 하부 기판(110)의 전면에 투명성 도전막을 형성한 다음, 제 6 마스크 공정에 따라 공통 전극(150)과 공통 라인(151), 게이트 패드 콘택전극(310) 및 데이터 패드 콘택전극(320)을 형성한다. 투명성 도전물질은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 일 수 있다.
상기 공통 라인(151)은 데이터 라인(103)을 감싸고 있는 보호막(119) 상에 형성되고, 게이트 전극(101a)이 형성된 영역에서는 투명성 도전막을 제거하여 오픈(OP) 영역을 형성하였다. 이와 같은 오픈 영역은 박막 트랜지스터와 공통 라인(151) 사이에서 발생 될 수 있는 기생 용량을 줄이기 위함이다.
따라서, 본 발명에서는 데이터 라인(103)을 1차적으로 유기 절연막 패턴(250)이 완전히 덮고 있는 상태에서 보호막(119)이 2차적으로 감싸고 있는 구조이다. 따라서, 상기 데이터 라인(103)을 덮도록 상기 보호막(119) 상에 형성되는 공통 라인(151)과 기생 커패시턴스를 줄일 수 있다.
또한, 본 발명의 화소 영역은 화소 전극(129)과 공통 전극(150) 사이에 보호막(119)만이 존재하기 때문에 화소 영역의 수직 투과율이 향상시키면서 화소 구동 전압을 낮출 수 있다.
도 4a 및 도 4b는 종래 기술에 따른 데이터 라인 영역의 구조와 본 발명에 따른 데이터 라인 영역의 구조를 도시한 도면이다.
도 4a를 참조하면, 종래 기술에서는 기판(S) 상에 게이트 절연막(GI)을 사이에 두고 데이터 라인(DL)이 형성되어 있고, 데이터 라인(DL) 상에는 보호막(PAS)과 유기 절연막(PA)이 각각 형성되어 있다. 상기 데이터 라인(DL)과 대응되는 유기 절연막(PA) 상에는 공통 라인(CL)이 형성되어 있고, 데이터 라인(DL)과 인접한 화소 영역에는 유기 절연막(PA)을 사이에 두고 화소 전극(PE)과 공통 전극(CE)이 각각 형성되어 있다.
도 4a에서와 같이 종래 기술에서는 기판(S) 상에 일괄적으로 유기 절연막(PA)을 고르게 형성한 구조이기 때문에 화소 영역에서 화소 전극(P)과 공통 전극(CE)의 간격이 큰 단점이 있다. 이로 인하여 화소 영역의 투과율이 저하되고, 화소 구동 전압이 증가한다.
하지만, 도 4b와 같은 본 발명에서는 마스크 공정에서 사용하는 감광막을 저유전율 특성을 갖는 유기 절연막(PA)을 사용함으로써, 데이터 라인(DL)은 유기 절연막(PA)에 의해 덮여져 있고, 상측에는 보호막(PL)이 추가로 덮여 있어 데이터 라인(DL) 영역에서의 기생 커패시턴스를 줄일 수 있다.
또한, 본 발명에서는 화소 영역에 유기 절연막(PA)이 존재하지 않아 화소 영역의 투과율이 향상시켰다. 아울러, 유기 절연막(PA)이 화소 영역에 존재하지 않으므로 화소 전극(P)과 공통 전극(CE) 사이의 거리가 가까워 화소 구동 전압을 낮출 수 있는 이점이 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
101: 게이트 라인 150: 공통 전극
151: 공통 라인 103: 데이터 라인
129: 화소 전극 250: 유기 절연막 패턴
119: 보호막 OP: 오픈 영역
151: 공통 라인 103: 데이터 라인
129: 화소 전극 250: 유기 절연막 패턴
119: 보호막 OP: 오픈 영역
Claims (12)
- 기판;
상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인;
상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자;
상기 화소 영역에 상기 데이터 라인과 평행한 방향하고, 상기 화소 영역의 중앙을 중심으로 상하 서로 대칭 구조를 갖는 화소 전극; 및
상기 화소 전극과 데이터 라인 상부에 각각 배치되는 공통 전극 및 공통 라인을 포함하고,
상기 데이터 라인은 유기 절연막 패턴에 의해 덮여져 있고, 상기 데이터 라인과 유기절연막은 보호막에 의해 감싸여지고, 상기 보호막 상에는 공통 라인이 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서, 상기 화소 전극과 데이터 라인은 게이트 절연막 상에 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서, 상기 화소 전극의 일측은 채널층과 상기 스위칭 소자의 드레인 전극에 의해 상하측에서 직접 콘택된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 표시 영역과 비표시 영역으로 구분되는 기판을 제공하는 단계;
상기 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 표시 영역에 게이트 전극 및 게이트 라인을 형성하고, 비표시 영역에서는 게이트 패드 및 데이터 패드를 형성하는 단계;
상기 게이트 전극 등이 형성된 기판 상에 게이트 절연막, 채널층 및 소스ㆍ드레인 금속막을 순차적으로 형성한 다음, 채널층, 소스ㆍ드레인 전극 및 데이터 라인을 형성하는 단계;
상기 소스ㆍ드레인 전극 등이 형성된 기판 상에 경화 공정을 진행하여 상기 데이터 라인과 소스ㆍ드레인 전극 상에 유기 절연막 패턴을 형성하는 단계;
상기 유기 절연막 패턴이 형성된 기판 상에 보호막을 형성하고, 마스크 공정에 따라 게이트 패드 영역과 대응되는 영역에 제 1 콘택홀 및 데이터 패드 영역과 대응되는 영역에 제 2 콘택홀을 형성하는 단계; 및
상기 제 1 및 제 2 콘택홀이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 마스크 공정에 따라 공통 전극, 공통 라인, 데이터 패드 콘택전극 및 게이트 패드 콘택전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판 제조방법.
- 제 4 항에 있어서, 상기 화소 전극과 드레인 전극은 직접 콘택되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
- 제 4 항에 있어서, 상기 보호막의 두께는 1000Å인 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
- 제 4 항에 있어서, 상기 유기 절연막 패턴을 형성하는 단계에서는,
상기 소스ㆍ드레인 전극 등을 형성하기 위해 패터닝한 감광막 패턴을 제거하지 않고, 경화 공정을 진행하여 감광막 패턴이 경화되면서 상기 데이터 라인 및 소스ㆍ드레인 전극 상에 유기 절연막 패턴 형태로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
- 제 4 항에 있어서, 상기 소스ㆍ드레인 전극을 형성하는 공정에서는 회절 마스크 또는 하프톤 마스크를 사용하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
- 표시 영역과 비표시 영역으로 구분되는 기판을 제공하는 단계;
상기 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 표시 영역에 게이트 전극 및 게이트 라인을 형성하고, 비표시 영역에서는 게이트 패드 및 데이터 패드를 형성하는 단계;
상기 게이트 전극 등이 형성된 기판 상에 게이트 절연막 및 반도체층을 형성하고 채널층을 형성하는 단계;
상기 채널층이 형성된 기판 상에 투명성 도전물질을 형성한 다음 마스크 공정에 따라 화소 전극을 형성하는 단계;
상기 화소 전극이 형성된 기판 상에 소스ㆍ드레인 금속막을 형성하고, 소스ㆍ드레인 전극 및 데이터 라인을 형성하는 단계;
상기 소스ㆍ드레인 전극 등이 형성된 기판 상에 경화 공정을 진행하여 상기 데이터 라인과 소스ㆍ드레인 전극 상에 유기 절연막 패턴을 형성하는 단계;
상기 유기 절연막 패턴이 형성된 기판 상에 보호막을 형성하고, 마스크 공정에 따라 게이트 패드 영역과 대응되는 영역에 제 1 콘택홀 및 데이터 패드 영역과 대응되는 영역에 제 2 콘택홀을 형성하는 단계; 및
상기 제 1 및 제 2 콘택홀이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 마스크 공정에 따라 공통 전극, 공통 라인, 데이터 패드 콘택전극 및 게이트 패드 콘택전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판 제조방법.
- 제 9 항에 있어서, 상기 화소 전극의 일측은 상기 채널층과 드레인 전극 사이에 위치하여 상하 직접 콘택되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
- 제 9 항에 있어서, 상기 보호막의 두께는 1000Å인 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
- 제 9 항에 있어서, 상기 유기 절연막 패턴을 형성하는 단계에서는,
상기 소스ㆍ드레인 전극 등을 형성하기 위해 패터닝한 감광막 패턴을 제거하지 않고, 경화 공정을 진행하여 감광막 패턴이 경화되면서 상기 데이터 라인 및 소스ㆍ드레인 전극 상에 유기 절연막 패턴 형태로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
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