KR20120003768A - Thin film transistor array substrate and method for fabricating the same - Google Patents
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Abstract
Description
본원 발명은 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device.
통상적으로 액정표시장치(Liquid Crystal Display)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정표시장치는 주로 컬러필터 어레이가 형성되는 컬러필터 기판과 박막 트랜지스터(TFT: Thin Film Transistor) 어레이가 형성되는 박막 트랜지스터 어레이 기판이 액정을 사이에 두고 합착되어 형성된다.In general, a liquid crystal display (LCD) displays an image by adjusting a light transmittance of a liquid crystal having dielectric anisotropy using an electric field. In the liquid crystal display, a color filter substrate on which a color filter array is formed and a thin film transistor array substrate on which a thin film transistor (TFT) array is formed are bonded to each other with a liquid crystal interposed therebetween.
최근에는 액정표시장치의 협소한 시야각 문제를 해결하기 위해 여러가지 새로운 방식을 채용한 액정표시장치가 개발되고 있다. 광시야각 특성을 갖는 액정표시장치는 횡전계 방식(IPS:in-plane switching mode), OCB 방식(optically compensated birefrigence mode) 및 FFS(Fringe Field Swithching) 방식 등이 있다.Recently, in order to solve the narrow viewing angle problem of the liquid crystal display, a liquid crystal display adopting various new methods has been developed. Liquid crystal displays having a wide viewing angle include an in-plane switching mode (IPS), an optically compensated birefrigence mode (OCB), and a fringe field spooling (FFS).
이중 상기 횡전계 방식 액정표시장치는 화소 전극과 공통 전극을 동일한 기판 상에 배치하여 전극들 간에 수평 전계가 발생하도록 한다. 이로 인하여 액정 분자들의 장축이 기판에 대해서 수평 방향으로 배열되어 종래 TN(Twisted Nematic) 방식 액정표시장치에 비해 광시야각 특성이 있다.The horizontal electric field type liquid crystal display device arranges the pixel electrode and the common electrode on the same substrate to generate a horizontal electric field between the electrodes. As a result, the long axes of the liquid crystal molecules are arranged in a horizontal direction with respect to the substrate, and thus have a wide viewing angle characteristic as compared with the conventional twisted nematic (TN) type liquid crystal display.
또한, 종래 횡전계 방식 액정표시장치는 데이터 라인과 화소 영역에 형성되는 전극들 사이에서 기생 커패시턴스가 증가되는 것을 방지하기 위해 보호막보다 훨씬 두꺼운 유기 절연막을 형성하였다.In addition, in the conventional transverse electric field type liquid crystal display, an organic insulating layer that is much thicker than the protective layer is formed to prevent an increase in parasitic capacitance between electrodes formed in the data line and the pixel region.
하지만, 유기 절연막의 높은 두께로 인하여 데이터 라인과 데이터 라인 상부에 형성되는 공통 라인 사이의 기생 커패시턴스는 줄였지만, 이로 인하여 화소 영역에서 화소 전극과 공통 전극 사이의 거리가 멀어져 화소 구동 전압이 상승하는 문제가 발생하였다.However, due to the high thickness of the organic insulating layer, the parasitic capacitance between the data line and the common line formed on the data line is reduced, but this causes the distance between the pixel electrode and the common electrode in the pixel region to increase, thereby increasing the pixel driving voltage. Occurred.
이와 같이, 화소 구동 전압이 상승하면 소비 전력이 높아지는 문제가 있다.
As such, when the pixel driving voltage rises, power consumption increases.
본 발명은 화소 전극과 공통 전극 사이에 인가되는 구동 전압을 줄이면서, 화소 투과율을 향상시킨 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor array substrate having improved pixel transmittance while reducing a driving voltage applied between a pixel electrode and a common electrode, and a method of manufacturing the same.
또한, 본 발명은 데이터 라인 영역과 화소 영역의 유기 절연막의 두께를 다르게 형성하여 데이터 라인 영역에서 발생되는 기생 커패시턴스를 줄여 고해상도 및 저전력 액정표시장치를 구현할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 다른 목적이 있다.
In addition, the present invention provides a thin film transistor array substrate and a method of manufacturing the same, which may implement a high resolution and low power liquid crystal display device by reducing parasitic capacitance generated in the data line region by forming different thicknesses of the organic insulating layers of the data line region and the pixel region. There is another purpose.
상기와 같은 과제를 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 화소 영역에 상기 데이터 라인과 평행한 방향하고, 상기 화소 영역의 중앙을 중심으로 상하 서로 대칭 구조를 갖는 화소 전극; 및 상기 화소 전극과 데이터 라인 상부에 각각 배치되는 공통 전극 및 공통 라인을 포함하고, 상기 화소 전극과 데이터 라인 상부에는 각각 보호막과 유기 절연막을 사이에 공통 전극과 공통 라인이 형성되고, 상기 화소 전극 상에 형성된 유기 절연막의 두께는 상기 데이터 라인 영역에 형성된 유기 절연막 두께보다 작은 두께를 갖는 것을 특징으로 한다.The thin film transistor array substrate of the present invention for achieving the above object, the substrate; Gate lines and data lines cross-arranged to define pixel regions on the substrate; A switching element disposed in an intersection region of the gate line and the data line; A pixel electrode in a direction parallel to the data line in the pixel area, and having a symmetrical structure up and down with respect to the center of the pixel area; And a common electrode and a common line respectively disposed on the pixel electrode and the data line, wherein a common electrode and a common line are formed on the pixel electrode and the data line, respectively, between the passivation layer and the organic insulating layer. The thickness of the organic insulating film formed on the substrate is characterized by having a thickness smaller than the thickness of the organic insulating film formed on the data line region.
또한, 본 발명의 박막 트랜지스터 어레이 기판 제조방법은, 표시 영역과 비표시 영역으로 구분되는 기판을 제공하는 단계; 상기 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 표시 영역에 게이트 전극 및 게이트 라인을 형성하고, 비표시 영역에서는 게이트 패드를 형성하는 단계; 상기 게이트 전극 등이 형성된 기판 상에 게이트 절연막 및 채널층을 순차적으로 형성하는 단계; 상기 채널층이 형성된 기판 상에 화소 전극을 형성하고, 계속해서 소스ㆍ드레인 금속막을 형성한 다음, 소스ㆍ드레인 전극, 데이터 라인 및 데이터 패드를 형성하는 단계; 상기 소스ㆍ드레인 전극 등이 형성된 기판 상에 보호막 및 유기 절연막을 형성한 다음, 하프톤 마스크 또는 회절 마스크를 이용하여 게이트 패드 영역과 대응되는 영역에 제 1 콘택홀, 데이터 패드 영역과 대응되는 영역에 제 2 콘택홀 및 화소 전극과 대응되는 유기 절연막의 두께는 다른 영역보다 얇게 형성하는 단계; 상기 제 1, 2 콘택홀이 형성된 유기 절연막을 마스크로 하여 상기 게이트 패드와 데이터 패드를 노출시키는 단계; 및 상기 제 1 및 제 2 콘택홀이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 마스크 공정에 따라 공통 전극, 공통 라인, 데이터 패드 콘택전극 및 게이트 패드 콘택전극을 형성하는 단계를 포함한다.In addition, the method of manufacturing a thin film transistor array substrate of the present invention includes providing a substrate divided into a display area and a non-display area; Forming a metal film on the substrate, forming a gate electrode and a gate line in a display area according to a mask process, and forming a gate pad in a non-display area; Sequentially forming a gate insulating film and a channel layer on the substrate on which the gate electrode and the like are formed; Forming a pixel electrode on the substrate on which the channel layer is formed, subsequently forming a source / drain metal film, and then forming a source / drain electrode, a data line, and a data pad; A protective film and an organic insulating film are formed on the substrate on which the source and drain electrodes are formed, and then, using a halftone mask or a diffraction mask, a region corresponding to the gate pad region and a region corresponding to the first contact hole and data pad region are formed. Forming a thickness of the organic insulating layer corresponding to the second contact hole and the pixel electrode to be thinner than other regions; Exposing the gate pad and the data pad using the organic insulating layers having the first and second contact holes as masks; And forming a transparent conductive material on the substrate on which the first and second contact holes are formed, and then forming a common electrode, a common line, a data pad contact electrode, and a gate pad contact electrode according to a mask process.
본 발명은 화소 전극과 공통 전극 사이에 인가되는 구동 전압을 줄이면서, 화소 투과율을 향상시킨 효과가 있다.The present invention has the effect of improving the pixel transmittance while reducing the driving voltage applied between the pixel electrode and the common electrode.
또한, 본 발명은 데이터 라인 영역과 화소 영역의 유기 절연막의 두께를 다르게 형성하여 데이터 라인 영역에서 발생되는 기생 커패시턴스를 줄여 고해상도 및 저전력 액정표시장치를 구현할 수 있다.
In addition, the present invention may implement a high resolution and low power liquid crystal display by reducing parasitic capacitance generated in the data line region by forming different thicknesses of the organic insulating layers of the data line region and the pixel region.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역을 도시한 도면이다.
도 2a 내지 도 2j는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.
도 3a 및 도 3b는 종래 유기 절연막 두께와 본 발명의 유기 절연막 두께를 비교한 도면이다.
도 4는 유기 절연막의 두께에 따라 구동 전압의 변화를 도시한 그래프이다.1 is a view illustrating a pixel area of a thin film transistor array substrate according to the present invention.
2A to 2J are diagrams illustrating a manufacturing process of a thin film transistor array substrate according to the present invention.
3A and 3B are diagrams comparing conventional organic insulating film thicknesses with organic insulating film thicknesses of the present invention.
4 is a graph illustrating a change in driving voltage according to the thickness of the organic insulating layer.
이하, 본 발명의 실시 예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like numbers refer to like elements throughout.
또한, 실시예의 설명에 있어서, 각 패턴, 층, 막, 영역 또는 기판 등이 각 패턴, 층, 막, 영역 또는 기판 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. In addition, in the description of the embodiments, each pattern, layer, film, region, or substrate is formed on or under the pattern of each pattern, layer, film, region, or substrate. In the case described, "on" and "under" include both those that are formed "directly" or "indirectly" through other components.
또한, 각 구성요소의 상, 옆 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.In addition, the criteria for the top, side or bottom of each component will be described with reference to the drawings. The size of each component in the drawings may be exaggerated for the sake of explanation and does not mean the size actually applied.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역을 도시한 도면이다.1 is a view illustrating a pixel area of a thin film transistor array substrate according to the present invention.
도 1을 참조하면, 본 발명의 횡전계 방식 액정표시장치는 복수개의 화소 영역이 형성되는 표시 영역과 패드 영역이 형성되는 비표시 영역으로 구분되고, 게이트 라인(101)과 데이터 라인(103)이 교차 배열되어 화소 영역(sub-pixel region)을 정의한다.Referring to FIG. 1, a transverse electric field type liquid crystal display device according to an exemplary embodiment of the present invention is divided into a display area in which a plurality of pixel areas are formed and a non-display area in which a pad area is formed, and the
상기 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에는 스위칭 소자인 박막 트랜지스터(TFT)가 배치되어 있다. 박막 트랜지스터는, 상기 게이트 라인(101)보다 폭이 넓게 화소 영역 방향으로 인출된 게이트 전극(101a), 소스/드레인 전극 및 채널층(미도시)을 포함한다. The thin film transistor TFT, which is a switching element, is disposed in an area where the
상기 화소 영역에는 플레이트(plate) 구조를 갖는 화소 전극(129)이 상기 데이터 라인(103)과 평행한 방향으로 배치되어 있다. 또한, 상기 화소 전극(129) 상에는 다수개의 슬릿 구조로 형성된 공통 전극(150)이 교대로 배치되어 있다. 또한, 화소 영역의 둘레에는 상기 공통 전극(150)과 일체로 형성된 공통 라인(151)이 배치되어 있다. 상기 공통 라인(151)은 화소 영역의 둘레를 따라 게이트 라인(101) 및 데이터 라인(103)과 오버랩되어 있다.The
또한, 본 발명의 화소 전극(129)과 공통 전극(150)은 상기 게이트 라인(101)과 평행한 화소 중심선을 중심으로 상기 데이터 라인(103) 방향을 따라 상하 대칭 구조로 형성되어 있다. 또한, 상기 공통 전극(150)과 화소 전극(129)은 화소 중심선을 중심으로 상하 방향으로 각각 소정의 각도를 갖도록 형성된다.In addition, the
또한, 상기 화소 전극(129)은 사각형 플레이트(plate) 형태로 형성되어 있지만, 이는 고정된 것이 아니다. 따라서, 상기 공통 전극(150)과 같이 다수개의 슬릿 구조로 형성될 수 있다.In addition, the
또한, 본 발명에서는 박막 트랜지스터 영역에서의 기생 커패시턴스를 줄이기 위해 박막 트랜지스터와 오버랩되는 공통 라인(151)의 일부를 제거하여 오픈(OP) 영역을 형성하였다. 따라서, 게이트 전극(101), 소스/드레인 전극 상부에는 투명성 도전물질로된 공통 라인(151)이 존재하지 않는다.
In the present invention, in order to reduce parasitic capacitance in the thin film transistor region, a part of the
또한, 액정표시장치의 게이트 패드 영역에는 상기 게이트 라인(101)으로부터 연장된 게이트 패드(110)가 형성되고, 상기 게이트 패드(110) 상에는 제 1 콘택홀(231)을 통해 서로 전기적으로 콘택된 게이트 패드 콘택전극(310)이 형성된다.In addition, a
또한, 액정표시장치의 데이터 패드 영역에는 상기 데이터 라인(103)으로부터 연장된 데이터 패드(120)가 형성되고, 상기 데이터 패드(120) 상에는 제 2 콘택홀(233)을 통해 서로 전기적으로 콘택된 데이터 패드 콘택전극(320)이 형성된다.
In addition, a
도 2a 내지 도 2i는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.2A to 2I are views illustrating a manufacturing process of a thin film transistor array substrate according to the present invention.
도 2a를 참조하면, 투명성 절연물질로 된 하부기판(100) 상에 금속막을 스퍼터링 방식으로 증착한 다음, 제 1 마스크 공정에 따라 표시 영역인 화소 영역에 게이트 전극(101a)을 형성하고, 비표시 영역인 패드 영역에 게이트 패드(110)를 형성한다.Referring to FIG. 2A, a metal film is deposited on a
제 1 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 감광막(photo resist)을 형성한 다음, 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 식각 공정을 진행한다. In the first mask process, a photoresist, which is a photosensitive material, is formed on the deposited metal film, and then a photoresist pattern is formed by an exposure and development process using a mask, and an etching process is performed using the photoresist pattern as a mask. .
상기와 같이, 제 1 마스크 공정에서는 게이트 전극(101a) 및 게이트 패드(110) 뿐 아니라 게이트 라인(도 1의 도면부호 101)도 함께 형성된다.As described above, in the first mask process, not only the
상기 제 1 마스크 공정에서 형성하는 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 또는 투명성 도전물질인 ITO, IZO 및 ITZO 중 적어도 하나 이상을 적층하여 형성할 수 있다.The metal film formed in the first mask process is formed from molybdenum (Mo), titanium (Ti), tantalum (Ta), tungsten (W), copper (Cu), chromium (Cr), aluminum (Al), or a combination thereof. It may be formed by laminating at least one of an alloy or a transparent conductive material ITO, IZO and ITZO.
도면에서는 게이트 전극(101a)과 게이트 패드(110)가 두개의 금속층이 적층된 구조로 형성되어 있지만, 이것은 고정된 것이 아니므로 단일 금속층 또는 3개 이상의 금속층으로 적층하여 형성할 수 있다.In the drawing, the
상기와 같이, 게이트 전극(101a) 등이 하부 기판(100) 상에 형성되면, 도 2b 및 도 2c에 도시한 바와 같이, 게이트 절연막(102), 비정질 실리콘막 및 도핑된 비정질 실리콘막(n+ 또는 p+)으로 구성된 반도체층(124)를 순차적으로 형성한 다음 제 2 마스크 공정에 따라 게이트 전극(101a) 상부의 게이트 절연막(102) 상에 채널층(114)을 형성한다.
As described above, when the
그런 다음, 도 2d에 도시한 바와 같이, 채널층(114)이 형성된 하부기판(100) 상에 투명성 도전물질을 형성하고, 제 3 마스크 공정에 따라 화소 영역에 화소 전극(129)을 형성한다. 상기 투명성 도전물질은 ITO, IZO 및 ITZO 중 어느 하나를 사용할 수 있다.Next, as shown in FIG. 2D, a transparent conductive material is formed on the
상기와 같이, 하부기판(100) 상에 화소 전극(129)이 형성되면, 도 2e 및 도 2f에 도시한 바와 같이, 소스/드레인 금속막(217)을 하부기판(100)의 전 영역에 형성한다. 이후, 소스/드레인 금속막(217)이 형성된 하부기판(100) 상에 감광막을 형성한 다음, 제 4 마스크 공정에 따라 제 1 감광막 패턴(500)을 형성한다. 그런 다음, 제 1 감광막 패턴(500)을 마스크로 하여 식각 공정을 진행하여, 소스/드레인 전극(117a, 117b), 데이터 라인(103) 및 데이터 패드(120)를 형성한다.As described above, when the
상기 드레인 전극(117b)은 별도 콘택 공정 없이 화소 전극(129)과 직접 콘택된다.The
상기 소스/드레인 금속막(217)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.The source /
그런 다음, 도 2g 및 2h에 도시한 바와 같이, 소스/드레인 전극(117a, 117b)이 형성된 하부기판(100) 전 영역에 순차적으로 보호막(119)과 유기 절연막(250)을 형성한다.Next, as shown in FIGS. 2G and 2H, the
그런 다음, 하프톤 마스크 또는 회절 마스크를 사용하는 제 5 마스크 공정에 따라 게이트 패드와 데이터 패드 영역에 각각 제 1 콘택홀(231) 및 제 2 콘택홀(233)을 형성하고, 화소 전극(129)과 대응되는 유기 절연막(250) 일부를 제거한다. 즉, 제 5 마스크 공정에서 사용되는 마스크는 비투과 영역, 반투과 영역 및 비투과영역을 갖는데, 투과 영역은 상기 제 1 및 제 2 콘택홀(231, 233)과 대응되고, 화소 영역은 반투과 영역과 대응된다.Thereafter, a
따라서, 상기 화소 전극(129)이 형성되어 있는 영역의 유기 절연막(250)의 두께는 데이터 라인(103) 등이 형성된 비표시 영역보다 얇은 두께를 갖는다.Therefore, the thickness of the organic insulating
상기 유기 절연막(250)은 상기 보호막(119) 보다 낮은 유전율을 갖는 것이 바람직하다. 유전율은 3.0 내지 4.0일 수 있고, 바람직하게는, 유기 절연막(250)의 유전율은 3.4 내지 3.8일 수 있다. 상기 유기 절연막(119)의 두께는 3 내지 6 ㎛일 수 있다. 이와 같이 저유전율을 갖는 유기 절연막(250)을 사용하면 보호막(119)의 두께는 1000Å 내외로 형성할 수 있어, 증착 및 식각 공정에서의 손실(loss)을 줄일 수 있다.The organic insulating
또한, 상기 유기 절연막(250)은 아크릴계 수지로 형성될 수 있다. 상기 아크릴계 수지는 포토 아크릴(photo acryl)을 포함하나, 이에 제한되지는 않는다. 즉, 상기 유기 절연막(250)은 저유전율을 갖는 물질이라면 상기의 포토 아크릴에 제한되지 않는다.In addition, the organic insulating
또한, 상기 유기 절연막(250) 상에 제 1 및 2 콘택홀(231, 233)이 형성되더라도 게이트 패드(110)와 데이터 패드(120)는 보호막(119)에 의해 덮여져 있다. 따라서, 상기 유기 절연막(250)을 마스크로 하여 건식각 공정을 진행하여 상기 제 1 콘택홀(231)과 제 2 콘택홀(233)에서 각각 게이트 패드(110)와 데이터 패드(120)를 외부로 노출시킨다.
In addition, even when the first and second contact holes 231 and 233 are formed on the organic insulating
그런 다음, 도 2i 및 도 2j에 도시한 바와 같이, 유기 절연막(250)이 형성된 하부 기판(110)의 전면에 투명성 도전막(140)을 형성한 다음, 감광막을 형성한다. 제 6 마스크 공정에 따라 제 2 감광막 패턴(600)을 형성한다. 투명성 도전물질은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 일 수 있다. Then, as illustrated in FIGS. 2I and 2J, a transparent
상기 제 2 감광막 패턴(600)의 일부들은 제 1, 2 콘택홀(231, 233)에 채워져 있다. 이는 식각 공정에 의해 투명성 도전막(140)이 제거되지 않게 하여 게이트 패드 콘택전극(310)과 데이터 패드 콘택전극(320)을 형성하기 위함이다.Portions of the
그런 다음, 상기 제 2 감광막 패턴(600)을 마스크로 하여 투명성 도전막(140)을 식각한다. 하부기판(100) 상에는 공통전극(150)과 공통 라인(151)이 형성된다. 또한, 제 1 콘택홀(231) 영역에는 게이트 패드 콘택전극(310)이 형성되고, 제 2 콘택홀(233) 영역에는 데이터 패드 콘택전극(320)이 형성된다.Thereafter, the transparent
상기 공통 라인(151)은 데이터 라인(103)을 감싸는 구조로 형성되고, 게이트 전극(101a)이 형성된 영역의 투명성 도전막을 제거하여 오픈(OP) 영역을 형성하였다. 이와 같은 오픈 영역은 박막 트랜지스터와 공통 라인(151) 사이에서 발생 될 수 있는 기생 용량을 줄이기 위함이다.The
또한, 본 발명에서는 화소 전극(129) 상에 형성되는 유기 절연막(250)의 두께가 데이터 라인(103) 영역 보다 얇게 형성되기 때문에 수직 투과율이 향상되고, 화소 구동 전압을 낮출 수 있다.In the present invention, since the thickness of the organic insulating
또한, 본 발명에서는 데이터 라인(103) 상에는 저유전율 특성을 갖는 유기 절연막(250)이 형성되어 있고, 유기 절연막(250) 상에 공통 라인(151)이 형성되기 때문에 데이터 라인(103)과 공통 라인(151) 사이에서 발생될 수 있는 기생 커패시턴스의 크기를 줄일 수 있다.
In the present invention, since the organic insulating
도 3a 및 도 3b는 종래 유기 절연막 두께와 본 발명의 유기 절연막 두께를 비교한 도면이고, 도 4는 유기 절연막의 두께에 따라 구동 전압의 변화를 도시한 그래프이다.3A and 3B are diagrams comparing the thickness of a conventional organic insulating film and the thickness of an organic insulating film of the present invention, and FIG. 4 is a graph showing a change in driving voltage according to the thickness of the organic insulating film.
먼저, 도 4를 참조하면, 보호막(PAS)의 두께가 1000Å을 기준으로 유기 절연막의 두께가 각각 5000Å, 10000Å, 15000Å인 경우의 구동 전압이 도시되어 있다.First, referring to FIG. 4, a driving voltage when the thickness of the organic insulating layer is 5000 kV, 10000 kPa, or 15000 kPa is shown based on 1000 kPa of the protective film PAS.
95% 이상의 투과율을 유지하는 조건에서 유기 절연막의 두께가 점차적으로 두꺼워짐에 따라 구동 전압이 5.5V, 6.5V, 8V로 증가하는 것을 볼 수 있다.It can be seen that the driving voltage increases to 5.5V, 6.5V, and 8V as the thickness of the organic insulating layer is gradually thickened under the condition of maintaining transmittance of 95% or more.
도면에서는 표시되지 않았지만, 유기 절연막의 두께가 두꺼워질 수 록 구동 전압은 증가하지만, 데이터 라인 영역에서는 기생 커패시턴스(Ccd)가 줄어드는 이점이 있다.Although not shown in the drawing, as the thickness of the organic insulating layer increases, the driving voltage increases, but the parasitic capacitance Ccd decreases in the data line region.
하지만, 단순히 기생 커패시턴스를 줄이기 위해 유기 절연막의 두께를 두껍게 형성하면, 그래프에 도시된 바와 같이, 화소 영역의 투과율과 구동 전압이 점점 증가하는 문제가 있다.However, if the thickness of the organic insulating layer is formed to simply reduce the parasitic capacitance, there is a problem that the transmittance and the driving voltage of the pixel region are gradually increased as shown in the graph.
도 3a 및 도 3b를 참조하면, 기판(S) 상에 게이트 절연막(GI)을 사이에 두고 데이터 라인(DL)이 형성되어 있다. 데이터 라인(DL) 상에는 보호막(PAS)과 유기 절연막(PA)이 각각 L의 두께로 형성되어 있다. 상기 데이터 라인(DL)과 대응되는 유기 절연막 상에는 공통 라인(CL)이 형성되어 있고, 데이터 라인(DL)과 인접한 화소 영역에는 유기 절연막을 사이에 두고 화소 전극(PE)과 공통 전극(CE)이 각각 형성되어 있다.3A and 3B, the data line DL is formed on the substrate S with the gate insulating layer GI interposed therebetween. On the data line DL, the passivation film PAS and the organic insulation film PA are formed to have a thickness of L, respectively. The common line CL is formed on the organic insulating layer corresponding to the data line DL, and the pixel electrode PE and the common electrode CE are disposed in the pixel region adjacent to the data line DL with the organic insulating layer interposed therebetween. Each is formed.
도 3a에서와 같이 종래 기술에서는 기판(S) 상에 일괄적으로 유기 절연막(PA)을 고르게 형성하였기 때문에 화소 영역에서의 유기 절연막(PA) 두께는 데이터 라인(DL)의 두께(L)와 같다.In FIG. 3A, since the organic insulating film PA is uniformly formed on the substrate S in the related art, the thickness of the organic insulating film PA in the pixel area is the same as the thickness L of the data line DL. .
하지만, 도 3b와 같은 본 발명에서는 하프톤 마스크 또는 회절 마스크를 이용하여 화소 영역에서의 유기 절연막(PA) 두께(d2)와 데이터 라인 영역에서의 유기 절연막(PA) 두께(L)를 서로 다르게 형성하였다. 즉, 화소 영역에서의 유기 절연막(PA)의 두께(d2)는 데이터 라인 영역에서의 유기 절연막(PA) 두께(L)보다 훨씬 작은 두께로 형성된다.However, in the present invention as shown in FIG. 3B, the organic insulating film PA thickness d2 in the pixel region and the organic insulating film PA thickness L in the data line region are differently formed using a halftone mask or a diffraction mask. It was. That is, the thickness d2 of the organic insulating film PA in the pixel region is formed to be much smaller than the thickness L of the organic insulating film PA in the data line region.
따라서, 본 발명에서는 데이터 라인 영역에서의 기생 커패시턴스를 종래 기술에서와 같이 줄이면서, 화소 영역의 투과율 및 화소 구동 전압을 낮추었다.
Therefore, in the present invention, the parasitic capacitance in the data line region is reduced as in the prior art while lowering the transmittance and pixel driving voltage of the pixel region.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Although the above description has been made with reference to the embodiments, these are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains should not be exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.
101: 게이트 라인 150: 공통 전극
151: 공통 라인 103: 데이터 라인
129: 화소 전극 250: 유기 절연막
119: 보호막 OP: 오픈 영역101: gate line 150: common electrode
151: common line 103: data line
129: pixel electrode 250: organic insulating film
119: shield OP: open area
Claims (6)
상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인;
상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자;
상기 화소 영역에 상기 데이터 라인과 평행한 방향하고, 상기 화소 영역의 중앙을 중심으로 상하 서로 대칭 구조를 갖는 화소 전극; 및
상기 화소 전극과 데이터 라인 상부에 각각 배치되는 공통 전극 및 공통 라인을 포함하고,
상기 화소 전극과 데이터 라인 상부에는 각각 보호막과 유기 절연막을 사이에 공통 전극과 공통 라인이 형성되고, 상기 화소 전극 상에 형성된 유기 절연막의 두께는 상기 데이터 라인 영역에 형성된 유기 절연막 두께보다 작은 두께를 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
Board;
Gate lines and data lines cross-arranged to define pixel regions on the substrate;
A switching element disposed in an intersection region of the gate line and the data line;
A pixel electrode in a direction parallel to the data line in the pixel area, and having a symmetrical structure up and down with respect to the center of the pixel area; And
A common electrode and a common line disposed on the pixel electrode and the data line, respectively;
A common electrode and a common line are formed between the passivation layer and the organic insulating layer on the pixel electrode and the data line, respectively, and the thickness of the organic insulating layer formed on the pixel electrode has a thickness smaller than that of the organic insulating layer formed in the data line region. Thin film transistor array substrate, characterized in that.
상기 기판 상에 금속막을 형성한 다음, 마스크 공정에 따라 표시 영역에 게이트 전극 및 게이트 라인을 형성하고, 비표시 영역에서는 게이트 패드를 형성하는 단계;
상기 게이트 전극 등이 형성된 기판 상에 게이트 절연막 및 채널층을 순차적으로 형성하는 단계;
상기 채널층이 형성된 기판 상에 화소 전극을 형성하고, 계속해서 소스ㆍ드레인 금속막을 형성한 다음, 소스ㆍ드레인 전극, 데이터 라인 및 데이터 패드를 형성하는 단계;
상기 소스ㆍ드레인 전극 등이 형성된 기판 상에 보호막 및 유기 절연막을 형성한 다음, 하프톤 마스크 또는 회절 마스크를 이용하여 게이트 패드 영역과 대응되는 영역에 제 1 콘택홀, 데이터 패드 영역과 대응되는 영역에 제 2 콘택홀 및 화소 전극과 대응되는 유기 절연막의 두께는 다른 영역보다 얇게 형성하는 단계;
상기 제 1, 2 콘택홀이 형성된 유기 절연막을 마스크로 하여 상기 게이트 패드와 데이터 패드를 노출시키는 단계; 및
상기 제 1 및 제 2 콘택홀이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 마스크 공정에 따라 공통 전극, 공통 라인, 데이터 패드 콘택전극 및 게이트 패드 콘택전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판 제조방법.
Providing a substrate divided into a display area and a non-display area;
Forming a metal film on the substrate, forming a gate electrode and a gate line in a display area according to a mask process, and forming a gate pad in a non-display area;
Sequentially forming a gate insulating film and a channel layer on the substrate on which the gate electrode and the like are formed;
Forming a pixel electrode on the substrate on which the channel layer is formed, subsequently forming a source / drain metal film, and then forming a source / drain electrode, a data line, and a data pad;
A protective film and an organic insulating film are formed on the substrate on which the source and drain electrodes are formed, and then, using a halftone mask or a diffraction mask, a region corresponding to the gate pad region and a region corresponding to the first contact hole and data pad region are formed. Forming a thickness of the organic insulating layer corresponding to the second contact hole and the pixel electrode to be thinner than other regions;
Exposing the gate pad and the data pad using the organic insulating layers having the first and second contact holes as masks; And
Forming a transparent conductive material on the substrate on which the first and second contact holes are formed, and then forming a common electrode, a common line, a data pad contact electrode, and a gate pad contact electrode according to a mask process Substrate manufacturing method.
5. The method of claim 4, wherein the pixel electrode and the drain electrode are in direct contact.
The method of claim 4, wherein the passivation layer has a thickness of 1000 ns.
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