KR20120002884A - 어레이 기판 및 이를 포함하는 액정표시장치 - Google Patents

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Abstract

액정표시장치의 어레이 기판에 불량 발생시 리페어(Repair)를 용이하게 하여 수율을 향상시킬 수 있는 액정표시장치의 어레이 기판이 제공된다. 액정표시장치의 어레이 기판은, 제1 영역과 제2 영역을 포함하는 절연기판 상에 제1 방향으로 형성된 게이트 배선, 상기 게이트 배선과 절연되어 수직 교차하도록 제2 방향으로 형성된 데이터 배선, 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되는 박막트랜지스터 및 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되며, 상기 박막트랜지스터와 전기적으로 연결되는 화소 전극을 포함하는 액정표시장치의 어레이 기판에 있어서, 상기 화소 전극은 상기 박막트랜지스터 상부에 형성되며, 상기 제1 영역에 형성되는 상기 화소 전극은 상기 게이트 배선과 오버랩되지 않도록 형성된다.

Description

어레이 기판 및 이를 포함하는 액정표시장치{Array substrate and liquid crystal display comprising the same}
본 발명은 액정표시장치의 어레이 기판에 관한 것으로, 보다 상세하게는 액정표시장치의 어레이 기판에 불량 발생시 리페어(Repair)를 용이하게 하여 수율을 향상시킬 수 있는 액정표시장치의 어레이 기판에 관한 것이다.
일반적으로 액정표시장치(Liquid Crystal Display; LCD)는 액티브 매트릭스(Active Matrix) 형태로 배열된 화소들에 화상정보에 따른 데이터신호를 개별적으로 공급하여 화소들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있는 표시장치이다.
액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판 및 컬러필터 기판과 어레이 기판 사이에 개재된 액정으로 이루어진다. 이러한 액정표시장치는 공통전극과 화소 전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구성을 개략적으로 설명한다.
도 1은 일반적인 액정표시장치를 나타내는 도면이다.
도 1에 도시된 바와 같이, 액정패널(11)은 액정층(14)을 사이에 두고 서로 이격하여 구성된 제1 기판(5)과 제2 기판(10)으로 구성되며, 제1 기판(5)의 일면에는 블랙 매트릭스(6)와 적색, 녹색, 청색을 포함하는 컬러필터(7) 및 컬러필터(7) 상에 형성된 투명한 공통전극(9)이 구성된다.
제1 기판(5)과 대응되는 제2 기판(10)에는 서로 수직하게 교차하도록 게이트 배선(15)과 데이터 배선(26)이 형성되며, 게이트 배선(15)과 데이터 배선(26)의 교차에 의해 다수의 화소영역(P)이 정의되고, 게이트 배선(15)과 데이터 배선(26)의 교차지점에는 박막트랜지스터(T)가 형성된다.
박막트랜지스터(T)는 화소 전극(32)과 전기적으로 연결되어 화소 전극(32)과 공통전극(9) 사이에 형성된 수직 전계에 의해 액정층(14)이 배열되어 액정의 배열방향에 따라 빛의 세기를 조절하게 된다.
이하, 도 2를 참조하여 박막트랜지스터를 포함한 액정표시장치의 어레이 기판의 구조에 대해 설명한다.
도 2는 듀얼 게이트(dual gate) 구조의 박막트랜지스터를 포함한 액정표시장치의 어레이 기판의 단면도이다.
도 2에 도시된 바와 같이, 투명한 절연기판(10) 상에는 가로 방향으로 연장된 게이트 배선(15)이 형성되어 있으며, 게이트 전극을 포함한 게이트 배선(15) 위에는 게이트 절연막(17)이 형성되어 있다.
게이트 절연막(17) 위에는 반도체층(20)이 형성되어 있다. 여기에서, 반도체층(20)은 비정질 실리콘층 또는 다결정 실리콘층으로 형성될 수 있으며, 다결정 실리콘층으로 형성된 박막트랜지스터는 비정질 실리콘층으로 형성된 박막트랜지스터에 비해 캐리어의 이동도가 빨라 대면적 액정패널에 주로 사용되고 있다.
반도체층(20) 위에는 n형 불순물이 고농도로 도핑되어 있는 저항성 접촉층(22, 23)이 형성되어 있다. 저항성 접촉층(22, 23) 위에는 소스 및 드레인 전극(27, 28)이 형성되어 있다.
반도체층(20), 저항성 접촉층(22, 23), 소스 및 드레인 전극(27, 28) 위에는 절연막으로 이루어진 보호막(30)이 형성되어 있다. 보호막(30)에는 게이트 배선(15)의 일부분을 노출시키는 콘택홀(31)이 형성되어 있다.
보호막(30) 위에는 투명한 전극으로 이루어지는 화소 전극(32)이 형성되어 있으며, 게이트 배선(15)은 콘택홀(31)을 통해 화소 전극(32)과 전기적으로 연결되어 있다.
상기와 같이, 듀얼 게이트 구조의 박막트랜지스터를 포함한 액정표시장치의 어레이 기판에 불량이 발생하게 되면, 레이저를 사용하여 불량이 발생한 부분을 리페어하게 된다. 이때, 도 2에서와 같이, 'A' 부분에 형성된 탑 게이트(top gate)인 화소 전극(32)과 'B' 부분에 형성된 바텀 게이트(bottom gate)인 게이트 배선(15) 간에 쇼트(short) 불량이 발생하게 되어 리페어 하는데 어려움이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 액정표시장치의 어레이 기판에 불량 발생시 리페어를 용이하게 하여 수율을 향상시킬 수 있는 액정표시장치의 어레이 기판을 제공함에 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적들을 달성하기 위하여, 본 발명의 일실시예에 따른 액정표시장치의 어레이 기판은, 제1 영역과 제2 영역을 포함하는 절연기판 상에 제1 방향으로 형성된 게이트 배선, 상기 게이트 배선과 절연되어 수직 교차하도록 제2 방향으로 형성된 데이터 배선, 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되는 박막트랜지스터 및 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되며, 상기 박막트랜지스터와 전기적으로 연결되는 화소 전극을 포함하는 액정표시장치의 어레이 기판에 있어서, 상기 화소 전극은 상기 박막트랜지스터 상부에 형성되며, 상기 제1 영역에 형성되는 상기 화소 전극은 상기 게이트 배선과 오버랩되지 않도록 형성된다.
상기 제1 영역은 리페어 영역이고, 상기 제2 영역은 박막트랜지스터 형성 영역이다.
상기 제1 영역에 형성되는 화소 전극은 상기 게이트 배선과 오버랩되지 않도록 다수의 패턴으로 형성된다.
상기 패턴 사이의 간격은 4㎛ 이상이다.
상기 제2 영역에 형성되는 화소 전극은 상기 다수의 패턴으로 형성된다.
상기 박막트랜지스터는 상기 게이트 배선에서 연장된 게이트 전극, 반도체층, 상기 데이터 배선에 연장된 소스 전극 및 상기 소스 전극과 소정간격 이격되도록 형성된 드레인 전극을 포함한다.
상기 반도체층은 지그재그 형상으로 형성된다.
상기 박막트랜지스터는 듀얼 게이트 구조이다.
상기 제1 영역에 형성된 게이트 배선은 상기 화소 전극과 전기적으로 연결된다.
상기 제2 영역에 형성되는 게이트 배선은 단일 패턴으로 형성된다.
또한, 본 발명의 일실시예에 따른 액정표시장치는, 블랙 매트릭스와 적색, 녹색, 청색을 포함하는 컬러필터가 형성된 컬러필터 기판, 상기 컬러필터 기판과 서로 대응되도록 배치되며, 제1 영역과 제2 영역을 포함하는 절연기판 상에 제1 방향으로 형성된 게이트 배선, 상기 게이트 배선과 절연되어 수직 교차하도록 제2 방향으로 형성된 데이터 배선, 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되는 박막트랜지스터 및 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되어 상기 박막트랜지스터와 전기적으로 연결되며, 상기 게이트 배선과 오버랩되지 않도록 형성되는 화소 전극을 포함하는 어레이 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 개재된 액정층을 포함한다.
상기 제1 영역은 리페어 영역이고, 상기 제2 영역은 박막트랜지스터 형성 영역이다.
상기 제1 영역에 형성되는 화소 전극은 상기 게이트 배선과 오버랩되지 않도록 다수의 패턴으로 형성된다.
상기 패턴 사이의 간격은 4㎛ 이상이다.
상기 제2 영역에 형성되는 화소 전극은 상기 다수의 패턴으로 형성된다.
상기 박막트랜지스터는 상기 게이트 배선에서 연장된 게이트 전극, 반도체층, 상기 데이터 배선에 연장된 소스 전극 및 상기 소스 전극과 소정간격 이격되도록 형성된 드레인 전극을 포함한다.
상기 반도체층은 지그재그 형상으로 형성된다.
상기 박막트랜지스터는 듀얼 게이트 구조이다.
상기 제1 영역에 형성된 게이트 배선은 상기 화소 전극과 전기적으로 연결된다.
상기 제2 영역에 형성되는 게이트 배선은 단일 패턴으로 형성된다.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 어레이 기판은 액정표시장치의 어레이 기판에 불량 발생시 리페어를 용이하게 하여 수율을 향상시킬 수 있는 효과를 제공한다.
도 1은 일반적인 액정표시장치를 나타내는 도면.
도 2는 듀얼 게이트(dual gate) 구조의 박막트랜지스터를 포함한 액정표시장치의 어레이 기판의 단면도.
도 3은 본 발명의 일실시예에 따른 액정표시장치의 어레이 기판의 배치도.
도 4는 도 3의 I-I'와 II-II'선을 따라 절단한 단면도.
도 5는 본 발명의 다른 실시예에 따른 액정표시장치의 어레이 기판의 배치도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 액정표시장치의 어레이 기판의 배치도이다.
도 3에 도시된 바와 같이, 절연기판(110)은 리페어 영역(a)과 박막트랜지스터 형성 영역(b)을 포함한다. 리페어 영역(a)은 절연기판(110)에 불량 발생시 리페어를 위한 배선들이 형성되는 영역이며, 박막트랜지스터 형성 영역(b)은 듀얼 게이트 구조를 갖는 박막트랜지스터가 형성되는 영역이다. 여기서, 리페어 영역(b)에 형성되는 배선들은 박막트랜지스터 형성 영역(b)에 형성되는 배선들과 함께 형성된다.
절연기판(110) 상에는 가로 방향으로 게이트 배선(115)이 형성되어 있다. 이때, 박막트랜지스터 형성 영역(b)에 형성되는 게이트 배선(1150은 단일 패턴으로 형성되어 있다.
게이트 배선(115) 위에는 반도체층(120)이 형성되어 있으며, 이때에 반도체층(120)은 지그재그 형상으로 형성되어 있다. 반도체층(120) 위에는 소스 및 드레인 전극(127, 128)이 형성되어 있으며, 소스 및 드레인 전극(127, 128) 위에는 제1 및 제2 서브 화소 전극(132a, 132b)을 포함하는 화소 전극(132)이 형성되어 있다.
본 발명의 일실시예서는 도 3에서와 같이, 절연기판(110) 상의 리페어 영역(a)에 형성되는 제1 및 제2 화소 전극(132a, 132b)이 하부에 형성된 게이트 배선(115)과 오버랩되지 않도록 형성된다. 이때, 제1 및 제2 화소 전극(132a, 132b)들은 소정 간격(D)을 갖도록 형성되며, 제1 및 제2 서브 화소 전극(132a, 132b) 사이의 간격(D)은 4㎛ 이상일 수 있다.
또한, 본 발명에서는 박막트랜지스터 형성 영역(b)에 형성되는 제1 및 제2 서브 화소 전극(132a, 132b)도 소정 간격을 갖는 다수의 패턴으로 형성될 수 있다. 이때, 박막트랜지스터 형성 영역(b)에 형성되는 제1 및 제2 서브 화소 전극(132a, 132b) 사이의 간격(D)은 리페어 영역(a)에 형성되는 제1 및 제2 화소 전극(132a, 132b) 사이의 간격(D)과 동일하게 형성될 수 있다.
이렇게 절연기판(100) 상의 리페어 영역(a)에 형성되는 제1 및 제2 서브 화소 전극(132a, 132b)을 하부에 형성된 게이트 배선(115)과 오버랩되지 않도록 형성하게 되면, 어레이 기판에 불량 발생시 레이저를 사용하여 불량이 발생한 부분을 리페어하게 되는데 이때에 제1 및 제2 화소 전극(132a, 132b)과 게이트 배선(115) 간에 쇼트 불량을 방지하여 리페어를 용이하게 진행할 수 있다. 이로 인해 액정표시장치의 수율을 향상시킬 수 있다.
또한, 본 발명에서는 절연기판(100) 상의 리페어 영역(a)에 형성되는 제1 및 제2 서브 화소 전극(132a, 132b)을 두 개의 패턴으로 나누어 형성하는 것에 대해 설명하였으나, 이에 제한되는 것은 아니며, 제1 및 제2 서브 화소 전극(132a, 132b)을 두 개 이상의 패턴으로 형성할 수 도 있다.
도 4는 도 3의 I-I'와 II-II'선을 따라 절단한 단면도이다.
도 4에 도시된 바와 같이, 투명한 절연기판(110) 상에는 가로 방향으로 연장된 게이트 배선(115)이 형성되어 있으며, 게이트 배선(115)에는 게이트 배선(115)으로부터 연장되어 돌기 형태로 이루어진 게이트 전극(미도시)이 형성되어 있다.
또한, 게이트 배선(115)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 그리고, 게이트 배선(115)은 물리적 성질이 다른 두 개의 도전막을 포함하는 다중막 구조를 가질 수 있으며, 이 중 한 도전막은 게이트 배선(115)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(115)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(115) 위에는 게이트 절연막(117)이 형성되어 있으며, 게이트 절연막(117) 위에는 반도체층(120)이 형성되어 있다. 여기에서, 반도체층(120)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 본 발명의 실시예에서는 게이트 배선(115) 상에 섬형으로 형성될 수 있다.
반도체층(120) 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등의 물질로 이루어진 저항성 접촉층(122, 123)이 형성되어 있다. 이러한 저항성 접촉층(122, 123)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 본 발명의 실시예에서와 같이 섬형 저항성 접촉층(122, 123)의 경우, 소스 및 드레인 전극(127, 128) 아래에 위치한다. 또한, 저항성 접촉층(122, 123)은 반도체층(120)과 소스 및 드레인 전극(127, 128) 사이에 형성되어 이들 사이에 접촉 저항을 낮추어 주는 역할을 한다.
저항성 접촉층(122, 123) 위에는 소스 및 드레인 전극(127, 128)이 형성되어 있다. 소스 전극(127)은 반도체층(120)과 적어도 일부분이 오버랩되고, 드레인 전극(128)은 소스 전극(127)과 대향하며 반도체층(120)과 적어도 일부분이 오버랩된다. 여기서, 소스 및 드레인 전극(127, 128)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
반도체층(120), 저항성 접촉층(122, 123), 소스 및 드레인 전극(127, 128) 위에는 절연막으로 이루어진 보호막(130)이 형성되어 있다. 여기에서, 보호막(130)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 또한, 보호막(130)은 유기막의 우수한 특성을 살리면서도 노출된 반도체층(120) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(130)에는 게이트 배선(115)의 일부분을 노출시키는 콘택홀(131)이 형성되어 있다. 보호막(130) 위에는 투명한 전극으로 이루어지는 화소 전극(132)이 형성되어 있다. 이때, 화소 전극(132)은 제1 및 제2 서브 화소 전극(132a, 132b)을 포함하며, ITO 또는 IZO 따위의 투명 도전체 또는 알루미늄 따위의 반사성 도전체로 이루어질 수 있다.
여기서, 절연기판(110) 상의 리페어 영역(a)에 형성된 제1 및 제2 서브 화소 전극(132a, 132b)은 어레이 기판에 불량 발생시 리페어를 용이하게 하기 위해서 제1 서브 화소 전극(132a)과 제2 서브 화소 전극(132b)은 소정 간격을 두고 형성되어 있다. 이때, 제2 서브 화소 전극(132b)은 콘택홀(131)을 통해 게이트 배선(115)과 전기적으로 연결되어 있다.
도 5는 본 발명의 다른 실시예에 따른 액정표시장치의 어레이 기판의 배치도이다.
본 발명의 다른 실시예에 따른 액정표시장치의 어레이 기판의 배치도는 반도체층(120)과 제1 및 제2 서브 화소 전극(132a, 132b)의 패턴이 다르게 형성된 것을 제외하고는 본 발명의 일실시예와 동일하게 배치되어 있다.
도 5에 도시된 바와 같이, 절연기판(110) 상의 리페어 영역(a)에 형성된 제1 및 제2 서브 화소 전극(132a, 132b)은 하부에 형성된 게이트 배선(115)과 오버랩되지 않도록 형성된다. 이때, 제1 및 제2 서브 화소 전극(132a, 132b)들 사이의 간격(D)은 4㎛ 이상일 수 있다.
따라서, 본 발명의 다른 실시예서도 리페어 영역(a)에 형성된 제1 및 제2 서브 화소 전극(132a, 132b)을 하부에 형성된 게이트 배선(115)과 오버랩되지 않도록 형성함으로써 본 발명의 일실시예와 같이 어레이 기판에 불량 발생시 리페어를 용이하게 진행할 수 있다.
상기와 같이, 본 발명은 절연기판 상의 리페어 영역에 형성되는 화소 전극을 하부의 게이트 배선과 오버랩되지 않도록 형성함으로써 어레이 기판에 불량 발생시 리페어를 용이하게 진행할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
110: 절연기판 115: 게이트 배선
117: 게이트 절연막 120: 반도체층
122, 123: 저항성 접촉층 127: 소스 전극
128: 드레인 전극 130: 보호막
131: 콘택홀 132: 화소 전극
132a: 제1 서브 화소 전극 132b: 제2 서브 화소 전극

Claims (20)

  1. 제1 영역과 제2 영역을 포함하는 절연기판 상에 제1 방향으로 형성된 게이트 배선, 상기 게이트 배선과 절연되어 수직 교차하도록 제2 방향으로 형성된 데이터 배선, 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되는 박막트랜지스터 및 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되며, 상기 박막트랜지스터와 전기적으로 연결되는 화소 전극을 포함하는 액정표시장치의 어레이 기판에 있어서,
    상기 화소 전극은 상기 박막트랜지스터 상부에 형성되며, 상기 제1 영역에 형성되는 상기 화소 전극은 상기 게이트 배선과 오버랩되지 않도록 형성되는 것을 특징으로 하는 어레이 기판.
  2. 제1항에 있어서,
    상기 제1 영역은 리페어 영역이고,
    상기 제2 영역은 박막트랜지스터 형성 영역인 것을 특징으로 하는 어레이 기판.
  3. 제1항에 있어서,
    상기 제1 영역에 형성되는 화소 전극은 상기 게이트 배선과 오버랩되지 않도록 다수의 패턴으로 형성되는 것을 특징으로 하는 어레이 기판.
  4. 제3항에 있어서,
    상기 패턴 사이의 간격은 4㎛ 이상인 것을 특징으로 하는 어레이 기판.
  5. 제1항에 있어서,
    상기 제2 영역에 형성되는 화소 전극은 상기 다수의 패턴으로 형성되는 것을 특징으로 하는 어레이 기판.
  6. 제1항에 있어서,
    상기 박막트랜지스터는 상기 게이트 배선에서 연장된 게이트 전극, 반도체층, 상기 데이터 배선에 연장된 소스 전극 및 상기 소스 전극과 소정간격 이격되도록 형성된 드레인 전극을 포함하는 것을 특징으로 하는 어레이 기판.
  7. 제6항에 있어서,
    상기 반도체층은 지그재그 형상으로 형성되는 것을 특징으로 하는 어레이 기판.
  8. 제1항에 있어서,
    상기 박막트랜지스터는 듀얼 게이트 구조인 것을 특징으로 하는 어레이 기판.
  9. 제1항에 있어서,
    상기 제1 영역에 형성된 게이트 배선은 상기 화소 전극과 전기적으로 연결된 것을 특징으로 하는 어레이 기판.
  10. 제1항에 있어서,
    상기 제2 영역에 형성되는 게이트 배선은 단일 패턴으로 형성되는 것을 특징으로 하는 어레이 기판.
  11. 블랙 매트릭스와 적색, 녹색, 청색을 포함하는 컬러필터가 형성된 컬러필터 기판;
    상기 컬러필터 기판과 서로 대응되도록 배치되며, 제1 영역과 제2 영역을 포함하는 절연기판 상에 제1 방향으로 형성된 게이트 배선, 상기 게이트 배선과 절연되어 수직 교차하도록 제2 방향으로 형성된 데이터 배선, 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되는 박막트랜지스터 및 상기 게이트 배선과 데이터 배선의 교차 영역에 형성되어 상기 박막트랜지스터와 전기적으로 연결되며, 상기 게이트 배선과 오버랩되지 않도록 형성되는 화소 전극을 포함하는 어레이 기판; 및
    상기 컬러필터 기판과 어레이 기판 사이에 개재된 액정층을 포함하는 것을 특징으로 하는 액정표시장치.
  12. 제11항에 있어서,
    상기 제1 영역은 리페어 영역이고,
    상기 제2 영역은 박막트랜지스터 형성 영역인 것을 특징으로 하는 액정표시장치.
  13. 제11항에 있어서,
    상기 제1 영역에 형성되는 화소 전극은 상기 게이트 배선과 오버랩되지 않도록 다수의 패턴으로 형성되는 것을 특징으로 하는 액정표시장치.
  14. 제13항에 있어서,
    상기 패턴 사이의 간격은 4㎛ 이상인 것을 특징으로 하는 액정표시장치.
  15. 제11항에 있어서,
    상기 제2 영역에 형성되는 화소 전극은 상기 다수의 패턴으로 형성되는 것을 특징으로 하는 액정표시장치.
  16. 제11항에 있어서,
    상기 박막트랜지스터는 상기 게이트 배선에서 연장된 게이트 전극, 반도체층, 상기 데이터 배선에 연장된 소스 전극 및 상기 소스 전극과 소정간격 이격되도록 형성된 드레인 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  17. 제16항에 있어서,
    상기 반도체층은 지그재그 형상으로 형성되는 것을 특징으로 하는 액정표시장치.
  18. 제11항에 있어서,
    상기 박막트랜지스터는 듀얼 게이트 구조인 것을 특징으로 하는 액정표시장치.
  19. 제11항에 있어서,
    상기 제1 영역에 형성된 게이트 배선은 상기 화소 전극과 전기적으로 연결된 것을 특징으로 하는 액정표시장치.
  20. 제11항에 있어서,
    상기 제2 영역에 형성되는 게이트 배선은 단일 패턴으로 형성되는 것을 특징으로 하는 액정표시장치.
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