KR20110137195A - 인터커넥션 배선방법 및 이를 이용한 실장형 솔레노이드 제조방법 - Google Patents

인터커넥션 배선방법 및 이를 이용한 실장형 솔레노이드 제조방법 Download PDF

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Abstract

본 발명은 기판의 인터커넥션 방법 및 이를 이용한 솔레노이드 제조방법에 관한 것으로, (a) 기판에 매트릭스 형태로 복수개의 비아 홀을 형성시키는 단계; (b) 상기 비아 홀이 형성된 기판에 절연막을 형성하는 단계; (c) 상기 비아 홀에 패터닝을 이용하여 금속박막 형성하는 단계; (d) 상기 비아 홀 상부에 솔더 볼을 위치시키는 단계; 및 (e) 상기 솔더 볼을 가열하여 상기 비아 홀에 채우는 단계를 포함한다.
이와 같은 본 발명을 제공하면, CMP 공정을 수행할 필요가 없고, 제조공정이 간단하고 저렴한 비용으로 빠른 시간에 제작할 수 있으며, 기계적, 전기적 안정성을 확보할 수 있는 장점이 있다.
또한, 칩 또는 기판 내부에 실장형으로 솔레노이드와 같은 인덕터 구조 또한 간단하고 저렴한 비용으로 빠른 시간에 제조할 수 있을 뿐만 아니라, 인덕터의 크기를 미세하게 제작할 수 있는 장점이 있다.

Description

인터커넥션 배선방법 및 이를 이용한 실장형 솔레노이드 제조방법{interconnection wiring method, and package type solenoid using this}
본 발명은 반도체 소자 및 MEMS/NEMS 구조물에서 고형상비 구조물의 배선에 관한 발명으로, 보다 상세하게는 솔더 볼을 이용하여 용이하게 형성할 수 있는 기판의 인터거넥션 방법 및 이를 이용한 솔레노이드 형성방법에 관한 것이다.
주지된 바와 같이, 반도체 소자는 기존에 군사적 목적이나 컴퓨터를 중심으로 사용되었다. 그런데, 인터넷과 통신기술의 발달로 급속히 정보화 사회로 진행되면서, 그 적용의 폭이 점점 넓어지고 있다. 핸드폰, PDA를 위시한 모바일 제품군에서 시작하여 TV, 오디오 등의 전통적 가전제품, 심지어는 가정용 보일러에 이르기까지 전기가 들어가는 곳이면 반도체소자가 사용되지 않는 곳이 없다.
이러 다양한 제품군에 적용되기 위해 다양한 기능의 반도체소자가 요구되며, 특히, 휴대폰 등의 모바일 제품에서는 소형, 다기능, 고속 제품에 대한 요구가 커지고 있다.
그러나, 반도체소자 자체의 미세회로 제조기술은 회로의 복잡함에 따른 개발기간의 연장, 막대한 설비투자, 공정비용의 비약적 증가로 인해 각각의 제품에 적절히 대응하기가 점점 어려워지고 있다. 이에, 하나의 대안으로 같은 종류 또는 다양한 종류의 반도체 소자를 칩 상태(chip level) 또는 웨이퍼 상태(wafer level)로 수직으로 적층하고, 비아패턴으로 적층된 웨이퍼 또는 칩들 간을 회로적으로 상호 연결하여 하나의 패키지로 만드는 일명 시스템 인 패키지(System In Package : 이하, SIP)가 주목되고 있다.
이러한 SIP는 기존의 단일칩 패키지와는 상이하게 수직으로 칩을 쌓게 되므로, 동종 칩의 적층으로 저장밀도를 높이거나, 정보 저장기능, 논리연산 기능의 칩을 쌓아 복합 기능의 패키지를 제조함으로써 적용되는 최종제품을 보다 소형화, 경량화 및 다기능화할 수 있다.
아울러, 상기 SIP는 기존에 개발된 반도체 칩을 조합하여 패키징하는 것이므로, 빠른 개발기간을 가지며, 기존의 설비를 그대로 이용함으로써 최종제품의 부가가치를 향상시키고, 다양한 고객의 요구에 대응이 용이하며, 다양한 제품군을 통해
신규시장을 창출하는 효과를 갖는다.
이하에서는 첨부된 도면을 참조하여 종래의 SIP 구조 및 그 제조방법에 대해서 설명하도록 한다. 도 1은 종래 기술에 따른 SIP의 단면도로서, 동일한 구조를 갖는 칩들을 적층하여 제조한 SIP의 단면도이다.
도 1을 참조하면, SIP는 소정 위치에 비아 패턴들(V1, V2, V3, V4)을 형성시킨 동일한 구조의 칩들(110, 120, 130, 140)을 인쇄회로기판(200) 상에 접착제(A)를 매개로 해서 차례로 적층하고, 상기 칩들(110, 120, 130, 140)을 밀봉하도록 인쇄회로기판(200) 상에 봉지제(M)를 형성한 후, 상기 인쇄회로기판(200) 하부에 솔더볼(S)을 부착시킴으로써 제조된다.
한편, 상기 SIP를 제조하기 위해 칩 대 칩(chip to chip)을 수직으로 쌓고 비아패턴으로 상호 연결함에 있어서, 종래에는 다음과 같은 방법으로 비아패턴을 형성하고 있다. 이하에서는 상기 비아패턴의 형성방법을 자세히 설명하도록 한다. 도 2a 내지 도 2f는 종래 SIP의 비아패턴 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 제조 완료된 웨이퍼(1) 상에 공지의 포토리소그라피 공정에 따라 비아패턴 형성 영역을 노출시키는 마스크패턴(2)을 형성한다. 도 2b를 참조하면, 상기 마스크패턴을 식각장벽으로 이용해서 노출된 웨이퍼 영역들을 식각하여 깊은 트렌치(T)를 형성한다. 그런 다음, 식각장벽으로 이용된 마스크패턴을 제거한다. 이때, 상기 트렌치(T)는 웨이퍼(1)를 관통하지 않는 깊이로 형성한다.
도 2c를 참조하면, 상기 트렌치(T) 표면을 포함한 웨이퍼(1) 전면 상에 절연막(3)과 씨드막(4)을 차례로 형성한 후, 상기 씨드막(4) 상에 비아패턴 형성 영역을 노출시키는 감광막패턴(5)을 형성하고, 상기 노출된 씨드막(4) 부분 상에 Cu와 같은 금속막을 전기 도금 방식으로 형성여 트렌치(T)를 매립하는 비아패턴(6)을 형성한다.
여기서, 상기 비아패턴(6)을 전기 도금 방식으로 형성하는 것에 대하여 설명하였지만, 경우에 따라서는, 전기 도금 방식이 아닌 다마신(damascene) 공법 등 다른 공법을 사용하여 비아패턴을 형성할 수도 있다.
도 2d를 참조하면, 상기 감광막패턴(5)을 선택적으로 제거한 후, 계속해서, 상기 감광막패턴(5)이 제거됨에 따라 노출된 씨드막(4) 부분을 제거한다. 도 2e를 참조하면, 후속하는 후면 그라인딩(back grinding) 공정의 작업성을 위해, 즉, 후면 그라인딩 공정시 웨이퍼 결과물이 손상되는 것을 방지하기 위해 상기 비아패턴(6)이 형성된 웨이퍼의 결과물 전면 상에 유리 재질의 보호막(7)을 형성한다.
도 2f를 참조하면, 상기 비아패턴(6)이 노출되도록 웨이퍼(1)의 후면을 그라인딩하고, 계속해서, 습식 식각 또는 건식 식각공정으로 비아패턴(6)을 제외한 웨이퍼(1) 후면 일부 두께만을 식각하여 비아패턴(6) 하단부의 일부 두께를 돌출시킨다. 그리고 나서, 상기 보호막을 제거한다.
다음으로, 도시하지는 않았지만, 상기 비아패턴(6) 형성이 완료된 웨이퍼를 칩 레벨로 절단한 후, 상기 비아패턴(6)이 구비된 칩들을 인쇄회로기판 상에 차례로 적층하고, 공지된 후속공정을 차례로 진행하여, 도 1에 도시된 바와 같은 SIP를 제조한다.
그러나, 이와같은 고형상비를 가진 구조물의 인터커넥션(Ineterconnection) 또는 배선공정은 상당히 어려운 기술이다. 상술한 바와 같이, 도금을 이용하여 배선을 하는 경우가 많지만, 고 형상비의 도금인 경우 반드시 CMP(chemical mechanical polishing) 등을 거쳐야 하므로 절연성이 떨어지거나 웨이퍼에 손상을 주는 등 많은 문제점이 있다.
상술한 문제를 해결하고자 하는 본 발명의 과제는 CMP 공정을 수행할 필요가 없고, 제조공정이 간단하고 저렴한 비용으로 빠른 시간에 제작할 수 있으며, 기계적, 전기적 안정성을 확보할 수 있는 반도체 소자 등의 배선방법을 제공하고자 함이다.
상술한 문제를 해결하고자 하는 본 발명의 제1 특징은 (a) 기판에 매트릭스 형태로 복수개의 비아 홀을 형성시키는 단계; (b) 상기 비아 홀이 형성된 기판에 절연막을 형성하는 단계; (c) 상기 비아 홀에 패터닝을 이용하여 금속박막 형성하는 단계; (d) 상기 비아 홀 상부에 솔더 볼을 위치시키는 단계; 및 (e) 상기 솔더 볼을 가열하여 상기 비아 홀에 채우는 단계를 포함한다.
여기서, 상기 (c) 단계는, 사진공정을 이용하여 비아 홀을 제외한 영역에 마스크 패턴을 형성하는 단계; 상기 패터닝 된 기판에 금속박막을 증착하는 단계; 및 상기 마스크 패턴을 식각하는 단계를 포함하는 것이 바람직하다.
또한, 상기 (a) 단계는, DRIE(Deep Reactive Ion Etching), 레이저 드릴링 및 sand blasting 중 어느 하나의 방법을 이용하는 것이 바람직하고, 상기 금속막은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 티타늄(Ti), 니켈(Ni) 및 텅스텐(W) 군 중 선택된 어느 하나의 금속 재질을 포함하는 것이 바람직하다.
그리고, 본 발명의 제2 특징은 (a) 기판에 매트릭스 형태로 복수개의 비아 홀을 형성시키는 단계; (b) 상기 적어도 어느 하나의 비아홀 상부와 다른 비아 홀 하부를 대각선으로 복수개의 관통 홀을 형성하는 단계; (c) 상기 비아 홀이 형성된 기판에 절연막을 형성하는 단계; (d) 상기 비아 홀에 패터닝을 이용하여 금속박막 형성하는 단계; (e) 상기 비아 홀 상부에 솔더 볼을 위치시키는 단계; 및 (f) 상기 솔더 볼을 가열하여 상기 비아 홀 및 관통 홀에 채우는 단계를 포함한다.
여기서, 바람직하게는 상기 (d) 단계는, 사진공정을 이용하여 비아 홀을 제외한 영역에 마스크 패턴을 형성하는 단계; 상기 패터닝 된 기판에 금속박막을 증착하는 단계; 및 상기 마스크 패턴을 식각하는 단계를 포함하는 것일 수 있고, 상기 (a) 또는 (b) 단계는, DRIE, 레이저 드릴링 및 sand blasting 중 어느 하나의 방법을 이용하는 것일 수 있다.
또한, 상기 금속막은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 티타늄(Ti), 니켈(Ni) 및 텅스텐(W) 군 중 선택된 어느 하나의 금속 재질을 포함하는 것이 바람직하다.
이와 같은 본 발명을 제공하면, CMP 공정을 수행할 필요가 없고, 제조공정이 간단하고 저렴한 비용으로 빠른 시간에 제작할 수 있으며, 기계적, 전기적 안정성을 확보할 수 있는 장점이 있다.
또한, 칩 또는 기판 내부에 실장형으로 솔레노이드와 같은 인덕터 구조 또한 간단하고 저렴한 비용으로 빠른 시간에 제조할 수 있을 뿐만 아니라, 인덕터의 크기를 미세하게 제작할 수 있는 장점이 있다.
도 1은 종래 기술에 따른 SIP의 단면도로서, 동일한 구조를 갖는 칩들을 적층하여 제조한 SIP의 단면도,
도 2a 내지 도 2f는 종래 SIP의 비아패턴 형성방법을 설명하기 위한 공정별 단면도,
도 3은 본 발명에 따른 기판의 인터커넥션 방법의 공정을 나타낸 도면,
도 4는 본 발명에 따른 또 다른 실시예로서, 상술한 인터커넥션 방법을 이용한 솔레노이드 형성방법을 통한 실장형 솔레노이드를 예시한 도면이다.
이하 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 기판의 인터커넥션 방법의 공정을 나타낸 도면이다. 도 3의 (a)에 나타낸 바와 같이, 먼저 기판(10)에 매트릭스 형태로 복수개의 비아 홀(15)을 형성한다. 기판(10)을 관통하는 비아 홀(15)의 형성방법은 깊은 이온 반응성 에칭(Deep Reactive Ion Etching:DRIE), 레이저 드릴링(Laser drilling), 샌드 블라스팅(sand blasting) 등의 방법을 이용하는 것이 바람직하다.
DRIE는 MEMS 또는 반도체 공정에서 높은 식각비를 구현하고자 사용하는 식각 기술로서, RIE는 Ion들을 빠른속도로 실리콘 기판(10) 등에 충돌시켜 깎아내리는 방법이고, DRIE(deep reactive ion etching)같은 경우는 RIE 에다가 약간의 화학작용을 더한것이다. 즉, 액체 솔루션의 경우 빠른 반면에 그 벽이 수직이지 않고, RIE는 벽이 수직인 대신에 좀 느린데, DRIE 는 둘의 장단점을 더한거라고 볼수 있다.
레이저 드릴링(Laser drilling) 방법은 레이저로 구멍을 뚫는 방법으로서, 화학적 에칭 등에 필수적으로 수행하는 패턴닝 공정을 생략할 수 있는 장점이 있고, 그 밖에 샌드 블라스팅 방법 등이 있다. 외에도 고형상비 구조물을 형성하기 위한 다양한 식각 또는 드릴링의 방법을 사용할 수 있음은 물론이다.
기판(10)에 복수개의 비아 홀(15)이 매트릭스 형태로 배열되어 형성되면, 상부에 산화막 또는 질화막 등 절연막(20)을 형성한다. 기판(10)의 상층에는 다양한 직접회로 등이 상기 비아 홀(15)과 연결되어 형성될 수 있기 때문에 절연막(20)을 형성하여 기판(10)자체에 절연성을 유지해야 한다.(도 3의 (b) 참조)
그리고 나서, 상기 비하 홀 내부 표면에 접착층으로서, 금속막(30)을 형성하게 되는데, 이처럼 비아 홀(15) 내부에 금속층을 형성하기 위해 비아 홀(15) 영역을 제외한 나머지 부분에 패터닝을 하게 된다. 패터닝 방식은 포토 리소그래피(Photo Lithography) 방식인 것이 바람직하며, 증착, 스퍼터링(sputtering), 전기도금, 무전해도금 및 기타 다른 방식을 사용할 수도 있다.(도 3의 (c) 참조)
보다 구체적으로, 사진공정(photo lithography)을 이용하여 비아 홀(15)을 제외한 영역에 마스크 패턴을 형성하는 단계; 상기 패터닝 된 기판(10)에 금속박막을 증착하는 단계; 및 상기 마스크 패턴을 식각하는 단계를 포함하여 금속막(30)을 형성하는 것이 바람직하다. 여기서 금속막(30)은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 티타늄(Ti), 니켈(Ni) 및 텅스텐(W) 군 중 선택된 어느 하나의 금속 재질을 포함하는 것이 바람직하다. 이와 같은 금속재질의 박막은 향후 솔더 볼(40)의 확산을 방지하고, 비아 홀(15) 내부에 도전성 재질의 솔더 볼(40)의 접착력을 높이게 된다.(도 3의 (d) 참조)
다음으로, 금속막(30)이 형성된 비아 홀(15) 상부에 솔더 볼(40)을 위치시키고(도 3의 (e) 참조), 열처리를 하게 되면(도 3의 (f) 참조), 솔더 볼(40)이 가열되어 녹아 흘러들어가면서 비아 홀(15)을 채우게 된다. 이처럼 본 발명의 특징은 종래 도금을 이용하여 인터커넥션 또는 배선을 하는 경우가 아니라, 솔더 볼(40) 및 열처리를 이용하여 손쉽게 고형상비를 갖는 비아 홀(15)에 도전성 물질을 채움으로써, 인터커넥션 배선 공정을 수행하는 것이다. 여기서 솔더 볼 열처리의 적정 온도는 200℃ 내지 300℃로 하는 것이 바람직하다.
이와 같은 방법을 사용하게 되면, 종래의 도금 등의 방법의 경우 반드시 CMP(chemical mechanical polishing) 등을 거쳐야 하므로 절연성이 떨어지거나 웨이퍼에 손상을 주는 경우가 많은 문제점을 극복할 수 있고, 간단하고 저가의 솔더 볼(40)을 이용하여 비아 홀(15)을 채울 수 있어서 공정 단가를 낮출 수 있는 장점이 있다.
그리고 이와 같은 본 발명의 인터커넥션 또는 배선 방법은 반도체 소자 및 MEMS/NEMS 구조물에서 고형상비 구조물의 배선을 위한 기술로 적용할 수 있을 뿐만 아니라, 그리드 배열(Grid Array) 등의 BGA 패키지 테스트 소켓 등을 제조하는 방법으로 적용할 수 있음은 물론이다.
도 4는 본 발명에 따른 또 다른 실시예로서, 상술한 인터커넥션 방법을 이용한 솔레노이드 형성방법을 통한 실장형 솔레노이드를 예시한 도면이다. 도 4에서 예시된 실장형 솔레노이드 또한 도 3의 실시예와 같이 솔더 볼(40)을 이용한 인터커넥션 방법을 사용한다.
구체적으로, (a) 기판(10)에 매트릭스 형태로 복수개의 비아 홀(15)을 형성시키는 단계; (b) 상기 적어도 어느 하나의 비아홀 상부와 다른 비아 홀(15) 하부를 대각선으로 복수개의 관통 홀을 형성하는 단계; (c) 상기 비아 홀(15)이 형성된 기판(10)에 절연막(20)을 형성하는 단계; (d) 상기 비아 홀(15)에 패터닝을 이용하여 금속박막 형성하는 단계; (e) 상기 비아 홀(15) 상부에 솔더 볼(40)을 위치시키는 단계; 및 (f) 상기 솔더 볼(40)을 가열하여 상기 비아 홀(15) 및 관통 홀에 채우는 단계를 포함한다.
즉, 매트릭스 형태의 비아 홀(15)을 형성하고, 접착층으로서 금속막(30)을 형성하고, 솔더 볼(40)을 상기 비아 홀(15) 상부에 위치시킨 후 가열하여 녹여 채우는 방식으로 동일하지만, 또 다른 특징은 어느 하나의 비아 홀(15) 상부와 다른 비아 홀(15) 하부를 대각선으로 연결하는 관통 홀(17)을 형성하고, 기판(10) 상부면의 일부 비아 홀(15)을 도선 연결하여, 솔더 볼을 이용하여 도전성 물질로 채워, 코일이 감긴 형태인 솔레노이드를 형성하는 방법을 제안하는 것이다. 솔레노이드의 감기는 방향은 필요에 따라 선택적으로 구성할 수 있고, 감긴 횟수도 역시 비아 홀 사이에 연결된 대각선의 길이에 따라 선택적으로 구성할 수 있다.
일반적으로 칩 내부 또는 기판(10) 내부에 솔레노이드 형태를 구현하기는 쉽지 않다. 그것은 일정한 대각선 경사진 형태의 코일 구조를 형성할 수 있도록 해야 하므로, 종래의 도금 등의 방법으로 형성하기가 매우 어렵다. 그러나 본 발명에서는 비아 홀(15)을 형성하고, 다시 서로 다른 상기 비아 홀(15)의 상,하부를 관통 홀로 연결하여, 솔더 볼(40)을 이용하여 가열하고 채우는 방식으로 솔레노이드 구조를 용이하게 형성할 수 있다.
여기서 비아 홀(15) 사이의 대각선 관통 홀을 형성하는 방법은 상술한 레이저 드릴링, 깊은 이온 반응성 식각(DRIE), 샌드 블라스팅 등의 방법으로 형성할 수 있음은 물론이다.
이처럼 본 발명은 종래의 도금 등의 방법으로 배선 또는 인터커넥션 공정을 수행하는 것이 아니라, 비아 홀(15)을 형성하고 솔더 볼(40)을 채워 가열함으로써 배선 공정을 수행하는 방법으로, 후 공정인 CMP 공정을 수행 할 필요가 없고, 제조공정이 간단하고 저렴한 비용으로 빠른 시간에 제작할 수 있으며, 기계적, 전기적 안정성을 확보할 수 있는 장점이 있다.
또한, 칩 또는 기판(10) 내부에 실장형으로 솔레노이드와 같은 인덕터 구조 또한 간단하고 저렴한 비용으로 빠른 시간에 제조할 수 있을 뿐만 아니라, 실장형 인덕터의 크기를 미세하게 제작할 수 있는 장점이 있다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능 하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
10: 기판, 15: 비아 홀, 20: 절연막, 30: 금속막, 40: 솔더 볼

Claims (8)

  1. (a) 기판에 매트릭스 형태로 복수개의 비아 홀을 형성시키는 단계;
    (b) 상기 비아 홀이 형성된 기판에 절연막을 형성하는 단계;
    (c) 상기 비아 홀에 패터닝을 이용하여 금속박막 형성하는 단계;
    (d) 상기 비아 홀 상부에 솔더 볼을 위치시키는 단계; 및
    (e) 상기 솔더 볼을 가열하여 상기 비아 홀에 채우는 단계를 포함하는 것을 특징으로 하는 기판의 인터커넥션 배선방법.
  2. 제1항에 있어서,
    상기 (c) 단계는,
    사진공정을 이용하여 비아 홀을 제외한 영역에 마스크 패턴을 형성하는 단계;
    상기 패터닝 된 기판에 금속박막을 증착하는 단계; 및
    상기 마스크 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 기판의 인터커넥션 배선방법.
  3. 제1항에 있어서,
    상기 (a) 단계는,
    DRIE(Deep Reactive Ion Etching), 레이저 드릴링 및 sand blasting 중 어느 하나의 방법을 이용하는 것을 특징으로 하는 기판의 인터커넥션 배선방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 금속막은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 티타늄(Ti), 니켈(Ni) 및 텅스텐(W) 군 중 선택된 어느 하나의 금속 재질을 포함하는 것을 특징으로 하는 기판의 인터커넥션 배선방법.
  5. (a) 기판에 매트릭스 형태로 복수개의 비아 홀을 형성시키는 단계;
    (b) 상기 적어도 어느 하나의 비아홀 상부와 다른 비아 홀 하부를 대각선으로 복수개의 관통 홀을 형성하는 단계
    (c) 상기 비아 홀이 형성된 기판에 절연막을 형성하는 단계;
    (d) 상기 비아 홀에 패터닝을 이용하여 금속박막 형성하는 단계;
    (e) 상기 비아 홀 상부에 솔더 볼을 위치시키는 단계; 및
    (f) 상기 솔더 볼을 가열하여 상기 비아 홀 및 관통 홀에 채우는 단계를 포함하는 것을 특징으로 하는 기판의 인터커넥션 방법을 이용한 실장형 솔레노이드 제조방법.
  6. 제5항에 있어서,
    상기 (d) 단계는,
    사진공정을 이용하여 비아 홀을 제외한 영역에 마스크 패턴을 형성하는 단계;
    상기 패터닝 된 기판에 금속박막을 증착하는 단계; 및
    상기 마스크 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 기판의 인터커넥션 방법을 이용한 실장형 솔레노이드 제조방법.
  7. 제5항에 있어서,
    상기 (a) 또는 (b) 단계는,
    DRIE, 레이저 드릴링 및 sand blasting 중 어느 하나의 방법을 이용하는 것을 특징으로 하는 기판의 인터커넥션 방법을 이용한 실장형 솔레노이드 제조방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 금속막은 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 티타늄(Ti), 니켈(Ni) 및 텅스텐(W) 군 중 선택된 어느 하나의 금속 재질을 포함하는 것을 특징으로 하는 기판의 인터커넥션 방법을 이용한 실장형 솔레노이드 제조방법.
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