KR20110131622A - 반도체 패키지의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지에 포함된 수동소자 또는 반도체 칩 등을 외력으로부터 보호하면서 동시에 전자파 간섭 및 전자파 내성이 강한 반도체 패키지 및 그의 제조 방법에 관한 것이다. 이를 위한 본 발명에 따른 반도체 패키지는 상면에 내부 접지 전극이 형성되는 기판, 기판의 상면에 실장되는 적어도 하나의 전자 부품, 전자 부품와 내부 접지 전극을 밀봉하는 절연성의 몰드부, 및 몰드부에 밀착하여 몰드부의 외부면을 덮으며 내부 접지 전극과 전기적으로 연결되는 도전성의 실드부를 포함하며, 내부 접지 전극은 몰드부의 외부로 노출되는 노출 영역을 구비하며, 실드부는 노출 영역에 전기적으로 연결되는 것을 특징으로 한다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 패키지에 포함된 수동소자 또는 반도체 칩 등을 외력으로부터 보호하면서 동시에 전자파 간섭 및 전자파 내성이 강한 반도체 패키지 및 그의 제조 방법에 관한 것이다.
최근 전자제품 시장은 휴대용으로 급격히 그 수요가 증가하고 있으며, 이를 만족하기 위해 이들 시스템에 실장되는 전자 부품들의 소형화 및 경량화가 요구되고 있다.
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구되고 있다.
특히, 휴대용 TV(DMB 또는 DVB) 모듈이나 네트워크 모듈과 같이 고주파 신호를 취급하는 고주파 반도체 패키지는 소형화뿐만 아니라 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
일반적인 고주파 반도체 패키지에서, 고주파 차폐를 위한 구조로서 기판에 개별 소자들을 실장한 후 이 개별 소자들을 커버하는 금속 케이스 구조가 널리 알려져 있다. 일반적인 고주파 반도체 패키지에 적용되는 금속 케이스는 개별 소자들을 모두 커버 함으로써 외부의 충격으로부터 내부의 개별 소자들을 충격으로부터 보호할 뿐만 아니라 접지와 전기적으로 연결됨으로써 전자파 차폐를 도모하고자 하였다.
그러나, 이러한 금속 케이스는 자체가 외부 충격에 비교적 강하지 못하며, 기판과 완전 밀착되기 어려워 전자파를 차폐하는 효과가 우수하지 못한 문제점이 있다.
본 발명은 내부의 개별 소자를 충격으로부터 보호하면서 동시에 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성이 우수한 전자파 차폐구조를 갖는 반도체 패키지 및 그의 제조 방법을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
본 발명에 따른 반도체 패키지는 상면에 내부 접지 전극이 형성되는 기판, 기판의 상면에 실장되는 적어도 하나의 전자 부품, 전자 부품와 내부 접지 전극을 밀봉하는 절연성의 몰드부, 및 몰드부에 밀착하여 몰드부의 외부면을 덮으며 내부 접지 전극과 전기적으로 연결되는 도전성의 실드부를 포함하며, 내부 접지 전극은 몰드부의 외부로 노출되는 노출 영역을 구비하며, 실드부는 노출 영역에 전기적으로 연결되는 것을 특징으로 한다.
본 발명에 있어서, 내부 접지 전극은 전자 부품과 전기적으로 연결되는 것을 특징으로 한다.
본 발명에 있어서, 내부 접지 전극은 사각 형태로 형성되는 기판의 마주보는 양 측면을 따라 나란하게 형성되는 것이 바람직하다.
본 발명에 있어서, 내부 접지 전극은 사각 형태로 형성되는 기판의 네 측면을 따라 나란하게 형성될 수 있다.
또한 본 발명에 따른 반도체 패키지 제조 방법은 기판을 준비하는 단계, 기판의 상면에 내부 접지 전극을 형성하는 단계, 기판의 상면에 전자 부품을 실장하는 단계, 내부 접지 전극의 일부분이 외부로 노출되도록 전자 부품을 밀봉하여 절연성의 몰드부를 형성하는 단계, 및 몰드부의 외부면에 형성되며, 외부로 노출된 내부 접지 전극과 전기적으로 연결되는 도전성의 실드부를 형성하는 단계를 포함한다.
본 발명에 있어서, 실드부를 형성하는 단계는 스프레이 코팅법을 통해 실드부를 형성하는 단계일 수 있다.
본 발명에 있어서, 실드부를 형성하는 단계는 스크린 프린팅 방법을 통해 실드부를 형성하는 단계일 수 있다.
본 발명에 있어서, 내부 접지 전극을 형성하는 단계는 사각 형태로 형성되는 기판의 마주보는 양 측면을 따라 나란하게 내부 접지 전극을 형성하는 단계인 것이 바람직하다.
본 발명에 있어서, 기판을 준비하는 단계는 다수개의 개별 반도체 패키지 영역이 형성되어 있는 스트립 형태의 기판을 준비하는 단계인 것이 바람직하다.
본 발명에 있어서, 전자 부품을 실장하는 단계는 개별 반도체 패키지 영역별로 각각 전자 부품을 실장하는 단계인 것이 바람직하다.
본 발명에 있어서, 몰드부를 형성하는 단계는 개별 반도체 패키지 영역별로 각각 분리된 개별 몰드부를 형성하는 단계인 것이 바람직하다.
본 발명에 있어서, 실드부를 형성하는 단계는 각각의 개별 몰드부의 외부면과, 각각의 개별 몰드부 사이에 형성되는 공간에 모두 실드부를 형성하는 단계인 것이 바람직하다.
본 발명에 있어서, 실드부를 형성하는 단계 이후, 개별 반도체 패키지 영역에 따라 기판을 절단하여 각각의 개별 반도체 패키지로 분리하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 분리하는 단계는 실드부가 형성된 외부면을 따라 기판을 절단하는 단계일 수 있다.
본 발명에 있어서, 분리하는 단계는 외부로 노출된 내부 접지 전극을 따라 기판을 절단하는 단계일 수 있다.
본 발명에 있어서, 분리하는 단계는 절단된 기판의 절단면과 실드부의 외부면이 동일한 평면상에 위치되도록 기판을 절단하는 단계일 수 있다.
본 발명에 있어서, 분리하는 단계는 절단된 기판의 절단면과 실드부의 외부면이 서로 다른 평면상에 위치되도록 기판을 절단하는 단계일 수 있다.
본 발명의 반도체 패키지 및 그의 제조 방법에 따르면, 비도전성 수지재로 이루어진 몰드부의 외면에 실드부를 형성하고, 이 실드부를 반도체 패키지의 기판 측면에 노출된 내부 접지 전극과 접속하게 함으로써, 실드부를 접지하기 위한 별도의 구조를 마련할 필요가 없어 소형화가 가능하고 동시에 우수한 전자파 차폐의 효과를 얻을 수 있는 효과가 있다.
또한, 본 발명에 따르면, 개별 반도체 패키지로 분리하는 과정에서 풀 컷(full cut) 공정을 사용함으로써, 일부를 커팅한 후 개별 패키지로 쪼개는 공정을 적용하는데 비해 개별 반도체 패키지의 절단면을 매끈하게 형성할 수 있으며, 각 반도체 패키지의 사이즈를 균일하게 형성할 수 있다.
또한, 본 발명에 따르면 기판의 상부에 형성되는 내부 접지 전극 상에 실드부가 전기적으로 연결한다. 종래에는 기판의 측면에 전극을 노출시키고 이를 통해 실드부를 전기적으로 연결하는 방법을 이용하고 있다. 이러한 종래의 경우, 기판의 측면에도 실드부가 형성되므로 기판 측면에 형성된 실드부가 접지 전극이 아닌 다른 전극들과도 전기적으로 연결되어 도통되는 문제가 있었다. 그러나 본 발명에 따르면 실드부가 몰드부의 외부면에만 형성되므로 종래의 방법에 비해 신뢰성을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도.
도 2는 도 1에 도시된 반도체 패키지의 내부를 도시한 부분 분해 사시도.
도 3 내지 도 8c는 본 발명에 따른 반도체 패키지의 제조 방법을 공정순으로 도시한 공정 단면도.
도 9는 본 발명에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이고 도 2는 도 1에 도시된 반도체 패키지의 내부를 도시한 부분 분해 사시도이다.
도 1 및 도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 패키지(10)는, 기판(11)과 내부 접지 전극(12), 전자 부품(16), 몰드부(14) 및 실드부(15)를 포함하여 구성된다. .
기판(11)은 상면에 적어도 하나의 전자 부품(16)이 실장된다. 기판(11)은 당 기술분야에서 잘 알려진 다양한 종류의 기판(예를 들어, 세라믹 기판, 인쇄 회로 기판(PCB), 유연성 기판 등)이 이용될 수 있다.
기판(11)의 상면에는 전자 부품(16)을 실장하기 위한 실장용 전극(20)이나 도시하지는 않았지만 실장용 전극(20)들 상호간을 전기적으로 연결하는 회로 패턴이 형성될 수 있다. 또한, 기판(11)은 복수의 층으로 형성된 다층 기판일 수 있으며, 각 층 사이에는 전기적 연결을 형성하기 위한 회로 패턴(12)이 형성될 수 있다.
또한 본 실시예에 따른 기판(11)은 그 상부면에 내부 접지 전극(13)이 형성된다. 내부 접지 전극(13)은 사각 형태로 형성되는 기판(11)의 상면에서 기판(11)의 측면을 따라 길게 형성된다. 본 실시예에 따른 내부 접지 전극(13)은 기판(11)의 네 측면 중 적어도 어느 한 측면을 따라 형성될 수 있다. 특히 도 2에 도시된 바와 같이 기판(11)의 마주보는 양 측면을 따라 기판(11)의 상면에 형성되는 것이 바람직하다. 그러나 이에 한정되지 않으며 기판(11)의 네 측면에 모두 형성되는 것도 가능하다. 이 경우, 내부 접지 전극(13)은 사각형의 형태로 형성된다.
또한, 본 실시예에 따른 내부 접지 전극(13)은 기판(11)의 측면과 실질적으로 동일한 평면상에 형성되어 기판(11) 측면에 노출된다.
한편 도면에서는 내부 접지 전극(13)이 각각 일정한 폭으로 형성되는 경우를 예로 들고 있다. 그러나 이에 한정되지 않으며, 전자 부품(16)의 단자와 전기적으로 연결될 필요가 있는 경우, 내부 접지 전극(13)은 일부가 돌출되도록 형성하여 돌출된 부분이 전자 부품(16)의 단자와 전기적으로 연결되도록 구성되는 것도 가능하다.
또한 도면에서는 기판(11)의 마주보는 양 측면에 형성되는 내부 접지 전극(13)의 폭이 서로 다르게 형성되는 경우를 예로 들고 있다. 이는 어느 한 측에 형성된 내부 접지 전극(13)에만 전자 부품(16)의 단자가 직접 연결되는 구조를 예로 들기 위한 것이며, 본 발명은 이에 한정되지 않는다. 즉, 양 측에 형성되는 내부 접지 전극(13)을 모두 동일한 폭으로 형성되도록 구성하는 등 필요에 따라 다양한 형상으로 형성할 수 있다.
또한, 본 실시예에 따른 기판(11)은 상면에 형성되는 실장용 전극(20), 회로 패턴(미도시), 내부 접지 전극(13) 등과 전기적으로 연결되는 외부 접속 단자(18)와, 이들 상호간을 전기적으로 연결하는 도전성 비아홀(17)을 포함할 수 있다. 더하여 본 실시예에 따른 기판(11)은 기판(11) 내부에 전자 부품을 실장할 수 있는 캐비티(cavity)가 형성될 수 도 있다.
몰드부(14)는 기판(11) 상에 실장된 전자 부품(16) 사이에 충진됨으로써, 전자 부품(16) 간의 전기적인 단락을 방지할 뿐만 아니라, 전자 부품(16)을 외부에서 둘러싼 형태로 고정함으로써 외부의 충격으로부터 전자 부품(16)을 안전하게 보호한다. 몰드부(14)는 에폭시 등과 같은 수지재를 포함하는 절연성의 재료로 형성될 수 있다. 또한 본 실시예에 따른 몰드부(14)는 내부 접지 전극(13)의 일부가 외부로 노출되도록 기판(11) 상에 형성된다. 이에 내부 접지 전극(13)의 노출 영역(B)는 몰드부(14)의 외부로 노출된다.
실드부(15)는 몰드부(14)에 밀착하여 몰드부(14)의 외부면을 덮도록 형성된다. 실드부(15)는 전자파 차폐를 위해 필수적으로 접지되어야 한다. 이를 위해 본 실시예에 따른 반도체 패키지(10)는 실드부(15)가 내부 접지 전극(13)과 전기적으로 연결된다. 보다 구체적으로, 본 실시예에 따른 실드부(15)는 몰드부(14)의 표면을 따라 기판(11) 상면에서 몰드부의 외부로 노출된 내부 접지 전극(13)의 노출 영 역(B)에 전기적으로 연결된다.
이러한 실드부(15)는 도전성을 갖는 다양한 재료로 형성될 수 있다. 예를 들어, 실드부(15)는 도전성 분말을 포함하는 수지재로 형성되거나, 직접 금속 박막을 형성하여 완성될 수 있다. 금속 박막을 형성하는 경우 스퍼터링, 기상증착법, 전해 도금, 비전해 도금과 같은 다양한 기술들이 사용될 수 있다. 바람직하게 실드부(15)는 스프레이 코팅법으로 형성된 금속 박막일 수 있다. 스프레이 코팅법은 균일한 도포막을 형성할 수 있으며 다른 공정에 비해 설비 투자에 소요되는 비용이 적은 장점이 있다. 또한 실드부(15)는 스크린 프린팅 방식을 통해 형성된 금속 박막일 수 있다.
전술한 본 발명의 구성에 대한 설명에서와 같이, 본 발명에 따른 반도체 패키지(10)는 몰드부(14)에 의해 기판에 실장되는 전자 부품(16)을 외부의 외력으로부터 보호할 수 있을 뿐만 아니라, 몰드부(14)의 외부면에 형성되는 실드부(15)에 의해 전자파 차폐의 효과를 더욱 향상시킬 수 있다. 또한, 전자파 차폐를 위한 실드부(15)를 접지하기 위해, 기판(11) 상면 형성되는 내부 접지 전극(13)를 이용함으로써, 실드부(15)를 용이하게 접지할 수 있다.
한편, 본 발명에 따른 반도체 패키지(10)는 스트립 형태의 기판 상에 다수의 패키지가 동시에 형성된 후, 절단(즉 dicing)을 통해 개별 반도체 패키지로 형성될 수 있다. 이에 따라 본 발명에 따른 반도체 패키지(10)는 몰드부(14)가 기판(11)보다 작은 크기로 형성될 수 있다. 이에 대해서는 후술되는 반도체 패키지의 제조 방법을 통해 보다 상세히 설명하기로 한다.
도 3 내지 도 8c는 본 발명에 따른 반도체 패키지의 제조 방법을 공정순으로 도시한 공정 단면도이고, 도 9는 본 발명에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 9를 기반으로 먼저 도 3을 함께 참조하면, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 기판(11)을 준비하는 단계(S10)로부터 시작된다.
본 실시예에 따른 기판(11)은 다층 복수의 층으로 형성된 다층 회로 기판(11)으로, 각 층 사이에는 전기적으로 연결되는 회로 패턴들이 형성될 수 있다. 보다 구체적으로는 도 1에 도시된 회로 패턴(12), 외부 접지 단자(18), 실장용 전극(20), 및 비아홀(17) 등이 형성될 수 있다.
한편 본 실시예에 따른 기판(11)은 스트립의 형태의 기판(이하 스트립 기판)을 이용한다. 스트립 기판(11)은 다수의 개별 반도체 패키지를 동시에 형성하기 위한 것으로, 스트립 기판(11) 상에는 다수의 개별 반도체 패키지 영역(A)이 구분되어 있으며, 이러한 다수의 개별 반도체 패키지 영역(도 4의 A)별로 반도체 패키지(10)가 제조된다.
이어서 도 4에 도시된 바와 같이, 기판(11) 상면에 내부 접지 전극(13)을 형성하는 단계(S11)가 수행된다. 내부 접지 전극(13)은 전술한 바와 같이 기판(11)의 상면에서 측면을 따라 형성된다. 도 3b에서는 개별 반도체 패키지 영역(A)별로 마주보는 양 측면을 따라 내부 접지 전극(13)이 형성되는 경우를 예로 들고 있다. 그러나 전술한 바와 같이 양 측면이 아닌 네 측면에 모두 내부 접지 전극(13)을 형성하는 것도 가능하다.
한편 기판(11) 상에 내부 접지 전극(13)을 형성하는 방법은 일반적인 회로 패턴의 형성 방법과 동일하게 수행될 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
또한 본 실시예에 반도체 패키지 제조 방법은 기판(11) 제조 시에 내부 접지 전극(13)을 미리 기판(11)에 형성하는 것도 가능하다. 이 경우 전술한 내부 접지 전극(13)을 형성하는 단계(S11)는 생략될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 전자 부품(12)을 기판(11)의 일면에 실장하는 단계(S12)가 수행된다. 이때, 전자 부품(12)들은 기판(11)의 모든 개별 반도체 패키지 영역(A)에 반복적으로 실장될 수 있다. 즉, 전자 부품(12)은 개별 반도체 패키지 영역(A)별로 동일한 종류, 수량이 동일하게 배치되며 실장될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 전자 부품(12)을 밀봉하며 기판(11)의 일면에 몰드부(14)를 형성하는 단계(S14)가 수행된다. 이때, 본 실시예에 따른 반도체 패키지 제조 방법은 개별 반도체 패키지 영역(A)별로 각각 분리되어 개별화된 몰드부(14)를 형성하는 것을 특징으로 한다. 즉, 본 실시예에 따른 몰드부(14)는 스트립 기판(11) 상에서 각각의 개별 반도체 패키지 영역(A)을 모두 덮는 일체형으로 형성되지 않고, 개별 반도체 패키지 영역(A)별로 각각 분리되어 형성된다.
이러한 본 실시예에 따른 몰드부(14)는 개별화된 몰드부(14)와 대응하는 형상으로 제조된 몰드 금형(40)을 이용하여 형성할 수 있다.
한편, 이 단계(S14)에서 본 실시예에 따른 각각의 개별화된 몰드부(14)는 기판 (11) 상에 형성된 내부 접지 전극(13)이 적어도 일부분 노출되는 크기로 형성된다. 여기서 몰드부(14)의 외부로 노출되는 내부 접지 전극(13)의 노출 영역(B)은 이후의 실드부(15)를 형성하는 공정을 통해 실드부(15)와 접촉하며 전기적으로 연결된다.
이처럼 본 발명에 따른 반도체 패키지 제조 방법은 몰드부(14) 형성 시 개별화된 몰드부(14) 형태로 형성하므로, 종래와 같이 일체형의 몰드부를 형성하고, 하프 다이싱(half dicing) 등을 통해 몰드부를 절단하는 공정을 생략할 수 있다.
한편, 본 실시예와 같이 개별화된 몰드부(14)를 이용하는 경우, 몰드 금형(40)과 기판(11)의 정렬에 오차가 발생될 수 있다. 이러한 정렬 오차로 인하여 몰드 금형(40) 또는 기판(11)이 어느 한 측으로 쏠리게 되면, 해당 측에 형성된 내부 접지 전극(13)의 노출 영역(B)은 몰드부(14)의 외부로 노출되지 않고 모두 몰드부(14)의 내부로 위치될 수 있다.
이러한 문제를 해결하기 위해, 본 발명에 따른 내부 접지 전극(13)은 전술한 바와 같이 마주보는 양측에 각각 형성된다. 따라서 어느 한 측의 내부 접지 전극(13)이 몰드부(14) 내에 모두 위치되는 경우, 다른 측의 내부 접지 전극(13)은 몰드부(14)의 외부로 더 노출된다. 따라서 몰드부(14) 형성 시 발생된 정렬 오차로 인하여 후술되는 실드부 형성 단계에서 내부 접지 전극(13)과 실드부(15)가 전기적으로 연결되지 않는 문제를 방지할 수 있다.
다음으로, 도 7의 a)에 도시된 바와 같이, 몰드부(14)의 외부면에 실드부(15)를 형성하는 단계(S15)가 수행된다. 실드부(15)는 몰드부(14)의 상면과 측면에 모두 형성되며 몰드부(14)와 일체가 되도록 형성된다.
이 단계(S15)에서 실드부(15)는 몰드부(14)의 외부로 노출되어 있는 내부 접지 전극(13)과 전기적으로 연결된다.
이러한 실드부(15)는 금속 박막으로 구현될 수 있다. 이 경우 금속 박막은 스프레이 코팅법(conformal coating)을 적용하여 형성될 수 있다. 스프레이 코팅법은 균일한 도포막을 형성하는데 적합한 공정일 뿐만 아니라, 타 박막 형성 공정(예를 들어, 전해 도금법, 무전해 도금법, 스퍼터링법)에 비해 설비 투자비용이 적고 생산성이 우수하며 친환경적인 장점이 있다. 이처럼 스프레이 코팅법을 이용하는 경우, 각각의 개별화된 몰드부(14) 사이의 공간(S)은 빈 공간으로 남겨진다.
그러나 이에 한정되지 않으며 도 7의 b)에 도시된 바와 같이 스크린 프린팅(screen printing) 방식으로 실드부(15)를 형성할 수도 있다. 이처럼 스크린 프린팅 방식을 이용하는 경우, 각각의 개별화된 몰드부(14)의 사이의 공간(S)은 도 7의 a)와 같이 빈 공간으로 남겨지지 않고 도전성의 페이스트가 채워지며 실드부(15)가 형성된다.
한편, 본 발명에 따른 반도체 패키지 제조 방법은 실드부(15)를 형성한 이후, 실드부(15) 표면의 내마모성 및 내부식성을 향상시키기 위해 실드부(15)에 플라즈마 처리 공정을 수행할 수 있다.
다음으로, 도 8a에 도시된 바와 같이, 스트립 기판(11)을 절단하여 개별 반도체 패키지(10)를 형성하는 단계(S16)가 수행한다. 이 단계(S16)의 절단 공정은 블레이드(50)를 이용하여 실드부(15)가 형성된 기판(11)의 상하면을 한번에 커팅하며 이루어진다.
여기서, 도 8a는 전술한 도 7의 a)에 도시된 기판(11)을 절단한 예로, 실드부(15)가 형성된 수직 외부면(C)과 기판(11)의 절단면(D)이 대략 동일한 평면상에 위치하도록 형성된 예를 나타낸다. 이러한 반도체 패키지(10)는 절단 공정 시 실드부(15)의 수직 외부면(C)을 따라 기판(11)을 절단함으로써 형성될 수 있다. 이처럼 기판의 절단면(D)과 실드부(15)의 수직 외부면(C)가 대략 동일한 평면으로 이루어지는 경우, 반도체 패키지(10)의 크기를 최소화 할 수 있다는 이점이 있다.
또한 도 8b는 전술한 도 7의 a)에 도시된 기판(11)을 절단한 다른 실시예로, 실드부(15)의 수직 외부면(C)과 서로 다른 평면 상에 기판(11)의 절단면(D)이 형성된 경우를 예를 나타낸다. 이 경우, 실드부(15)가 형성된 몰드부(14)는 기판(11)보다 작게 형성된다. 이러한 반도체 패키지는 절단 공정 시 내부 접지 전극(13)의 노출 영역(B)을 따라 기판(11)을 절단함으로써 형성될 수 있다. 도 8b와 같이 기판(11) 절단면(D)이 형성되는 경우, 몰드부(14)의 외부로 노출되어 있는 내부 접지 전극(13)의 노출 영역(B) 전체를 통해서 실드부(15)가 내부 접지 전극(13)과 전기적으로 연결된다. 따라서 전기적인 신뢰성을 확보할 수 있다는 이점이 있다.
또한 도 8c는 전술한 도 7의 b)에 도시된 기판(11)을 절단한 예로, 실드부(15)가 형성된 외부면(C)과 절단면(D)이 대략 동일한 평면을 이룬다. 이는 도 7의 b)에 도시된 기판(11) 절단 시 내부 접지 전극(13)의 노출 영역(B)을 따라 절단함으로써 형성될 수 있다. 이러한 반도체 패키지(11)는 몰드부(14)의 외부로 노출되어 있는 내부 접지 전극(13)의 노출 영역(B) 전체를 통해서 실드부(15)가 내부 접지 전극(13)과 전기적으로 연결된다. 따라서 전기적인 신뢰성을 확보할 수 있다는 이점이 있다.
이상과 같이 구성되는 본 발명에 따른 반도체 패키지 제조 방법은 몰드부 형성 시 개별 반도체 패키지 영역별로 각각 분리된 몰드부를 `형성한다. 따라서 종래와 같이 몰드부가 형성된 기판의 일부분(즉 몰드부 영역)을 1차적으로 절단(예컨대 하프 다이싱)한 후에 실드부를 형성하고, 이 후 나머지 절단되지 않은 부분을 2차적으로 절단하는 방법에 비해 개별 반도체 패키지의 절단면을 매끈하게 형성할 수 있으며, 각 반도체 패키지의 사이즈를 균일하게 형성할 수 있다. 더하여 제조 공정이 생략되므로 제조 비용을 절감할 수 있다.
또한, 본 발명에 따른 반도체 패키지 제조 방법은 기판의 상부에 형성되는 내부 접지 전극 상에 실드부가 전기적으로 연결한다. 종래에는 기판의 측면에 전극을 노출시키고 이를 통해 실드부를 전기적으로 연결하는 방법을 이용하고 있다. 이러한 종래의 경우, 기판의 측면에도 실드부가 형성되므로 기판 측면에 형성된 실드부가 접지 전극이 아닌 다른 전극들과도 전기적으로 연결되어 도통되는 문제가 있었다. 그러나 본 발명에 따르면 실드부가 몰드부의 외부면에만 형성되므로 종래의 방법에 비해 신뢰성을 확보할 수 있다.
한편, 이상에서 설명한 본 발명에 따른 반도체 패키지 및 그 제조 방법은 전술한 실시예에 한정되지 않으며, 다양한 응용이 가능하다. 또한, 전술된 실시예에서는 반도체 패키지를 예로 들어 설명하였으나, 이에 한정되지 않으며 전자파를 차폐하기 위해 형성되는 장치라면 다양하게 적용될 수 있다.
10: 반도체 패키지 11: 기판
12: 회로 패턴 13: 내부 접지 전극
14: 몰드부 15: 실드부
16: 전자 부품 17: 비아홀
18: 외부 접지 단자 20: 실장용 전극
40: 몰드 금형
A: 개별 반도체 패키지 영역
B: 내부 접지 전극의 노출 영역
C: 실드부의 수직 외부면
D: 기판의 절단면

Claims (17)

  1. 상면에 내부 접지 전극이 형성되는 기판;
    상기 기판의 상면에 실장되는 적어도 하나의 전자 부품;
    상기 전자 부품와 상기 내부 접지 전극을 밀봉하는 절연성의 몰드부; 및
    상기 몰드부에 밀착하여 상기 몰드부의 외부면을 덮으며 상기 내부 접지 전극과 전기적으로 연결되는 도전성의 실드부;
    를 포함하며,
    상기 내부 접지 전극은 상기 몰드부의 외부로 노출되는 노출 영역을 구비하며, 상기 실드부는 상기 노출 영역에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지
  2. 제1항에 있어서,
    상기 내부 접지 전극은 상기 전자 부품과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 내부 접지 전극은,
    사각 형태로 형성되는 상기 기판의 마주보는 양 측면을 따라 나란하게 형성되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 내부 접지 전극은,
    사각 형태로 형성되는 상기 기판의 네 측면을 따라 나란하게 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 기판을 준비하는 단계;
    상기 기판의 상면에 내부 접지 전극을 형성하는 단계;
    상기 기판의 상면에 전자 부품을 실장하는 단계;
    상기 내부 접지 전극의 일부분이 외부로 노출되도록 상기 전자 부품을 밀봉하여 절연성의 몰드부를 형성하는 단계; 및
    상기 몰드부의 외부면에 형성되며, 외부로 노출된 상기 내부 접지 전극과 전기적으로 연결되는 도전성의 실드부를 형성하는 단계;
    를 포함하여 구성되는 반도체 패키지 제조 방법
  6. 제5항에 있어서, 상기 실드부를 형성하는 단계는,
    스프레이 코팅법을 통해 상기 실드부를 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제5항에 있어서, 상기 실드부를 형성하는 단계는,
    스크린 프린팅 방법을 통해 상기 실드부를 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제5항에 있어서, 내부 접지 전극을 형성하는 단계는,
    사각 형태로 형성되는 상기 기판의 마주보는 양 측면을 따라 나란하게 상기 내부 접지 전극을 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제5항에 있어서, 상기 기판을 준비하는 단계는,
    다수개의 개별 반도체 패키지 영역이 형성되어 있는 스트립 형태의 기판을 준비하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서, 상기 전자 부품을 실장하는 단계는,
    상기 개별 반도체 패키지 영역별로 각각 상기 전자 부품을 실장하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제10항에 있어서, 상기 몰드부를 형성하는 단계는,
    상기 개별 반도체 패키지 영역별로 각각 분리된 개별 몰드부를 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 제11항에 있어서, 상기 실드부를 형성하는 단계는,
    각각의 상기 개별 몰드부의 외부면과, 각각의 상기 개별 몰드부 사이에 형성되는 공간에 모두 상기 실드부를 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 제12항에 있어서,
    상기 실드부를 형성하는 단계 이후, 상기 개별 반도체 패키지 영역에 따라 상기 기판을 절단하여 각각의 개별 반도체 패키지로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제13항에 있어서, 상기 분리하는 단계는,
    상기 실드부가 형성된 외부면을 따라 상기 기판을 절단하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 제13항에 있어서, 상기 분리하는 단계는,
    외부로 노출된 상기 내부 접지 전극을 따라 상기 기판을 절단하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 제13항에 있어서, 상기 분리하는 단계는,
    절단된 상기 기판의 절단면과 상기 실드부의 외부면이 동일한 평면상에 위치되도록 상기 기판을 절단하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 제13항에 있어서, 상기 분리하는 단계는,
    절단된 상기 기판의 절단면과 상기 실드부의 외부면이 서로 다른 평면상에 위치되도록 상기 기판을 절단하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
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