KR20110127068A - 집적된 ｊｆｅｔ들을 갖는 실리콘 제어 정류기에 기초한 정전기 방전 보호 회로, 동작 방법 및 설계 구조 - Google Patents
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Abstract
향상된 턴온 시간의 SCR에 기초한 정전기 방전(ESD) 보호 회로는 집적된 JFET를 포함한다. 본 발명은, 이러한 ESD 보호 회로 및 사용 방법 및 설계 구조를 제공한다. 상기 향상된 턴온 시간의 SCR에 기초한 ESD 보호 회로는 NPN 베이스와 직렬 연결된 집적된 JFET를 포함한다.
Description
본 발명은 실리콘 제어 정류기(silicon controlled rectifier, SCR)들과 관련되고, 더 구체적으로는, 집적된 JFET를 갖는 향상된 턴온 시간 SCR에 기초한 정전기 방전(electrostatic discharge, ESD) 보호 회로 및 동작 방법 그리고 설계 구조와 관련된다.
다이오드 스트링 트리거(diode string triggered) SCR은 고 주파수 I/O들을 위한 중요한 ESD 디바이스들로 되어가고 있을 뿐만 아니라, 작은 전압 아일랜드 파워 서플라이들(저 전압 어플리케이션들)에 사용함에 있어서 더욱더 인기를 끌어가고 있다. 그러나, 이러한 디바이스들은 모순되는 수요들을 갖는다. 예를 들어, ESD 디바이스는 낮은 트리거 전류가 요구되는 반면, ESD 이벤트들 동안 빠른 턴온을 제외하고는 미스트리거링(mis-triggering)을 방지하기 위해, SCR의 정상적인 동작을 위해 더 높은 SCR 트리거 전류가 요구된다.
도 1a는 통상적인 다이오드 스트링 트리거 SCR(DTSCR)에 기초한 ESD 디바이스의 개략도를 보여준다. 더 구체적으로는, 도 1a는 세 개의 스트링 다이오드 듀얼 웰(dual well) ESD DTSCR의 개략도를 보여준다. 도 1a에서, 세 개의 다이오드들은 직렬이고, SCR의 바디에는 네 개의 다이오드가 있다. SCR은 또한 저항 Rpw 및 저항 Rnw을 포함한다.
당해 기술 분야에서 숙련된 자들이라면 이해할 수 있는 바와 같이, 상기 세 개의 스트링은 상기 DTSCR의 트리거 포인트 전압을 결정한다. 즉, 상기 세 개의 스트링은 상기 SCR을 턴온시키기 위한 전압을 제어한다. 예를 들어, 동작시, 상기 다이오드 스트링은 상기 SCR을 턴온시키기 위해 전압을 제어하도록 트리거(Itrig)된다. 또한, 동작시, 상기 ESD DTSCR은 포지티브 모드 ESD 이벤트 동안 ESD 전류를 접지(ground)로 방전시킨다.
도 1b는 도 1a의 통상적인 DTSCR에 기초한 ESD 디바이스의 레이아웃 도면을 보여준다. 더 구체적으로는, 도 1b는 트리거 다이오드들과 집적된 크로스 커플된 바이폴라 트랜지스터들을 갖는 SCR의 단면도를 보여준다. 도 1b에서, 상기 SCR은 P-웰 내의 P+ 확산 및 N+ 확산(PNP), 그리고 N-웰 내의 P+ 확산 및 N+ 확산(NPN)을 포함한다. 저항 Rpw은 상기 P-웰에서의 저항으로 주어지고, 저항 Rnw은 상기 N-웰에서의 저항이다. 잘 이해할 수 있는 바와 같이, 전류(Itrig)의 크기는 기판 저항에 비례한다.
도 2는 도 1a 및 1b의 통상적인 DTSCR에 기초한 ESD 디바이스에 있어서의 전압 대 전류의 그래프를 보여준다. 그래프에서 보여지는 바와 같이, Von에서, 도 1a의 네 개의 다이오드들은 턴온되고, 상기 SCR은 전류를 흘리기 시작한다. Vtrig, Itrig에서, 상기 SCR 온 상태로 턴온시키기 위해 다이오드들에 충분한 전류가 있다. 즉, 상기 다이오드 스트링은 상기 SCR을 턴온시키기 위해 트리거(Itrig)된다. Vh, Ih에서, 상기 다이오드들을 통해 전류는 더 이상 흐르지 않는다. 그 대신에, 이 단계에서는, 전류는 상기 SCR을 통해 흐르게 되어 PNPN 접지 단을 통해 접지시킨다.
위에서 언급한 바와 같이, 전류(Itrig)의 크기는 기판 저항, Rpw에 비례한다. 즉, Itrig는 Rpw에 의해 제어된다. 이와 같이, 만약 Itrig가 낮아지는 것이 요구된다면, 증가된 기판 저항(Rpw)을 높게 하는 것이 필요하다. 또한, 만약 상기 SCR을 트리거 하기 위해 Itrig가 높아지는 것이 요구된다면, 더 낮은 Rpw - 이는 더 큰 외부 다이오드들을 필요로 할 것임 - 를 갖는 것이 필요하다. 그러나, 더 큰 외부 다이오드들은 면적 및 용량(capacitance)을 소비한다. 예를 들어, 도 1b를 참조하면, Rpw를 증가시키고 Itrig를 더 낮추기 위해서는, Rpw를 도 1b의 왼쪽으로 이동시키는 것이 필요하고, 따라서 그 구조의 전체 면적을 증가시키며, 나아가, 값비싼 기판의 면적을 소비하게 된다.
따라서, 당해 기술 분야에서는 위에서 기술한 바와 같은 단점들 및 한계점들을 극복할 필요가 있다.
본 발명의 제1 측면에서, 향상된 턴온 시간의 실리콘 제어 정류기(SCR)에 기초한 정전기 방전(ESD) 보호 회로는 NPN 베이스와 직렬 연결되는 집적된 JFET를 포함한다.
본 발명의 또 다른 측면에서는, 향상된 턴온 시간의 SCR에 기초한 ESD 보호 회로의 동작은 NPN 베이스와 직렬 연결되는 집적된 JFET를 포함하고, 상기 JFET 디바이스의 저항을 증가시킴에 의해 트리거 전류를 낮추는 것을 포함한다.
본 발명의 또 다른 측면에서는, 집적회로를 설계, 제조, 또는 테스트하기 위해 머신 판독가능 스토리지 매체에 실체적으로 구현되는 설계 구조가 제공된다. 상기 설계 구조는 본 발명의 구조들을 포함한다. 또 다른 실시예들에서, 머신 판독가능 데이터 스토리지 매체 상에 인코딩된 하드웨어 기술 언어(hardware description language, HDL) 설계 구조는, 컴퓨터 지원 설계 시스템에서 처리될 때 집적된 JFET를 갖는 SCR에 기초한 ESD 보호 디바이스의 머신 실행가능 표현을 생성하는 엘리먼트들을 포함하는데, 이러한 집적된 JFET를 갖는 SCR에 기초한 ESD 보호 디바이스는 본 발명의 구조들을 포함한다. 또 다른 실시예들에서, 집적된 JFET를 갖는 SCR에 기초한 ESD 보호 디바이스의 기능적 설계 모델을 생성하는 컴퓨터 지원 설계 시스템에서의 방법이 제공된다. 상기 방법은 집적된 JFET를 갖는 SCR에 기초한 ESD 보호 디바이스의 구조적 엘리먼트들의 기능적 표현을 생성하는 것을 포함한다.
본 발명은 본 발명의 실시예들(이는 본 발명의 범위를 한정하는 것은 아님)을 나타내는 방법으로 복수의 도면들을 참조하여, 이하에서 더욱 상세히 기술된다.
도 1a는 통상적인 DTSCR에 기초한 ESD 디바이스의 개략도를 보여준다.
도 1b는 도 1a의 통상적인 DTSCR에 기초한 ESD 디바이스의 단면 레이아웃 도면을 보여준다.
도 2는 통상적인 DTSCR에 기초한 ESD 디바이스에 있어서의 전압 대 전류의 그래프를 보여준다.
도 3은 본 발명의 측면들에 따라 집적된 JFET 디바이스를 갖는 DTSCR에 기초한 ESD 디바이스의 개략도를 보여준다.
도 4는 본 발명의 측면들에 따라 집적된 JFET 디바이스를 갖는 DTSCR에 기초한 ESD 디바이스에 있어서의 전압 대 전류의 그래프를 보여준다.
도 5는 반도체 설계, 제조, 및/또는 테스트에 사용되는 설계 프로세스의 흐름도이다.
도 1a는 통상적인 DTSCR에 기초한 ESD 디바이스의 개략도를 보여준다.
도 1b는 도 1a의 통상적인 DTSCR에 기초한 ESD 디바이스의 단면 레이아웃 도면을 보여준다.
도 2는 통상적인 DTSCR에 기초한 ESD 디바이스에 있어서의 전압 대 전류의 그래프를 보여준다.
도 3은 본 발명의 측면들에 따라 집적된 JFET 디바이스를 갖는 DTSCR에 기초한 ESD 디바이스의 개략도를 보여준다.
도 4는 본 발명의 측면들에 따라 집적된 JFET 디바이스를 갖는 DTSCR에 기초한 ESD 디바이스에 있어서의 전압 대 전류의 그래프를 보여준다.
도 5는 반도체 설계, 제조, 및/또는 테스트에 사용되는 설계 프로세스의 흐름도이다.
본 발명은 SCR과 관련되고, 더 구체적으로는, 집적된 JFET를 갖는 향상된 턴온 시간의 SCR에 기초한 ESD 보호 회로, 이 회로의 동작 방법 및 설계 구조와 관련된다. 바람직하게는, NPN 베이스와 직렬 연결된 JFET의 사용은 정상적인 칩 동작 동안 낮은 저항 컨택을 가능하게 한다. 이는 결국, SCR 미스트리거링을 방지함에 있어서 도움이 된다. 한편, 상기 NPN 베이스와 직렬 연결된 JFET의 사용은 ESD 이벤트 동안 높은 저항(JFET의 핀치 오프(pinch off))을 가능하게 한다. 이는 결국, 트리거 전류/전압을 낮추는 데 있어서 도움이 된다. 후자의 특징은 상기 SCR의 턴온시간을 감소시킨다. 따라서, 실시예들에서 JFET는 정상 동작(예, I/O 패드 상에서 약 3V 또는 그보다 낮은 전압) 동안 "저 저항"을 가능하게 하지만, ESD 이벤트들(I/O 패드 상에서 약 4 에서 5V의 전압) 동안 높은 저항을 생성한다.
도 3은 본 발명의 측면들에 따른 집적된 JFET를 갖는 DTSCR에 기초한 ESD 디바이스의 개략도를 보여준다. 특히, DTSCR(10)은 직렬 연결된 세 개의 다이오드들의 다이오드 스트링(12)을 포함한다. DTSCR(10)은 P 웰에서 저항(16)과 직렬 연결된 JFET 디바이스(14)를 더 포함한다. 동작시, 게이트 전압이 높은 경우, JFET는 트리거 전류(Itrig)를 낮추도록 저항이 높게 설계될 수 있는 반면, 게이트 전압이 낮은 경우, JFET는 저항이 낮도록 설계될 수 있다.
도 3은 통상적인 I/O 패드(18)에 연결된 DTSCR(10)을 더 보여준다. I/O 패드(18)는 I/O 회로(20)의 어떠한 유형에도 연결될 수 있다. 실시예들에서, P 웰 저항(16)은 I/O 패드(18)에 의해 제어되는 게이트이다.
실시예들에서, JFET 디바이스(14)는 3V 에서 5V 범위의 핀치 오프 전압을 가질 수 있다. JFET 디바이스(14)의 핀치 오프는 SCR 저항을 증가시킬 것이고, 이는 결국 트리거 전류(Itrig)를 낮출 것이다. 더 낮은 트리거 전류는 ESD 이벤트들을 위해서는 유리하다. 또한, JFET 디바이스(14)는 상기 "온(on)" 저항보다 더 높거나 더 큰 크리의 약 3배의 "오프 저항"을 갖는다. 따라서, JFET 디바이스(14)는 정상적인 동작 동안 NPN의 베이스에 대해 "낮은" 저항을 가능하게 하지만, ESD 이벤트 동안에는 "높은" 저항을 가능하게 하며, 이 두 가지는 위에서 언급한 바와 같이, 유리한 점이 있다.
더 구체적으로는, 동작시, I/O 패드 전압이 낮은 경우(예, 약 0V에서 3V의 전압), JFET 디바이스(14)는 션트 또는 낮은 저항의 디바이스처럼 보일 것이다. 기능 모드 동안, 예를 들어, I/O 패드 전압이 약 0 에서 3.6V 범위인 경우, JFET 디바이스(14)는 온 디바이스처럼 보일 것이고, 이에 따라 접지로의 낮은 저항을 제공한다. 따라서, I/O 패드 전압이 약 0 에서 3.6V의 범위인 경우(예, 기능 모드), Itrig는 높을 수 있다. 왜냐하면 JFET 디바이스(14)가 온이기 때문이다. 비-ESD 모드에서는, 저항은 낮은 저항 상태(예, 약 0V 에서 3.6V의 범위)이다. 이 모드에서는, JFET 디바이스(14)는 핀치 오프되지 않는다.
도 4는 본 발명의 측면들에 따른 집적된 JFET 디바이스를 갖는 DTSCR에 기초한 ESD 디바이스에 있어서의 전압 대 전류의 그래프를 보여준다. 더 구체적으로는, 도 4는 도 3의 DTSCR의 동작을 보여준다. 도시된 바와 같이, 트리거 전류(Itrig)는 JFET를 갖는 경우에 더 낮다. 따라서, 당해 기술 분야에서 숙련된 자들이라면 이해할 수 있는 바와 같이, JFET 디바이스(14)를 핀치 오프함에 의해 ESE 이벤트 동안 JFET가 높은 저항 상태에 있도록 하는 것이 가능하다. JFET 디바이스(14)의 핀치 오프는 SCR(10)의 저항을 증가시킬 것이고, 이는 결국 더 낮은 Itrig를 제공할 것이다. 트리거 전류, Itrig는 ESD 이벤트들을 위해서는 강하(drop)된다.
도 5는 반도체 설계, 제조, 및/또는 테스트에서 사용되는 설계 프로세스의 흐름도이다. 도 5는 예를 들어, 반도체 IC 로직 설계, 시뮬레이션, 테스트, 레이아웃, 및 제조에 사용하기 위한 예시적인 설계 흐름(900)의 블록도를 보여준다. 설계 흐름(900)은 도 3에 도시되고 위에서 기술된 설계 구조들 및/또는 디바이스들과 논리적 또는 기능적으로 균등한 표현들을 생성하기 위해, 공정 설계 구조들 또는 디바이스들을 위한 공정, 머신(machine)들 및/또는 메커니즘들을 포함한다. 설계 흐름(900)에 의해 처리 및/또는 생성된 설계 구조들은 데이터 및/또는 명령들을 포함시키기 위해 머신 판독가능 전송 또는 저장 매체 상에 인코딩될 수 있는데, 상기 데이터 및/또는 명령들은 데이터 처리 시스템 상에서 실행되거나 처리되는 경우, 하드웨어 컴포넌트들, 회로들, 디바이스들 또는 시스템들과 논리적, 구조적, 기계적, 또는 기능적으로 균등한 표현을 생성한다. 머신들은 IC 설계 프로세스에 사용되는 어떤 머신이든지 포함한다. 예를 들어, 회로, 컴포넌트, 디바이스, 또는 시스템을 설계, 제조, 또는 시뮬레이션하는 머신 등이 그러한 예들인데, 이것들로 한정되는 것은 아니다. 예를 들어, 머신들은, 리소그래피 머신들, 마스크들을 생성하기 위한 머신들 및/또는 장비(예, e-빔 라이터들(e-beam writers)), 설계 구조들을 시뮬레이션하기 위한 컴퓨터들 또는 장비, 어떤 매체이든지 그 내에 설계 구조들과 기능적으로 균등한 표현들을 프로그래밍하기 위한 머신들(예, 프로그램가능 게이트 어레이를 프로그래밍하는 머신)을 포함할 수 있다.
설계 흐름(900)은 설계되는 표현의 유형에 의존하여 변할 수 있다. 예를 들어, 주문형 IC(ASIC)를 구성하기 위한 설계 흐름(900)은, 프로그램가능 어레이, 예를 들어, Altera® Inc. 또는 Xilinx® Inc.에 의해 제공되는 필드 프로그램가능 게이트 어레이(FPGA) 또는 프로그램가능 게이트 어레이(PGA) 내에 그 설계를 예시하기 위한 설계 흐름(900) 또는 표면 컴포넌트를 설계하기 위한 설계 흐름(900)과는 다를 수 있다.
도 5는 설계 프로세스(910)에 의해 바람직하게 처리되는 입력 설계 구조(920)를 포함하는 다수의 설계 구조들을 도시한다. 설계 구조(920)는 하드웨어 디바이스와 논리적으로 균등한 기능적 표현을 생성하기 위해 설계 프로세스(910)에 의해 생성 및 처리된 논리적 시뮬레이션 설계 구조일 수 있다. 설계 구조(920)는 데이터 및/또는 프로그램 명령들을 더 포함하거나 그 대안으로 표함할 수 있는데, 상기 데이터 및/또는 프로그램 명령들은 설계 프로세스(910)에 의해 처리되는 경우, 하드웨어 디바이스의 물리적 구조의 기능적 표현을 생성한다. 기능적 및/또는 구조적 설계 특징들 중 어느 것을 표현하든지, 설계 구조(920)는 코어 개발자/설계자에 의해 구현되는 것과 같은 전자 컴퓨터-지원 설계(electric computer-aided design, ECAD)를 사용하여 생성될 수 있다. 머신 판독가능 데이터 전송, 게이트 어레이, 또는 스토리지 매체 상에서 인코딩되는 경우, 설계 구조(920)는 도 3에 도시된 것들과 같은 전자 컴포넌트, 회로, 전자 또는 논리 모듈, 장치, 디바이스, 또는 시스템을 시뮬레이션 또는 기능적으로 표현하기 위해 설계 프로세스(910) 내에 하나 또는 그 이상의 하드웨어 및/또는 소프트웨어 모듈들에 의해 접근 및 처리될 수 있다. 이와 같이, 설계 구조(920)는 인간 및/또는 기계 판독가능 소스 코드, 컴파일된 구조들, 및 컴퓨터 실행가능 코드 구조들 - 이것들은 설계 또는 시뮬레이션 데이터 처리 시스템에 의해 처리되는 경우 회로들 또는 하드웨어 논리 설계의 다른 레벨들을 표현함 - 을 포함하는 파일들 또는 기타 데이터 구조들을 포함할 수 있다. 이러한 데이터 구조들은 하드웨어-기술 언어(hardware-description language, HDL) 설계 엔티티들 또는 저레벨 HDL 설계 언어들(예, Verilog 및 VHDL), 및/또는 고레벨 설계 언어들(예, C 또는 C++)을 준수하거나 이것들과 호환가능한 기타 데이터 구조들을 포함할 수 있다.
설계 프로세스(910)는 바람직하게는, 설계 구조(920)와 같은 설계 구조들을 포함할 수 있는 네트리스트(980)를 생성하기 위해 도 3에 도시된 컴포넌트들, 회로들, 디바이스들, 또는 논리 구조들과 기능적으로 균등한 설계/시뮬레이션을 종합(synthesize), 해석(translate), 또는 처리하기 위한 하드웨어 및/또는 소프트웨어를 채용 및 편입시킬 수 있다. 네트리스트(980)는, 예를 들어, 집적회로 설계에서 다른 소자들 및 회로들에 대한 연결들을 기술하는, 와이어들, 개별 컴포넌트들, 논리 게이트들, 제어 회로들, I/O 디바이스들, 모델들 등의 리스트를 표현하는 컴파일된, 또는 처리된 데이터 구조들을 포함할 수 있다. 네트리스트(980)는 반복적(iterative) 처리를 사용하여 종합될 수 있는데, 이 반복적 처리에서 네트리스트(980)는 그 디바이스에서의 설계 사양들 및 파라미터들에 의존하여 한 차례 또는 그 이상으로 재종합(resynthesize)될 수 있다. 여기서의 다른 설계 구조 유형들에서와 같이, 네트리스트(980)는 머신 판독가능 데이터 스토리지 매체 상에 기록될 수도 있고 프로그램가능 게이트 어레이에 프로그램될 수 있다. 상기 매체는 비휘발성 스토리지 매체(예를 들어, 자기 또는 광 디스크 드라이브), 프로그램가능 게이트 어레이, 컴팩트 플래쉬, 또는 기타 플래쉬 메모리일 수 있다. 또한, 또는 그 대신에, 상기 매체는 시스템 또는 캐시 메모리, 버퍼 스페이스, 또는 전기적 또는 광학적 도전성 디바이스들 및 재료들 - 이것들 상에, 데이터 패킷들은 인터넷, 또는 기타 네트워킹하기에 적적한 수단을 통해 전송되거나 중간에 저장될 수 있음 - 일 수 있다.
설계 프로세스(910)는 네트리스트(980)를 포함하는 다양한 입력 데이터 구조 유형들을 처리하기 위한 하드웨어 및 소프트웨어 모듈들을 포함할 수 있다. 이러한 데이터 구조 유형들은, 예를 들어, 라이브러리 엘리먼트들(930) 내에 상주할 수 있고, 주어진 제조 기술(예, 서로 다른 기술 노드들, 32nm, 45nm, 90nm 등)에 대해, 모델들, 레이아웃들, 및 상징적 표현들을 포함하여, 흔히 사용되는 소자들, 회로들, 및 디바이스들의 세트를 포함할 수 있다. 상기 데이터 구조 유형들은 설계 사양들(940), 특성 데이터(950), 검증 데이터(960), 설계 규칙들(970), 및 테스트 데이터 파일들(985)를 더 포함할 수 있는데, 이것들은 입력 테스트 패턴들, 출력 테스트 결과들, 및 기타 테스팅 정보를 포함할 수 있다. 설계 프로세스(910)는, 예를 들어, 표준 기계 설계 공정(예를 들어, 스트레스 분석, 열 분석, 기계적 이벤트 시뮬레이션, 캐스팅, 몰딩, 및 다이 프레스 성형(die press forming) 등과 같은 작업들을 위한 프로세스 시뮬레이션)을 더 포함할 수 있다. 기계적 설계 분야에서 통상의 기술을 가진 자라면 본 발명의 범위 및 사상을 벗어나지 않고서 설계 프로세스(910)에 사용되는 가능한 기계적 설계 툴들 및 어플리케이션들의 범위를 알 수 있을 것이다. 또한 설계 프로세스(910)는 타이밍 분석, 검증, 설계 규칙 체킹, 장소 및 경로 설정(route) 작업들 등과 같은 표준 회로 설계 프로세스들을 수행하기 위한 모듈들도 포함할 수 있다.
설계 프로세스(910)는 설계 구조(920)를 처리하기 위해 HDL 컴파일러들 및 시뮬레이션 모델 빌드 툴들과 같은 논리적 및 물리적 설계 툴들을 채용 및 편입시킬 수 있고, 또한 이와 함께 제2 설계 구조(990)를 생성하기 위해, (만약 가능하다면) 추가의 기계적 설계 또는 데이터에 따라 설명된 지원 데이터 구조들 중 일부 또는 모두들도 채용 및 편입시킬 수 있다.
설계 구조(990)는 기계적 디바이스들 및 구조들(예를 들어, IGES, DXF, Parasolid XT, JT, DRG, 또는 기계적 설계 구조들과 같은 것을 저장 또는 제공하기 위한 기타의 적절한 형식)의 교환을 위해 사용되는 데이터 형식으로 스토리지 매체 또는 프로그램가능 게이트 어레이 상에 상주한다. 설계 구조(920)와 유사하게, 설계 구조(990)는 바람직하게는, 하나 또는 그 이상의 파일들, 데이터 구조들, 또는 기타 컴퓨터로 인코딩되는 데이터 또는 명령들 - 이것들은 전송 또는 데이터 스토리지 매체 상에 상주하고, ECAD 시스템에 의해 처리되는 경우 도 3에 도시된 발명의 실시예들 중 하나 또는 그 이상과 논리적 기능적으로 균등한 형태를 생성함 - 을 포함한다. 일 실시에에서, 설계 구조(990)는 도 3에 도시된 디바이스들을 기능적으로 시뮬레이션하는 컴파일되고, 실행가능한 HDL 시뮬레이션 모델을 포함할 수 있다.
설계 구조(990)는 또한 집적회로들의 레이아웃 데이터 및/또는 상징적 데이터 형식의 교환을 위해 사용되는 데이터 형식(예를 들어, GDSII(GDS2), GL1, OASIS, 맵 파일들에 저장된 정보, 또는 이러한 설계 데이터 구조들을 저장하기에 적합한 기타의 형식)을 채용할 수 있다. 설계 구조(90)는, 예를 들어, 상징적 데이터, 맵 파일들, 테스트 데이터 파일들, 설계 내용 파일들, 제조 데이터, 레이아웃 파라미터들, 와이어들, 금속의 레벨들, 비아들, 형상들, 상기 제조 라인들을 통해 경로를 성정하기 위한 데이터, 및 도 3에 도시되고 위에서 기술되는 디바이스 또는 구조를 생성하기 위해 기타 설계자/개발자 또는 제조자에 의해 요구되는 기타 데이터, 등의 정보를 포함할 수 있다. 그런 다음, 설계 구조(990)는 단계 995로 진행될 수 있는데, 이 단계에서는, 예를 들어 설계 구조(990)는 테이프아웃으로 진행되고, 제조로 릴리스되며, 마스크 하우스로 릴리스되고, 또 다른 설계 하우스로 보내지며, 고객에게로 다시 보내지게 된다.
위에서 기술되는 방법은 집적회로 칩들의 제조에 사용된다. 그 결과의 집적회로 칩들은, 베어 다이(bare die)로서, 비가공 웨이퍼(raw wafer) 형태(즉, 다수의 패키지되지 않은 칩들을 갖는 하나의 웨이퍼)로 제조자에 의해 배포될 수 있고, 또는 패키지된 형태로 배포될 수 있다. 후자의 경우, 칩은 단일 칩 패키지(예를 들어, 마더보드 또는 기타 고 레벨 캐리어에 부착되는 리드들을 갖는 플라스틱 캐리어)에 또는 멀티칩 패키지(예를 들어, 표면 배선 또는 매립 배선 중 어느 하나 또는 둘 다를 갖는 세라믹 캐리어)에 실장된다. 어느 경우에서나, 칩은 그런 다음, (a) 마더보드와 같은 중간 제품, 또는 (b) 최종 제품 중 어느 하나의 일부로서, 다른 칩들, 개별 회로 소자들, 및/또는 다른 신호 처리 디바이스들과 집적된다. 상기 최종 제품은 집적회로 칩들을 포함하는 제품일 수 있다. 예를 들어, 상기 최종 제품은 장난감들 및 기타 저가의 어플리케이션들(low-end applications)에서부터 디스플레이, 키보드 또는 기타 입력 디바이스, 및 중앙 처리장치를 갖는 고가의 컴퓨터 제품들에 이를 수 있다.
여기서 사용되는 용어는 단지 특정 실시예들을 기술하려는 목적으로 사용된 것이지 발명의 범위를 한정하려는 의도로 사용된 것은 아니다. 여기서 사용되는 바와 같이, 단 수 형태인 "하나", "일", "한" 등은 그 맥락에서 특별하게 그렇지 않은 것으로 표현되지 않았다면, 복수 형태들도 포함하는 것으로 의도된다. 또한, "포함하다" 및/또는 "포함하는" 이라는 용어들도 본 명세서에서 사용되는 경우, 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존새를 명시하지만, 하나 또는 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이것들의 그룹들의 존재 또는 추가를 배제하려는 의도는 아님을 이해해야 할 것이다.
청구항들에서의 단계 플러스 기능 구성요소들(step plus function elements) 또는 모든 수단의 균등물(equivalents), 대응하는 구조들, 재료들, 및 작용들은 구체적으로 청구되는 다른 청구되는 구성요소들과 함께 그 기능을 수행하기 위한 구조, 재료, 또는 작용을 포함하도록 의도된다. 본 발명에 관한 기술(description)은 예시 및 설명의 목적으로 제공된 것이므로, 개시되는 형태 그대로 발명을 한정하려는 의도이거나 발명의 실시예를 빠짐없이 총 망라하려는 의도는 아니다. 당해 기술 분야에서 통상의 기술을 가진 자들이라면 발명의 사상 및 범위를 벗어나지 않고서 많이 변경 및 변형 예들을 도출해 낼 수 있을 것이다. 본 발명의 원리들 및 실제 어플리케이션을 가장 잘 설명하도록, 또한 고려된 특정 사용에 적합하게 여러 가지 변형 예들을 갖는 다양한 실시예들에 대해 당해 기술 분야에서 통상의 기술을 가진 자가 발명을 잘 이해할 수 있도록 하기 위해, 실시예들이 선택되고 기술되었다. 따라서, 본 발명은 실시예들에 의해 기술되었으나, 당해 기술 분야에서 숙련된 자들이라면 첨부되는 청구항들의 사상 및 범위 내에서 그리고 변형 예들로써 본 발명이 실시될 수 있다는 것을 잘 알 수 있을 것이다.
Claims (20)
- 향상된 실리콘 제어 정류기(silicon controlled rectifier, SCR)에 있어서,
상기 향상된 SCR은 향상된 턴온 시간(turn-on time)을 가지며, 상기 향상된 SCR에 기초한 정전기 방전(electrostatic discharge, ESD) 보호 회로는 NPN 베이스와 직렬 연결되는 집적된 JFET를 포함하는,
향상된 SCR. - 청구항 1에 있어서, 상기 JFET는 SCR 미스-트리거링(mis-triggering)을 방지하는,
향상된 SCR. - 청구항 1에 있어서, 상기 JFET는 ESD 이벤트 동안 높은 저항 컨택을 가능하게 하며, 상기 높은 저항 컨택은 정상 동작(normal operation)에 비해 트리거 전류/전압을 낮추는,
향상된 SCR. - 청구항 3에 있어서, 상기 JFET는 상기 SCR의 턴온 시간을 감소시키는,
향상된 SCR. - 청구항 3에 있어서, 상기 JFET는 ESD 이벤트 동안 핀치 오프(pinch off)되는,
향상된 SCR. - 청구항 3에 있어서, 상기 높은 저항 컨택은 상기 JFET 핀치 오프 게이트 전압이 3V 에서 5V 범위에 있는 경우 형성되는,
향상된 SCR. - 청구항 1에 있어서, 상기 JFET는 ESD 이벤트에 비해 정상 동작 동안 낮은 저항을 가능하게 하는,
향상된 SCR. - 청구항 7에 있어서, 상기 낮은 저항은 I/O 패드 상에서 3V 또는 이보다 작은,
향상된 SCR. - 청구항 1에 있어서, 상기 JFET 디바이스는 p-웰 저항과 직렬 연결되고, 접지 노드는 I/O 패드에 의해 제어되는 게이트인,
향상된 SCR. - 청구항 1에 있어서, 상기 JFET 디바이스는 온(on) 저항보다 3배 더 큰 크기의 오프(off) 저항을 갖는,
향상된 SCR. - 청구항 1에 있어서, 상기 JFET 디바이스는 3V 에서 5V의 범위에서 핀치 오프 전압을 갖는,
향상된 SCR. - 청구항 11에 있어서, 상기 JFET 디바이스의 핀치 오프는 SCR 저항을 증가시키고 트리거 전류(Itrig)를 낮추는,
향상된 SCR. - 향상된 턴온 시간의 실리콘 제어 정류기(SCR)에 기초한 정전기 방전(ESD) 보호 회로 - 상기 SCR에 기초한 ESD 보호 회로는 NPN 베이스와 직렬 연결된 직접된 JFET를 포함함 - 의 동작에 있어서,
상기 동작은 상기 JFET 디바이스의 저항이 증가되도록 함에 의해 트리거 전류를 낮추는 단계를 포함하는,
ESD 보호 회로 동작. - 청구항 13에 있어서, 상기 ESD 보호 회로 동작은, 게이트 전압이 높은 경우 상기 JFET의 저항을 증가시키는 단계를 더 포함하는,
ESD 보호 회로 동작. - 청구항 13에 있어서, I/O 패드 전압이 0V 에서 3V 범위에 있는 경우, 상기 JFET 디바이스는 션트 또는 낮은 저항을 갖는 디바이스처럼 동작하는,
ESD 보호 회로 동작. - 청구항 13에 있어서, I/O 패드 전압이 0V에서 3V 범위에 있는 경우, 상기 JFET 디바이스는 온(on) 디바이스처럼 동작하고, 이에 따라 접지로 낮은 저항을 제공하는,
ESD 보호 회로 동작. - 머신 판독가능 데이터 스토리지 매체 상에 인코딩되는 하드웨어 기술 언어(hardware description language, HDL) 설계 구조에 있어서, 상기 설계 구조는,
컴퓨터-지원 설계 시스템에서 처리되는 경우 SCR의 머신-실행가능 표현을 생성하는 엘리먼트들을 포함하며, 상기 SCR은 NPN 베이스와 직렬 연결된 집적된 JFET를 포함하는,
설계 구조. - 청구항 17에 있어서, 상기 설계 구조는 네트리스트(netlist)를 포함하는,
설계 구조. - 청구항 17에 있어서, 상기 설계 구조는 집적회로들의 레이아웃 데이터의 교환을 위해 사용되는 데이터 형식으로서 스토리지 매체 상에 상주하는,
설계 구조. - 청구항 17에 있어서, 상기 설계 구조는 프로그램가능 게이트 어레이에 상주하는,
설계 구조.
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