KR20110126186A - 반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법 - Google Patents

반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법 Download PDF

Info

Publication number
KR20110126186A
KR20110126186A KR1020117025708A KR20117025708A KR20110126186A KR 20110126186 A KR20110126186 A KR 20110126186A KR 1020117025708 A KR1020117025708 A KR 1020117025708A KR 20117025708 A KR20117025708 A KR 20117025708A KR 20110126186 A KR20110126186 A KR 20110126186A
Authority
KR
South Korea
Prior art keywords
adhesive film
semiconductors
semiconductor wafer
semiconductor
dicing tape
Prior art date
Application number
KR1020117025708A
Other languages
English (en)
Inventor
유우키 나카무라
츠토무 키타카츠
요우지 카타야마
케이이치 하타케야마
Original Assignee
히다치 가세고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히다치 가세고교 가부시끼가이샤 filed Critical 히다치 가세고교 가부시끼가이샤
Publication of KR20110126186A publication Critical patent/KR20110126186A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J183/00—Adhesives based on macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing silicon, with or without sulfur, nitrogen, oxygen, or carbon only; Adhesives based on derivatives of such polymers
    • C09J183/10—Block or graft copolymers containing polysiloxane sequences
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G73/00—Macromolecular compounds obtained by reactions forming a linkage containing nitrogen with or without oxygen or carbon in the main chain of the macromolecule, not provided for in groups C08G12/00 - C08G71/00
    • C08G73/06—Polycondensates having nitrogen-containing heterocyclic rings in the main chain of the macromolecule
    • C08G73/10—Polyimides; Polyester-imides; Polyamide-imides; Polyamide acids or similar polyimide precursors
    • C08G73/1057—Polyimides containing other atoms than carbon, hydrogen, nitrogen or oxygen in the main chain
    • C08G73/106—Polyimides containing other atoms than carbon, hydrogen, nitrogen or oxygen in the main chain containing silicon
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G77/00—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule
    • C08G77/42—Block-or graft-polymers containing polysiloxane sequences
    • C08G77/452—Block-or graft-polymers containing polysiloxane sequences containing nitrogen-containing sequences
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D179/00—Coating compositions based on macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing nitrogen, with or without oxygen, or carbon only, not provided for in groups C09D161/00 - C09D177/00
    • C09D179/04—Polycondensates having nitrogen-containing heterocyclic rings in the main chain; Polyhydrazides; Polyamide acids or similar polyimide precursors
    • C09D179/08—Polyimides; Polyester-imides; Polyamide-imides; Polyamide acids or similar polyimide precursors
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D183/00—Coating compositions based on macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing silicon, with or without sulfur, nitrogen, oxygen, or carbon only; Coating compositions based on derivatives of such polymers
    • C09D183/04—Polysiloxanes
    • C09D183/08—Polysiloxanes containing silicon bound to organic groups containing atoms other than carbon, hydrogen, and oxygen
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J179/00—Adhesives based on macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing nitrogen, with or without oxygen, or carbon only, not provided for in groups C09J161/00 - C09J177/00
    • C09J179/04—Polycondensates having nitrogen-containing heterocyclic rings in the main chain; Polyhydrazides; Polyamide acids or similar polyimide precursors
    • C09J179/08—Polyimides; Polyester-imides; Polyamide-imides; Polyamide acids or similar polyimide precursors
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J183/00—Adhesives based on macromolecular compounds obtained by reactions forming in the main chain of the macromolecule a linkage containing silicon, with or without sulfur, nitrogen, oxygen, or carbon only; Adhesives based on derivatives of such polymers
    • C09J183/04—Polysiloxanes
    • C09J183/08—Polysiloxanes containing silicon bound to organic groups containing atoms other than carbon, hydrogen, and oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/296—Organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G77/00—Macromolecular compounds obtained by reactions forming a linkage containing silicon with or without sulfur, nitrogen, oxygen or carbon in the main chain of the macromolecule
    • C08G77/04—Polysiloxanes
    • C08G77/22—Polysiloxanes containing silicon bound to organic groups containing atoms other than carbon, hydrogen and oxygen
    • C08G77/26—Polysiloxanes containing silicon bound to organic groups containing atoms other than carbon, hydrogen and oxygen nitrogen-containing groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29006—Layer connector larger than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/28—Web or sheet containing structurally defined element or component and having an adhesive outermost layer
    • Y10T428/2813—Heat or solvent activated or sealable
    • Y10T428/2817—Heat sealable
    • Y10T428/2826—Synthetic resin or polymer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/28—Web or sheet containing structurally defined element or component and having an adhesive outermost layer
    • Y10T428/2852—Adhesive compositions
    • Y10T428/2896—Adhesive compositions including nitrogen containing condensation polymer [e.g., polyurethane, polyisocyanate, etc.]

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Polymers & Plastics (AREA)
  • Health & Medical Sciences (AREA)
  • Medicinal Chemistry (AREA)
  • Wood Science & Technology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Materials Engineering (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Adhesive Tapes (AREA)
  • Die Bonding (AREA)
  • Dicing (AREA)
  • Laminated Bodies (AREA)

Abstract

저온에서 반도체 웨이퍼에 첩부 가능하고, 칩 크랙이나 버의 발생을 충분히 억제하면서 반도체 웨이퍼로부터 반도체 칩을 수율 좋게 얻는 것을 가능하게 하는 반도체용 접착 필름을 제공한다.
하기 화학식(Ⅰ)로 표시되는 4,4'-옥시디프탈산2무수물을 포함하는 테트라카르복시산2무수물과, 하기 일반식(Ⅱ)로 표시되는 실록산디아민을 포함하는 디아민과의 반응에 의해 얻어질 수 있는 폴리이미드 수지를 함유하고, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능한, 반도체용 접착 필름.
　　[화학식 1]
Figure pat00014

Figure pat00015

Description

반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법{ADHESⅣE FILM FOR SEMICONDUCTOR, COMPOSITE SHEET, AND METHOD FOR PRODUCING SEMICONDUCTOR CHIP USING THEM}
본 발명은, 반도체용 접착 필름, 복합 시트 및 이들을 이용한 반도체 칩의 제조방법에 관한 것이다.
반도체 칩을 지지부재에 실장할 때, 반도체 칩과 지지부재를 접착하는 다이본딩재로서, 종래는 주로 은페이스트가 사용되어 왔다. 그러나, 반도체 칩의 소형화·고성능화, 및 사용되는 지지부재의 소형화·세밀화에 따라, 은페이스트를 사용하는 방법에서는, 페이스트가 비어져 나오거나, 반도체 칩의 기울임에 기인하는 와이어 본딩 시의 불량한 상태의 발생과 같은 문제가 표면화하고 있다. 그 때문에, 최근에는 은페이스트를 대신하여 접착 필름(반도체용 접착 필름)이 사용되도록 되었다.
접착 필름을 사용하여 반도체 장치를 얻는 방식으로서는, 개편(個片) 첩부 방식 및 웨이퍼 이면 첩부 방식이 있다.
개편 첩부 방식으로는, 릴상의 접착 필름으로부터 커팅 또는 펀칭에 의해서 개편을 절출하고(切出), 이 접착 필름의 개편을 지지부재에 접착한다. 지지부재에 접착된 접착 필름을 개입시켜, 별도 다이싱 공정에 의해서 개편화된 반도체 칩이 지지부재에 접합된다. 그 후, 필요에 따라 와이어 본드 공정, 봉지(封止) 공정 등을 거쳐 반도체 장치가 얻어진다. 그러나, 개편 첩부 방식의 경우, 접착 필름을 개편으로 잘라 지지부재에 접착하기 위한 전용의 조립 장치가 필요하기 때문에, 은페이스트를 사용하는 방법에 비해 제조 비용이 높아진다는 문제가 있었다.
웨이퍼 이면 첩부 방식에서는, 우선, 반도체 웨이퍼의 이면에 접착 필름 및 다이싱 테이프를 이 순서로 첩합(貼合)시킨다. 그리고, 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩으로 분할하는 동시에, 접착 필름을 각각의 반도체 칩마다 절단한다. 그 후, 반도체 칩을 그 이면에 적층된 접착 필름과 함께 픽업하여, 접착 필름을 개재하여 반도체 칩을 지지부재에 접합한다. 그 후, 더욱 가열, 경화, 와이어 본드 등의 공정을 거쳐 반도체 장치가 얻어진다. 웨이퍼 이면 첩부 방식의 경우, 접착 필름을 개편화하기 위한 조립 장치를 필요로 하지 않고, 종래의 은페이스트용의 조립 장치를, 그대로 또는 열반을 부가하는 등의 장치의 일부를 개량하는 것에 의해 사용할 수 있다. 그 때문에, 접착 필름을 사용한 방법 중에서는, 제조 비용을 비교적 저렴하게 낮추는 방법으로서 주목받고 있다.
한편, 최근, 반도체 웨이퍼를 다이싱하는 방법으로서, 반도체 웨이퍼에 레이저광을 조사하는 것에 의해 반도체 웨이퍼 내부에 선택적으로 개질부를 형성하고, 개질부를 따라서 반도체 웨이퍼를 절단하는 스텔스 다이싱(stealth dicing)이라는 방법이 제안되어 있다(특허 문헌 1, 2). 이 방법에서는, 예를 들면, 다이싱 테이프를 확장하여 반도체 웨이퍼에 응력을 부하하는 것에 의해, 개질부를 따라 반도체 웨이퍼가 복수의 반도체 칩으로 분할된다.
특허 문헌 1: 일본특허공개공보 제2002-192370호
특허 문헌 2: 일본특허공개공보 제2003-338467호
발명이 해결하고자 하는 과제
상기 웨이퍼 이면 첩부 방식의 경우, 반도체 웨이퍼의 다이싱 시에 접착 필름도 동시에 절단하는 것이 필요하게 된다. 그러나, 다이아몬드 블레이드를 이용한 일반적인 다이싱 방법에 의해 반도체 웨이퍼 및 접착 필름을 동시에 절단하면, 절단 후의 반도체 칩 측면에 있어서 크랙(칩 크랙)이 발생하거나, 절단면에 있어서 접착 필름이 끝이 잘게 갈라진 상태가 되어 버(burr)가 많이 발생하거나 한다는 문제가 있었다. 이 칩 크랙이나 버가 존재하면, 반도체 칩을 픽업할 때에 반도체 칩이 갈라지기 쉽게 되어, 수율이 저하한다.
그래서, 칩 크랙이나 버의 발생을 억제하기 위해, 본 발명자들은, 반도체 웨이퍼, 반도체용 접착 필름 및 다이싱 테이프가 이 순서로 적층되고, 반도체 웨이퍼가 복수의 반도체 칩으로 분할되는 동시에 반도체용 접착 필름의 두께 방향의 적어도 일부가 절단되지 않고 남도록 반도체 웨이퍼측으로부터 절입(切入)이 형성되어 있는 적층체를 준비하는 공정과, 다이싱 테이프를 복수의 반도체 칩이 서로 분리되는 방향으로 확장하는 것에 의해, 반도체용 접착 필름을 절입에 따라 분할하는 공정을 포함하는 방법에 관해서 검토를 실시했다.
그런데, 종래의 반도체용 접착 필름을 사용하여 상기 방법에 의해 다이싱을 실시했을 경우, 반도체용 접착 필름을 절입에 따라 완전하게 분단하는 것이 곤란하다는 문제가 있는 것이 분명해졌다.
또한, 상기의 스텔스 다이싱에 의하면, 다이싱에 따르는 칩 크랙이나 버의 발생은 어느 정도 억제되는 것이 기대된다. 그러나, 레이저 가공에 의해 반도체 웨이퍼에 개질부를 형성하고 나서 다이싱 테이프를 확장하여 반도체 웨이퍼를 분할하는 방법의 경우, 다이싱 테이프의 확장만으로, 반도체용 접착 필름을 완전하게 분단하는 것은 곤란하고, 반도체 칩을 수율 좋게 얻는 것이 실제로는 곤란한 것도 분명해졌다.
또한, 절입이 형성된 적층체를 사용하는 방법이나 스텔스 다이싱에 의한 방법에 있어서는, 다량의 필러를 접착 필름에 포함시키는 것에 의해서, 접착 필름이 파단하기 쉬워져, 버의 발생이 어느 정도 억제될 수 있지만, 이 경우는 접착 필름을 반도체 웨이퍼에 저온에서 첩부하는 것이 곤란하다는 문제가 있었다. 반도체 웨이퍼의 휘어짐이나 각 부재의 열이력에 기인하는 손상을 억제하는 것 등을 위해서, 접착 필름은 가능한 한 저온에서 반도체 웨이퍼에 첩부가능한 것이 바람직하다.
본 발명은, 이상과 같은 사정을 감안하여 이루어진 것이고, 그 목적은, 저온에서 반도체 웨이퍼에 첩부 가능하고, 칩 크랙이나 버의 발생을 충분히 억제하면서 반도체 웨이퍼로부터 반도체 칩을 수율 좋게 얻는 것을 가능하게 하는 반도체용 접착 필름을 제공하는 것에 있다. 또한, 본 발명은, 관련되는 반도체용 접착 필름을 이용하여, 칩 크랙이나 버의 발생을 충분히 억제하면서, 반도체 웨이퍼로부터 반도체 칩을 수율 좋게 얻는 방법을 제공하는 것을 목적으로 한다.
발명의 개시
과제를 해결하기 위한 수단
하나의 측면에 있어서, 본 발명은, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능한 반도체용 접착 필름에 관한 것이다. 본 발명에 관한 반도체용 접착 필름은, 하기 화학식(Ⅰ)로 표시되는 4,4'-옥시디프탈산2무수물을 전체의 50중량% 이상의 비율로 포함하는 테트라카르복시산2무수물과, 하기 일반식(Ⅱ)로 표시되는 실록산디아민을 전체의 30중량% 이상의 비율로 포함하는 디아민과의 반응에 의해 얻을 수 있는 폴리이미드 수지를 함유한다. 식(Ⅱ) 중, R은 탄소수 1~5의 알킬기, 탄소수 1~5의 알콕시기, 페닐기 또는 페녹시기를 나타내고, 동일 분자 중의 복수의 R은 동일해도 상이해도 좋고, n 및 m은 각각 독립적으로 1~3의 정수를 나타낸다.
[화학식 1]
Figure pat00001
상기 본 발명에 관한 반도체용 접착 필름은, 상기 특정한 폴리이미드 수지를 채용함으로써, 저온에서 반도체 웨이퍼에 첩부 가능함과 동시에, 확장된 때에 버 없이 완전하게 분단되기 쉬운 것으로 되었다. 그 결과, 이 반도체용 접착 필름을 사용하여, 칩 크랙이나 버의 발생을 충분히 억제하면서 반도체 웨이퍼로부터 반도체 칩을 수율 좋게 얻는 것이 가능하게 되었다.
상기 폴리이미드 수지의 유리 전이 온도는, 바람직하게는 30℃ 이상 80℃ 이하이다. 유리 전이 온도가 관련되는 범위내에 있으면, 저온에서 반도체 웨이퍼에 첩부하는 것이 특히 용이해지고, 또한, 접착 필름이 실온에서 택리스(tackless), 또는 적당한 택(tack)을 가지는 것으로 되어, 작업성, 취급성의 점에서도 유리하다.
본 발명에 관한 반도체용 접착 필름은, 열경화성 성분 및 필러를 더욱 함유하고 있어도 좋다. 이 경우, 필러의 함유량은 해당 반도체용 접착 필름의 중량에 대하여 30중량% 미만인 것이 바람직하다. 필러의 함유량을 어느 정도 낮게 억제하는 것에 의해, 저온에서 반도체 웨이퍼에 첩부하는 것이 더욱 용이해지고, 또한, 리플로우 크랙의 발생이 더욱 억제된다.
다른 측면에 있어서, 본 발명은, 상기 본 발명에 관한 반도체용 접착 필름과, 해당 반도체용 접착 필름의 한쪽면측에 적층된 다이싱 테이프를 구비하는 복합 시트에 관한 것이다. 관련되는 복합 시트를 이용하는 것에 의해, 간략한 공정으로 보다 효율적으로 반도체 칩 및 반도체 장치를 얻는 것이 가능하게 된다.
이상과 같은 본 발명에 관한 반도체용 접착 필름 또는 복합 시트는, 이하와 같은 본 발명에 관한 반도체 칩의 제조방법에서 적합하게 사용된다.
본 발명에 관한 반도체 칩의 제조방법은, 반도체 웨이퍼, 상기 본 발명에 관한 반도체용 접착 필름 및 다이싱 테이프가 이 순서로 적층되고, 반도체 웨이퍼가 복수의 반도체 칩으로 분할되는 동시에 반도체용 접착 필름의 두께 방향의 적어도 일부가 절단되지 않고 남도록 반도체 웨이퍼측으로부터 절입이 형성되어 있는 적층체를 준비하는 공정과, 다이싱 테이프를 복수의 반도체 칩이 서로 분리되는 방향으로 확장하는 것에 의해, 반도체용 접착 필름을 절입에 따라 분할하는 공정을 준비한다.
본 발명에 관한 반도체 칩의 제조방법은, 반도체 웨이퍼, 상기 본 발명에 관한 반도체용 접착 필름 및 다이싱 테이프가 이 순서로 적층되고, 반도체 웨이퍼를 복수의 반도체 칩으로 분획하는 선에 따라 레이저 가공에 의해 반도체 웨이퍼에 개질부가 형성되어 있는 적층체를 준비하는 공정과, 다이싱 테이프를 복수의 반도체 칩이 서로 분리되는 방향으로 확장하는 것에 의해, 반도체 웨이퍼를 복수의 반도체 칩으로 분할하는 동시에 반도체용 접착 필름을 개질부를 따라 분할하는 공정을 갖추고 있어도 좋다.
상기 본 발명에 관한 제조방법에 의하면, 칩 크랙이나 버의 발생을 충분히 억제하면서, 반도체 웨이퍼로부터 반도체 칩을 수율 좋게 얻는 것이 가능하다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 바람직한 실시형태에 대하여 상세하게 설명한다. 다만, 본 발명은 이하의 실시형태로 한정되는 것은 아니다.
반도체용 접착 필름
본 실시형태에 관한 반도체용 접착 필름은, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능하다. 여기서, 소정의 온도에서 유지된 반도체용 접착 필름을, 필요에 따라 가압하면서 반도체 웨이퍼에 첩부했을 때에, 반도체용 접착 필름이 반도체 웨이퍼로부터 자연스럽게 박리되지 않는 정도로 고정되면, 첩부 가능하다고 판단된다. 보다 구체적으로는, 예를 들면, 반도체용 접착 필름과 반도체 웨이퍼의 계면에 있어서의 필 강도가 20N/m 이상이면 좋다. 반도체용 접착 필름은, 예를 들면, 100℃ 이하의 온도로 설정된 핫 롤라미네이터를 이용하여 반도체 웨이퍼에 첩부된다. 필 강도의 측정은, 25℃의 분위기 중, 인장각도 90° 인장속도 50mm/분으로서 실시된다. 예를 들면, 필러의 함유량을 적게 하거나, 낮은 Tg(바람직하게는 80℃ 이하)를 가지는 폴리이미드 수지를 이용하거나 하는 것에 의해, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능한 반도체용 접착 필름이 얻어진다. 반도체용 접착 필름을 반도체 웨이퍼에 첩부 가능한 온도는, 보다 바람직하게는 95℃ 이하, 더욱 바람직하게는 90℃ 이하이다.
본 실시형태에 관한 반도체용 접착 필름은, 하기 일반식(A)로 표시되는 구성 단위를 가지는 폴리이미드 수지를 함유한다. 폴리이미드 수지는, 예를 들면, 테트라카르복실산2무수물과 디아민과의 반응에 의해 폴리아믹산을 생성시키는 스텝과, 폴리아믹산으로부터 폴리이미드 수지를 생성시키는 스텝을 포함하는 방법에 의해 얻어진다. 이 경우, 식(10)에 있어서 R1은 테트라카르복실산2무수물로부터 유래하는 4가의 잔기이며, R2는 디아민으로부터 유래하는 2가의 잔기이다.
[화학식 2]
Figure pat00002
폴리이미드 수지를 얻기 위해서 사용되는 테트라카르복실산2무수물은, 하기 화학식(Ⅰ)로 표시되는 4,4'-옥시디프탈산2무수물(이하 경우에 따라 「ODPA」라 한다.)을 포함한다. 바꾸어 말하면, 폴리이미드 수지는, 하기 일반식(Ⅰ-A)로 표시되는 구성 단위를 포함한다. 식(Ⅰ-A) 중의 R2는 식(A)의 R2와 같은 의미이다.
[화학식 3]
Figure pat00003
폴리이미드 수지의 합성에 사용되는 테트라카르복실산2무수물 중 50중량%이상은, ODPA인 것이 바람직하다. ODPA의 비율이 50중량% 미만이면, 접착 필름의 내습성 및 파단성이 저하하기 쉬워지는 경향이 있다. 같은 관점에서, ODPA의 비율은 보다 바람직하게는 60중량% 이상, 더욱 바람직하게는 70중량% 이상이다.
테트라카르복시산2무수물은 ODPA만을 포함하고 있어도 좋지만, ODPA 이외의 화합물을 더 포함하고 있어도 좋다. ODPA와 병용되는 화합물로서는, 예를 들면, 피로멜리트산2무수물, 3,3',4,4'-비페닐테트라카르복시산2무수물, 2,2',3,3'-비페닐테트라카르복시산2무수물, 2,2-비스(2,3-디카르복시페닐)프로판2무수물, 1,1-비스(2,3-디카르복시페닐)에탄2무수물, 1,1-비스(3,4-디카르복시페닐)에탄2무수물, 비스(2,3-디카르복시페닐)메탄2무수물, 비스(3,4-디카르복시페닐)메탄2무수물, 비스(3,4-디카르복시페닐)설폰2무수물, 3,4,9,10-페릴렌테트라카르복시산2무수물, 비스(3,4-디카르복시페닐)에테르2무수물, 벤젠-1,2,3,4-테트라카르복시산2무수물, 3,4,3',4'-벤조페논테트라카르복시산2무수물, 2,3,2',3'-벤조페논테트라카르복시산2무수물, 2,3,3',4'-벤조페논테트라카르복시산2무수물, 1,2,5,6-나프탈렌테트라카르복시산2무수물, 2,3,6,7-나프탈렌테트라카르복시산2무수물, 1,2,4,5-나프탈렌-테트라카르복시산2무수물, 1,4,5,8-나프탈렌-테트라카르복시산2무수물, 1,2-(에틸렌)비스(트리멜리테이트 무수물), 1,3-(트리메틸렌)비스(트리멜리테이트 무수물), 1,4-(테트라메틸렌)비스(트리멜리테이트 무수물), 1,5-(펜타메틸렌)비스(트리멜리테이트 무수물), 1,6-(헥사메틸렌)비스(트리멜리테이트 무수물), 1,7-(헵타메틸렌)비스(트리멜리테이트 무수물), 1,8-(옥타메틸렌)비스(트리멜리테이트 무수물), 1,9-(노나메틸렌)비스(트리멜리테이트 무수물), 1,10-(데카메틸렌)비스(트리멜리테이트 무수물), 1,12-(도데카메틸렌)비스(트리멜리테이트 무수물), 1,16-(헥사데카메틸렌)비스(트리멜리테이트 무수물), 1,18-(옥타데카메틸렌)비스(트리멜리테이트 무수물), 2,6-디클로로나프탈렌-1,4,5,8-테트라카르복시산2무수물, 2,7-디클로로나프탈렌-1,4,5,8-테트라카르복시산2무수물, 2,3,6,7-테트라크롤나프탈렌-1,4,5,8-테트라카르복시산2무수물, 페난트렌-1,8,9,10-테트라카르복시산2무수물, 피라진-2,3,5,6-테트라카르복시산2무수물, 티오펜-2,3,4,5-테트라카르복시산2무수물, 2,3,3',4'-비페닐테트라카르복시산2무수물, 비스(3,4-디카르복시페닐)디메틸실란2무수물, 비스(3,4-디카르복시페닐)메틸페닐실란2무수물, 비스(3,4-디카르복시페닐)디페닐실란2무수물, 1,4-비스(3,4-디카르복시페닐디메틸실릴)벤젠2무수물, 1,3-비스(3,4-디카르복시페닐)-1,1,3,3-테트라메틸디시클로헥산2무수물, p-페닐렌비스(트리멜리테이트 무수물), 에틸렌테트라카르복시산2무수물, 1,2,3,4-부탄테트라카르복시산2무수물, 데카히드로나프탈렌-1,4,5,8-테트라카르복시산2무수물, 4,8-디메틸-1,2,3,5,6,7-헥사히드로나프탈렌-1,2,5,6-테트라카르복시산2무수물, 시클로펜탄-1,2,3,4-테트라카르복시산2무수물, 피롤리딘-2,3,4,5-테트라카르복시산2무수물, 1,2,3,4-시클로부탄테트라카르복시산2무수물, 비스(엑소-비시클로[2.2.1]헵탄-2,3-디카르복시산 무수물) 설폰, 비시클로[2.2.2]옥토-7-엔-2,3,5,6-테트라카르복시산2무수물, 2,2-비스(3,4-디카르복시페닐)헥사플루오로프로판2무수물, 2,2-비스[4-(3,4-디카르복시페녹시)페닐]헥사플루오로프로판2무수물, 4,4'-비스(3,4-디카르복시페녹시)디페닐설피드2무수물, 1,4-비스(2-히드록시헥사플루오로이소프로필)벤젠비스(트리멜리트산 무수물), 1,3-비스(2-히드록시헥사플루오로이소프로필)벤젠비스(트리멜리트산 무수물), 5-(2,5-디옥소테트라히드로푸릴)-3-메틸-3-시클로헥센-1,2-디카르복시산2무수물 및 테트라히드로푸란-2,3,4,5-테트라카르복시산2무수물을 들 수 있다. 이들은 단독으로 또는 복수종을 조합하여 사용된다.
폴리이미드 수지를 얻기 위해서 사용되는 디아민은, 하기 일반식(Ⅱ)로 표시되는 실록산디아민을 포함한다. 바꾸어 말하면, 폴리이미드 수지는, 하기 일반식(Ⅱ-A)로 표시되는 구성 단위를 포함한다. 식(Ⅱ-A) 중의 R1, n 및 m은 식(A)의 R1, n 및 m은 같은 의미이다. 본 실시형태에 관한 폴리이미드 수지는, 하기 일반식(10)으로 표시되는 구성 단위를 포함하는 경우가 많다. 식(10)의 구성 단위는, 식(Ⅰ-A)의 구성 단위 및 식(Ⅱ-A)의 구성 단위의 어느 것에도 해당한다.
[화학식 4]
Figure pat00004
상기 식 중, R은 탄소수 1~5의 알킬기, 탄소수 1~5의 알콕시기, 페닐기 또는 페녹시기를 나타내고, 동일 분자 중의 복수의 R은 동일해도 상이해도 좋고, n 및 m은 각각 독립적으로 1~3의 정수를 나타낸다. R은 바람직하게는 탄소수 1~5의 알킬기이며, 가장 전형적으로는 메틸기이다. n 및 m은 3인 것이 바람직하다.
식(Ⅱ)의 실록산디아민의 구체예로서는, 1,1,3,3-테트라메틸-1,3-비스(2-아미노에틸)디실록산, 1,1,3,3-테트라메틸-1,3-비스(3-아미노프로필)디실록산, 1,1,3,3-테트라페닐-1,3-비스(2-아미노에틸)디실록산 및 1,1,3,3-테트라페닐-1,3-비스(3-아미노프로필)디실록산을 들 수 있다.
폴리이미드 수지의 합성에 사용되는 디아민 중 30중량%~100중량%는, 식(Ⅱ)의 실록산디아민인 것이 바람직하다. 식(Ⅱ)의 실록산디아민의 비율이 30중량% 미만이면, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능한 접착 필름을 얻는 것이 곤란해지거나, 접착 필름을 확장했을 때에 버 없이 파단하는 것이 곤란하게 되거나 하는 경향이 있다. 같은 관점에서, 식(Ⅱ)의 실록산디아민의 비율은 보다 바람직하게는 40중량% 이상, 더욱 바람직하게는 50중량% 이상이다.
폴리이미드 수지의 합성에 사용되는 디아민은 식(Ⅱ)의 실록산디아민만을 포함하고 있어도 좋지만, 지방족디아민, 방향족디아민, 및 식(Ⅱ)의 실록산디아민 이외의 실록산디아민으로 이루어지는 군으로부터 선택되는 적어도 1종의 화합물을 더 포함하고 있어도 좋다. 지방족디아민으로서는, 예를 들면, 에틸렌디아민, 1,3-디아미노프로판, 1,4-디아미노부탄, 1,5-디아미노펜탄, 1,6-디아미노헥산, 1,7-디아미노헵탄, 1,8-디아미노옥탄, 1,9-디아미노노난, 1,10-디아미노데칸, 및 1,12-디아미노도데칸을 들 수 있다. 방향족디아민으로서는, 예를 들면, o-페닐렌디아민, m-페닐렌디아민, p-페닐렌디아민, 3,3'-디아미노디페닐에테르, 3,4'-디아미노디페닐에테르, 4,4'-디아미노디페닐에테르, 3,3'-디아미노디페닐메탄, 3,4'-디아미노디페닐메탄, 4,4'-디아미노디페닐메탄, 3,3'-디아미노디페닐디플루오로메탄, 3,4'-디아미노디페닐디플루오로메탄, 4,4'-디아미노디페닐디플루오로메탄, 3,3'-디아미노디페닐설폰, 3,4'-디아미노디페닐설폰, 4,4'-디아미노디페닐설폰, 3,3'-디아미노디페닐설피드, 3,4'-디아미노디페닐설피드, 4,4'-디아미노디페닐설피드, 3,3'-디아미노디페닐케톤, 3,4'-디아미노디페닐케톤, 4,4'-디아미노디페닐케톤, 2,2-비스(3-아미노페닐)프로판, 2-(3-아미노페닐)-2-(4'-아미노페닐)프로판, 2,2-비스(4-아미노페닐)프로판, 2,2-비스(3-아미노페닐)헥사플루오로프로판, 2-(3-아미노페닐)-2-(4'-아미노페닐)헥사플루오로프로판, 2,2-비스(4-아미노페닐)헥사플루오로프로판, 1,3-비스(3-아미노페녹시)벤젠, 1,4-비스(3-아미노페녹시)벤젠, 1,4-비스(4-아미노페녹시)벤젠, 3,3'-(1,4-페닐렌비스(1-메틸에틸리덴))비스아닐린, 3,4'-(1,4-페닐렌비스(1-메틸에틸리덴))비스아닐린, 4,4'-(1,4-페닐렌비스(1-메틸에틸리덴))비스아닐린, 2,2-비스(4-(3-아미노페녹시)페닐)프로판, 2,2-비스(4-(4-아미노페녹시)페닐)프로판, 2,2-비스(4-(3-아미노페녹시)페닐)헥사플루오로프로판, 2,2-비스(4-(4-아미노페녹시)페닐)헥사플루오로프로판, 비스(4-(3-아미노페녹시)페닐)설피드, 비스(4-(4-아미노페녹시)페닐)설피드, 비스(4-(3-아미노페녹시)페닐)설폰, 및 비스(4-(4-아미노페녹시)페닐) 설폰을 들 수 있다.
식(Ⅱ)의 실록산디아민과 병용될 수 있는 실록산디아민은, 예를 들면 하기 일반식(Ⅲ)으로 표시된다. 식(Ⅲ) 중, Q1 및 Q2는 각각 독립적으로 페닐렌기 또는 탄소수 1~5의 알킬렌기(다만, p가 1일 때 탄소수 4~5의 알킬렌기)를 나타내고, Q3, Q4, Q5 및 Q6은 각각 독립적으로 탄소수 1~5의 알킬기, 탄소수 1~5의 알콕시기, 페닐기 또는 페녹시기를 나타내고, p는 1~50의 정수를 나타낸다.
[화학식 5]
Figure pat00005
식(Ⅲ)의 실록산디아민으로서는, p가 1일 때, 1,1,3,3-테트라메틸-1,3-비스(4-아미노페닐)디실록산, 1,1,3,3-테트라페녹시-1,3-비스(2-아미노에틸)디실록산, 1,1,3,3-테트라메틸-1,3-비스(4-아미노부틸)디실록산, 및 1,3-디메틸-1,3-디메톡시-1,3-비스(4-아미노부틸)디실록산이 있고, p가 2일 때, 1,1,3,3,5,5-헥사메틸-1,5-비스(4-아미노페닐)트리실록산, 1,1,5,5-테트라페닐-3,3-디메틸-1,5-비스(3-아미노프로필)트리실록산, 1,1,5,5-테트라페닐-3,3-디메톡시-1,5-비스(4-아미노부틸)트리실록산, 1,1,5,5-테트라페닐-3,3-디메톡시-1,5-비스(5-아미노펜틸)트리실록산, 1,1,5,5-테트라메틸-3,3-디메톡시-1,5-비스(2-아미노에틸)트리실록산, 1,1,5,5-테트라메틸-3,3-디메톡시-1,5-비스(4-아미노부틸)트리실록산, 1,1,5,5-테트라메틸-3,3-디메톡시-1,5-비스(5-아미노펜틸)트리실록산, 1,1,3,3,5,5-헥사메틸-1,5-비스(3-아미노프로필)트리실록산, 1,1,3,3,5,5-헥사에틸-1,5-비스(3-아미노프로필)트리실록산, 1,1,3,3,5,5-헥사프로필-1,5-비스(3-아미노프로필)트리실록산이 있고, p가 3~50일 때, 하기 화학식으로 표시되는 화합물이 있다. 이들은 2종 이상을 병용해도 좋다.
[화학식 6]
Figure pat00006
접착 필름의 실온에서의 취급성이나 택 강도의 적정화의 관점에서, 폴리이미드 수지의 유리 전이 온도는 30℃ 이상 80℃ 이하인 것이 바람직하다. 폴리이미드 수지의 유리 전이 온도가 30℃ 미만이면, 폴리이미드 수지가 실온에서 유연해지고, 취급성, 보관 안정성에 문제가 생기기 쉬워진다. 또한, 폴리이미드 수지의 유리 전이 온도가 80℃를 초과하면 100℃ 이하에서 웨이퍼에 첩부하는 것이 곤란해지는 경향이 있다. 같은 관점에서, 폴리이미드 수지의 유리 전이 온도는 40℃ 이상 80℃ 이하가 보다 바람직하고, 45℃ 이상 80℃ 이하가 더욱 바람직하다.
테트라카르복시산2무수물 및 디아민으로부터 폴리이미드 수지를 생성시키는 반응은, 당업자에게는 이해되도록, 일반적으로 폴리이미드 수지의 합성 반응에 있어서 채용되고 있는 조건을 적당히 채용하여 실시할 수 있다.
반도체용 접착 필름은, 상기 폴리이미드 수지에 더하여, 열경화성 성분 및/또는 필러를 함유하고 있어도 좋다. 열경화성 성분은, 가열에 의해 3차원적 그물코(網目) 구조를 형성하여 경화할 수 있는 성분이며, 예를 들면, 열경화성 수지와 그 경화제 및/또는 경화촉진제로 구성된다. 열경화성 성분을 사용하는 것에 의해, 고온에서의 전단 접착력이 높아지는 경향이 있다. 다만, 열경화성 성분을 이용하면 고온에서의 필 접착력은 반대로 저하하는 경향이 있기 때문에, 사용 목적에 따라, 열경화성 성분의 사용의 유무를 적당히 선택하는 것이 좋다.
열경화성 수지의 양은, 폴리이미드 수지 100중량부에 대하여, 바람직하게는 1~100중량부, 보다 바람직하게는 1~50중량부이다. 100중량부를 초과하면 필름 형성성이 저하하는 경향이 있다.
열경화성 수지는, 바람직하게는 에폭시 수지, 및 2개의 열경화성 이미드기를 가지는 이미드 화합물로부터 선택된다.
열경화성 수지로서 사용되는 에폭시 수지는, 2개 이상의 에폭시기를 가지는 화합물이다. 경화성이나 경화물 특성의 관점에서, 페놀의 글리시딜에테르형의 에폭시 수지가 바람직하다. 페놀의 글리시딜에테르형의 에폭시 수지로서는, 비스페놀 A, 비스페놀 AD, 비스페놀 S, 비스페놀 F 혹은 할로겐화 비스페놀 A와 에피클로로히드린의 축합물, 페놀 노볼락 수지의 글리시딜에테르, 크레졸 노볼락 수지의 글리시딜에테르, 및 비스페놀 A노볼락 수지의 글리시딜에테르를 들 수 있다. 에폭시 당량이 100~500의 에폭시 수지를 사용하는 것이 바람직하다.
열경화성 수지로서 에폭시 수지를 사용하는 경우, 그 경화제로서 페놀 수지가 바람직하게 사용된다. 페놀 수지의 OH당량은 50~600인 것이 바람직하다. 페놀 수지는, 2개 이상의 페놀성 수산기를 가지는 화합물이다. 페놀 수지의 구체예로서는, 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀 A노볼락 수지, 폴리-p-비닐페놀, 및 페놀아랄킬 수지를 들 수 있다. 페놀 수지를 사용하는 경우, 그 양은 에폭시 수지 100중량부에 대하여 바람직하게는 1~300중량부, 보다 바람직하게는 1~150중량부, 더욱 바람직하게는 1~120중량부이다. 300중량부를 초과하면 경화성이 저하하는 경향이 있다.
에폭시 수지와 조합시킬 수 있는 경화제 또는 경화촉진제로서는, 페놀 수지 외에, 예를 들면, 이미다졸류, 디시안디아미드 유도체, 디카르복시산디히드라지드, 트리페닐포스핀, 테트라페닐포스포늄테트라페닐보레이트, 2-에틸-4-메틸이미다졸-테트라페닐보레이트, 및 1,8-디아자비시클로[5.4.0]운데센-7-테트라페닐보레이트가 사용된다. 이들은, 2종 이상을 병용해도 좋다. 경화촉진제의 양은 에폭시 수지 100중량부에 대하여, 바람직하게는 0~50중량부, 보다 바람직하게는 0.1~50중량부, 더욱 바람직하게는 0.1~20중량부이다. 경화촉진제의 양이 50중량부를 초과하면 보존 안정성이 저하하는 경향이 있다.
에폭시 수지, 페놀 수지 및 경화촉진제를 조합하여 사용하는 경우, 반도체용 접착 필름의 조성은, 예를 들면, 폴리이미드 수지: 100중량부, 에폭시 수지: 1~100중량부, 페놀 수지: 에폭시 수지 100중량부에 대해 1~600중량부, 경화촉진제: 에폭시 수지 100중량부에 대하여 0~50중량부이다.
열경화성 수지로서 사용되는 이미드 화합물의 예로서는, 오르토비스말레이미드벤젠, 메타비스말레이미드벤젠, 파라비스말레이미드벤젠, 1,4-비스(p-말레이미드쿠밀)벤젠, 1,4-비스(m-말레이미드쿠밀)벤젠, 및 하기식(Ⅳ), (Ⅴ) 또는 (Ⅵ)으로 표시되는 이미드 화합물이 있다.
[화학식 7]
Figure pat00007
식(Ⅳ) 중, X1은 -O-, -CH2-, -CF2-, -SO2-, -S-, -CO-,-C(CH3)2- 또는 -C(CF3)2-를 나타내고, R11, R12, R13 및 R14는 각각 독립적으로 수소 원자, 저급 알킬기, 저급 알콕시기, 불소, 염소 또는 브롬을 나타내고, Z1은 에틸렌성 불포화 이중 결합을 가지는 디카르복시산 잔기를 나타낸다.
[화학식 8]
Figure pat00008
식(Ⅴ) 중, X2는 -O-, -CH2-, -CF2-, -SO2-, -S-, -CO-, -C(CH3)2- 또는 -C(CF3)2-를 나타내고, R15, R16, R17 및 R18은 각각 독립적으로 수소 원자, 저급 알킬기, 저급 알콕시기, 불소, 염소 또는 브롬을 나타내고, Z2는 에틸렌성 불포화 이중 결합을 가지는 디카르복시산잔기를 나타낸다.
[화학식 9]
Figure pat00009
식(Ⅵ) 중, Z3은 에틸렌성 불포화 이중 결합을 가지는 디카르복시산 잔기를 나타내고, r은 0~4의 정수를 나타낸다.
식(Ⅳ)의 이미드 화합물로서는, 예를 들면, 4,4'-비스말레이미드디페닐에테르, 4,4'-비스말레이미드디페닐메탄, 4,4'-비스말레이미드-3,3'-디메틸-디페닐메탄, 4,4'-비스말레이미드디페닐설폰, 4,4'-비스말레이미드디페닐설피드, 4,4'-비스말레이미드디페닐케톤, 2,2-비스(4-말레이미드페닐)프로판, 4,4'-비스말레이미드디페닐플루오로메탄, 및 1,1,1,3,3,3-헥사플루오로-2,2-비스(4-말레이미드페닐)프로판이 있다.
식(Ⅴ)의 이미드 화합물로서는, 예를 들면, 비스[4-(4-말레이미드페녹시)페닐]에테르, 비스[4-(4-말레이미드페녹시)페닐]메탄, 비스[4-(4-말레이미드페녹시)페닐]플루오로메탄, 비스[4-(4-말레이미드페녹시)페닐]설폰, 비스[4-(3-말레이미드페녹시)페닐]설폰, 비스[4-(4-말레이미드페녹시)페닐]설피드, 비스[4-(4-말레이미드페녹시)페닐]케톤, 2,2-비스[4-(4-말레이미드페녹시)페닐]프로판, 및 1,1,1,3,3,3-헥사플루오로-2,2-비스[4-(4-말레이미드페녹시)페닐]프로판이 있다.
이들 이미드 화합물의 경화를 촉진하기 위하여, 라디칼 중합 개시제를 사용해도 좋다. 라디칼 중합 개시제로서는, 아세틸시클로헥실설포닐퍼옥사이드, 이소부틸릴퍼옥사이드, 벤조일퍼옥사이드, 옥타노일퍼옥사이드, 아세틸퍼옥사이드, 디쿠밀퍼옥사이드, 쿠멘히드로퍼옥사이드, 및 아조비스이소부티로니트릴 등이 있다. 라디칼 중합 개시제의 사용량은, 이미드 화합물 100중량부에 대하여 약 0.01~1.0중량부가 바람직하다.
필러는, B스테이지 상태의 접착 필름의 파단 강도의 향상 및 인장파단신도의 저감이나, 접착 필름 취급성의 향상, 열전도성의 향상, 용융 점도의 조정, 틱소트로픽성의 부여 등을 목적으로 하여 사용된다. 필러로서는, 예를 들면, 은분, 금분 및 구리분으로부터 선택되는 도전성 필러나, 무기물질을 포함하는 비금속계의 무기 필러가 사용된다.
무기 필러를 구성하는 무기물질로서는, 예를 들면, 수산화알루미늄, 수산화마그네슘, 탄산칼슘, 탄산마그네슘, 규산칼슘, 규산마그네슘, 산화칼슘, 산화마그네슘, 알루미나, 질화알루미늄, 붕산 알루미우이스카, 질화붕소, 결정성 실리카, 비정성 실리카 및 안티몬산화물을 들 수 있다. 열전도성 향상을 위해서는, 알루미나, 질화알루미늄, 질화붕소, 결정성 실리카 및 비정성 실리카가 바람직하다. 용융 점도의 조정이나 틱소트로픽성의 부여의 목적으로는, 수산화알루미늄, 수산화마그네슘, 탄산칼슘, 탄산마그네슘, 규산칼슘, 규산마그네슘, 산화칼슘, 산화마그네슘, 알루미나, 결정성 실리카, 및 비정성 실리카가 바람직하다. 또한, 내습성을 향상시키기 위해서는 알루미나, 실리카, 수산화알루미늄, 및 안티몬산화물이 바람직하다. 복수종의 필러를 병용해도 좋다.
필러의 함유량을 크게 하는 것에 의해, 접착 필름의 파단 강도를 상승시키거나 탄성률을 높이거나, 인성을 크게 하거나 하는 것이 가능하다. 다만, 필러의 함유량을 너무 크게 하면, 접착 필름의 접착성이 저하하고, 내리플로우 크랙성이 저하하는 경향이 있다. 특히, 유기 기판과 같은 요철 표면을 가지는 피착체와 반도체 칩과의 접착에 사용되었을 때에 접착층이 파괴하기 쉬워진다. 또한, 필러가 증가하면 접착 필름을 반도체 웨이퍼에 첩부 가능한 온도가 상승하는 경향이 있다. 이러한 관점에서, 필러의 함유량은, 반도체용 접착 필름의 전체 중량에 대하여 30중량% 미만인 것이 바람직하고, 25중량% 미만인 것이 보다 바람직하고, 20중량% 미만인 것이 더욱 바람직하다. 필러의 함유량은, 폴리이미드 수지 100중량부에 대하여 1중량부 이상이 바람직하고, 3중량부가 보다 바람직하다.
반도체용 접착 필름은, 반도체 칩 탑재용 지지부재에 반도체 칩을 탑재하는 경우에 요구되는 내열성 및 내습성을 가지는 것이 바람직하다. 그 때문에, 내리플로우 크랙성 시험을 패스하고 있는 것이 바람직하다. 접착 강도를 지표로 하여 반도체용 접착 필름의 내리플로우 크랙성을 평가할 수 있다. 양호한 내리플로우 크랙성을 얻기 위해서는, 4×2mm각의 접착 면적으로 반도체용 접착 필름을 반도체 웨이퍼에 접착했을 때에, 필 강도가 초기에 1.0kg/cm 이상, 85℃／85%의 분위기하에서 48시간 방치한 후에 0.5kg/cm 이상인 것이 바람직하다. 초기의 필 강도는 1.3kg 이상인 것이 보다 바람직하고, 1.5kg/cm인 것이 더욱 바람직하다. 85℃／85%의 분위기하에서 48시간 방치한 후의 필 강도는 0.7kg/cm 이상인 것이 보다 바람직하고, 0.8kg/cm 이상인 것이 더욱 바람직하다.
반도체용 접착 필름의 인장파단신도는, 바람직하게는 5% 미만이다. 또한, 반도체용 접착 필름의 인장파단신도는, 인장 시험에 있어서의 최대 하중시의 신도에 대해서 바람직하게는 110% 미만이다. 이러한 인장 특성을 가지고 있는 것에 의해, 반도체용 접착 필름은, 인장 응력에 의해서 파단했을 때에 파단면이 가늘게 갈라져 서기 어렵고, 후술하는 방법에 의해 반도체 칩을 제조할 때에 버의 발생이 특히 현저하게 억제된다. 또한, 반도체용 접착 필름이 이러한 인장 특성을 가지는 것에 의해, 적은 확장량으로 반도체용 접착 필름을 효율 좋게 또한 확실히 분단할 수 있다.
인장파단신도가 5% 이상이면, 반도체용 접착 필름을 완전하게 분단하기 위해서는, 다이싱 테이프의 확장량을 통상 이상으로 크게 하는 것이 필요하게 된다. 또한, 인장파단신도의 최대 하중시의 신도에 대한 비율이 110% 이상인 것은, 항복 상태가 긴 것, 또는 네킹이 일어나기 쉬운 것에 대응하고, 이 경우, 반도체용 접착 필름(2)을, 버를 억제하면서 완전하게 분단하는 것이 곤란해지는 경향이 있다.
상기와 동일한 관점에서, 인장파단신도는, 보다 바람직하게는 4% 미만, 더욱 바람직하게는 3.5% 미만이다. 마찬가지로, 인장파단신도의 최대 하중시의 신도에 대한 비율은, 보다 바람직하게는 108% 미만, 더욱 바람직하게는 105% 미만이다. 또한, 관련되는 비율은, 인장파단신도와 최대 하중시의 신도가 일치할 때에, 최저치인 100%가 된다.
반도체용 접착 필름을 상술한 성분에 의해 구성하고, 각 성분의 종류 및 배합량을 적당히 조정하는 것에 의해, 상기 특정한 인장특성을 가지는 반도체용 접착 필름이 용이하게 얻어진다.
최대 응력, 최대 하중신도 및 인장파단신도는, B스테이지 상태의 반도체용 접착 필름으로부터 잘라진, 폭 5mm, 길이 50mm, 두께 25㎛의 사이즈를 가지는 단책상(短冊狀)의 시험편을 이용하여, 25℃의 환경하에서, 이하의 조건으로 인장 시험을 실시하는 것에 의해 구할 수 있다.
인장 시험기: SIMADZU제 100N 오토 그래프 「AGS-100NH」
척(chuck) 간 거리(시험 개시시): 30mm
인장 속도: 5mm/분
인장 시험에 의해서 얻어진 응력-변형 곡선으로부터, 최대 하중, 최대 하중시의 척간 길이, 및 파단시의 척간 길이를 읽어내고, 이들의 값과 시료 단면적의 실측치를 이용하여, 하기식에 의해 최대 응력, 최대 하중신도 및 인장파단신도를 산출한다.
최대 응력(Pa)=최대 하중(N)/시료의 단면적(㎡)
최대 하중 시의 신도(%)={(최대 하중시의 척간 길이(mm)-30)/30}×100
인장파단신도(%)={(파단시의 척간 길이(mm)-30)/30}×100
통상, 복수의 시험편에 대하여 측정을 실시하고, 그 평균치를 그 반도체용 접착 필름의 인장 특성으로서 기록한다. 재현성의 관점에서, 인장 시험은 상기 조건으로 실시하는 것이 바람직하지만, 실질적으로 동일한 시험 결과를 주는 다른 조건으로 변경해도 좋다.
반도체용 접착 필름은, 예를 들면, 폴리이미드 수지, 열경화성 성분, 필러 및 이들을 용해 또는 분산하는 유기용제를 함유하는 도공액(페이스트상 혼합물)을 베이스 필름에 도부(塗付)하고, 베이스 필름 상의 도공액으로부터 가열에 의해 유기용제를 제거하는 방법으로 얻을 수 있다. 상기 도공액은, 각 원료를 혼합하여, 교반기, 반죽기, 3개 롤, 볼 밀 등의 분산기를 적당히 조합하여 혼련하는 방법에 의해 조제할 수 있다.
유기용매는, 재료를 균일하게 용해, 혼련 또는 분산할 수 있는 것이면 제한은 없고, 예를 들면, 디메틸포름아미드, 디메틸아세트아미드, N-메틸피롤리돈, 디메틸설폭시드, 디에틸렌글리콜디메틸에테르, 톨루엔, 벤젠, 크실렌, 메틸에틸케톤, 테트라히드로푸란, 에틸셀로솔브, 에틸셀로솔브아세테이트, 부틸셀로솔브 및 디옥산을 들 수 있다. 이들은 단독으로 또는 2종류 이상을 조합하여 사용할 수 있다.
베이스 필름은, 유기용제의 제거를 위한 가열에 견디는 것이면 특별히 한정하는 것은 아니다. 베이스 필름의 예로서는, 폴리에스테르 필름, 폴리프로필렌 필름, 폴리에틸렌테레프탈레이트 필름, 폴리이미드 필름, 폴리에테르이미드필름, 폴리에테르나프탈레이트 필름, 및 메틸펜텐 필름을 들 수 있다. 이들 필름을 2종 이상 조합한 다층 필름을 베이스 필름으로서 사용해도 좋다. 베이스 필름의 표면은 실리콘계, 실리카계 등의 이형제 등으로 처리되어도 좋다. 유기용제의 제거 후, 베이스 필름을 제거하는 것 없이, 반도체용 접착 필름의 지지체로서 그대로 이용해도 좋다.
반도체용 접착 필름은, 다이싱 테이프와 첩합한 복합 시트 상태로 보관 및 사용할 수도 있다. 이러한 복합 시트를 사용하는 것에 의해, 반도체 장치 제조 공정을 간략화할 수 있다.
반도체 칩의 제조방법
(제1 실시형태)
도 1, 2, 3, 4 및 5는, 제1 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다. 본 실시형태에 관한 반도체 칩의 제조방법은, 반도체 웨이퍼(1), 반도체용 접착 필름(2) 및 다이싱 테이프(3)가 이 순서로 적층된 적층체(20)를 준비하는 공정(도 1)과, 적층체(20)에 반도체 웨이퍼(1)측으로부터 절입(40)을 형성하는 공정(도 2, 3)과, 반도체용 접착 필름(2)을 절입(40)에 따라서 분할하는 공정(도 4)과, 반도체 칩(10)을 반도체용 접착 필름(2)과 함께 픽업하는 공정(도 5)을 구비한다. 상술한 실시형태에 관한 반도체용 접착 필름이 반도체용 접착 필름(2)으로서 사용된다.
도 1의 적층체(20)는, 반도체 웨이퍼(1)의 이면에 반도체용 접착 필름(2) 및 다이싱 테이프(3)를 이 순서로 첩부하거나, 또는 반도체용 접착 필름(2) 및 다이싱 테이프(3)가 적층된 복합 시트를 반도체용 접착 필름(2)이 반도체 웨이퍼(1) 측에 위치하는 방향으로 반도체 웨이퍼(1)의 이면에 첩부하는 방법으로 준비된다.
반도체 웨이퍼(1)로서는, 단결정 실리콘 외, 다결정 실리콘, 각종 세라믹, 갈륨비소 등의 화합물 반도체 등으로부터 구성되는 웨이퍼가 사용된다. 다이싱 테이프(3)는, 고정용의 링에 대하여 고정가능한 정도의 점착성을 가지고, 반도체용 접착 필름(2)이 분단되도록 확장하는 것이 가능한 것이면, 특별히 제한 없이 사용된다. 예를 들면, 염화 비닐계 테이프를 다이싱 테이프로서 사용할 수 있다.
반도체용 접착 필름(2) 또는 이를 가지는 복합 시트를 반도체 웨이퍼(1)에 첩부할 때, 반도체용 접착 필름의 온도는 0~100℃로 유지되는 것이 바람직하다. 이와 같이 비교적 낮은 온도에서 반도체용 접착 필름(2)을 첩부하는 것에 의해, 반도체 웨이퍼(1)의 휘어짐이나, 다이싱 테이프나 백그라인드 테이프의 열이력에 기인하는 손상이 충분히 억제된다. 같은 관점에서, 상기 온도는, 보다 바람직하게는 15~95℃, 더욱 바람직하게는 20~90℃이다.
적층체(20)에 대하여, 반도체 웨이퍼(1)가 복수의 반도체 칩(10)으로 분할되는 동시에 반도체용 접착 필름(2)의 두께 방향의 일부가 절단되지 않고 남도록, 다이싱 블레이드(4)를 이용하여 반도체 웨이퍼(1)측으로부터 절입(40)이 형성된다(도 2). 바꾸어 말하면, 반도체 웨이퍼(1)는 완전하게 절단되고, 반도체 웨이퍼(1)가 절단되는 선에 따라 반도체용 접착 필름(2)이 하프 컷 된다.
도 3은, 적층체(20)에 형성된 절입(40) 근방을 나타내는 확대 단면도이다. 「하프 컷」은, 반도체용 접착 필름(2)의 두께 T1 및 반도체용 접착 필름(2)이 절입되는 깊이 T2가, T2/T1＜1의 관계를 만족시키는 것을 의미한다. T2/T1는 바람직하게는 1/5~4/5, 보다 바람직하게는 1/4~3/4, 더욱 바람직하게는 1/3~2/3이다. T2가 작아지면, 반도체용 접착 필름(2)을 절입(40)에 따라 분할했을 때에 버의 발생이 방해되는 경향이 있는 한편, 다이싱 테이프(3)를 확장하는 것, 또한 반도체 칩(10)을 픽업할 때의 밀어 올리는 높이를 높게 하는 것에 의해서도, 반도체용 접착 필름(2)을 완전하게 분단하는 것이 곤란해지는 경향이 있다. 또한, T2가 커지면 다이싱 테이프를 확장하는 양(이하 경우에 의해 「확장(expand)량」이라 함.)이 작아도, 또는 반도체 칩(10)을 픽업할 때의 밀어 올리는 높이가 낮아도, 다이 본드 필름을 완전하게 분단하기 쉬운 경향이 있다. 다만, T2가 과도하게 커지면, 버 억제의 효과가 작아져, 반도체 장치 제조의 수율 향상의 효과가 작아지는 경향이 있다.
절입(40)의 형성 후, 다이싱 테이프(3)를, 복수의 반도체 칩(10)이 서로 분리되는 방향, 즉 다이싱 테이프(3)의 주면(主面)에 따르는 방향(도 2의 화살표의 방향)으로 확장하여, 반도체용 접착 필름(2)이 분할된다(도 4). 그 결과, 반도체 칩(10) 및 이에 첩부된 반도체용 접착 필름(2)을 가지는 접착 필름 부착 반도체 칩이, 다이싱 테이프(3) 상에 배열한 상태가 된다.
확장량은, 확장한 후의 다이싱 테이프(3)의 폭(최대폭) R1과, 초기의 다이싱 테이프(3)의 폭(최대폭) R0(도 2 참조)과의 차이이다. 이 확장량은, 바람직하게는 2mm~10mm, 보다 바람직하게는 2mm~8mm, 더욱 바람직하게는 2mm~7mm이다. 본 실시형태와 같이, 반도체용 접착 필름(2)에 절입이 형성되어 있는 경우, 절단의 계기가 존재하는 것이기 때문에, 후술하는 제2 실시형태와 같이 반도체용 접착 필름(2)이 전혀 절단되지 않은 경우에 비해 확장량은 적어서 좋다.
다이싱 테이프(3)를 확장한 후, 반도체 칩(10)이 그 이면에 첩부된 반도체용 접착 필름(2)과 함께 픽업된다(도 5). 픽업하는 반도체 칩(10)의 위치에 있어서, 다이싱 테이프(3)를 반도체 칩(10)과는 반대측으로부터 소정의 높이까지 밀어 올려도 좋다. 픽업된 반도체 칩(10)은, 그 이면에 첩부된 반도체용 접착 필름(2)을 다이본딩재로서 사용하는 것에 의해 각종 지지부재 등에 탑재된다. 픽업 후의 공정에 대해서는 후술한다.
(제2 실시형태)
도 6, 7, 8 및 9는, 제2 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다. 본 실시형태에 관한 방법은, 반도체 웨이퍼(1), 반도체용 접착 필름(2) 및 다이싱 테이프(3)가 이 순서로 적층된 적층체(20)를 준비하는 공정(도 6~8)과, 다이싱 테이프(3)를 복수의 반도체 칩(10)이 서로 분리되는 방향으로 확장하는 것에 의해, 반도체 웨이퍼(1)를 복수의 반도체 칩(10)으로 분할하는 동시에 반도체용 접착 필름(2)을 분할하는 공정(도 9)과, 반도체 칩(10)을 반도체용 접착 필름(2)과 동시에 픽업하는 공정을 구비한다.
적층체(20)를 준비하는 공정은, 레이저 가공에 의해 반도체 웨이퍼(1)를 복수의 반도체 칩(10)으로 분획하는 선(50)(이하 「분할 예정선」이라 한다.)에 따라 개질부(1a)를 반도체 웨이퍼(1)의 내부에 형성하는 공정(도 6)과, 개질부(1a)가 형성된 반도체 웨이퍼(1)에 반도체용 접착 필름(2)을 첩부하는 공정(도 7)과, 반도체용 접착 필름(2)에 다이싱 테이프(3)를 첩부하는 공정(도 8)으로 구성된다.
레이저 가공에 의해 개질부(1a)를 형성하는 공정에 있어서, 레이저(90)가 분할 예정선(50)에 따라서 조사(照射)된다(도 6의 (a)). 관련되는 레이저 가공은, 이른바 스텔스 다이싱으로서 알려져 있는 방법에서 통상 채용되고 있는 조건에 의해 실시하는 것이 가능하다. 레이저 가공에 의해서, 반도체 웨이퍼(1)의 내부에 개질부(1a)가 형성된다.
그 후, 도 7, 8에 나타낸 바와 같이 반도체 웨이퍼(1)에 반도체용 접착 필름(2) 및 다이싱 테이프(3)를 순서대로 첩부하여, 적층체(20)가 얻어진다.
적층체(20)를 얻는 공정은 본 실시형태와 같은 순서로 한정되는 것은 아니다. 예를 들면, 반도체 웨이퍼에 반도체용 접착 필름을 첩부한 후, 레이저 가공에 의해 개질부를 형성해도 좋다.
적층체(20)를 얻은 후, 다이싱 테이프(3)를 복수의 반도체 칩(10)이 서로 분리되는 방향(도 8(b)의 화살표의 방향)으로 확장하는 것에 의해, 반도체 웨이퍼(1)가 복수의 반도체 칩(10)으로 분할되는 동시에, 반도체용 접착 필름(2)이 개질부(1a)에 따라 분할된다(도 9).
본 실시형태에 의하면, 반도체 웨이퍼(1) 및 반도체용 접착 필름(2)은, 다이싱 블레이드에 의해서 절단되는 일 없이, 다이싱 테이프의 확장에 의해서 분할된다. 이 방법에 의하면, 반도체 웨이퍼(1)와 반도체용 접착 필름(2)을 다이싱 블레이드에 의해 동시에 절단할 필요가 없기 때문에, 반도체 웨어의 개편화의 속도를 높일 수 있고, 버의 발생도 억제된다.
본 실시형태의 경우, 다이싱 테이프(3)의 확장량은 바람직하게는 5~30mm이며, 보다 바람직하게는 10~30mm이며, 더욱 바람직하게는 10~20mm이다. 확장량이 5mm 미만이면, 반도체 웨이퍼(1) 및 반도체용 접착 필름(2)을 완전하게 분단하는 것이 곤란해지는 경향이 있고, 30mm를 초과하면 분할 예정선에 따른 부분 이외에서의 파단이 일어나기 쉬워지는 경향이 있다.
또한, 본 실시형태의 경우, 다이싱 테이프(3)를 확장하는 속도(확장 속도)는 바람직하게는 10~1000mm/초이며, 보다 바람직하게는 10~100mm/초이며, 더욱 바람직하게는 10~50mm/초이다. 확장 속도가 10mm/초 미만이면, 반도체 웨이퍼(1) 및 반도체용 접착 필름(2)이 완전하게 분단하는 것이 곤란해지는 경향이 있고, 1000mm/초를 초과하면, 분할 예정선에 따른 부분 이외에서의 파단이 일어나기 쉬워지는 경향이 있다.
이상 설명한 바와 같은, 제1 실시형태 또는 제2 실시형태에 관한 방법에 따라 얻어지고, 반도체용 접착 필름(2)과 함께 픽업된 반도체 칩(10)은, 예를 들면 IC, LSI와 같은 반도체소자를 구성한다. 반도체 칩(10)은, 예를 들면, 그 이면에 첩부된 반도체용 접착 필름(2)을 개재하여 지지부재에 접착된다. 지지부재로서는, 예를 들면, 42 알로이 리드 프레임 및 구리 리드 프레임 등의 리드 프레임, 에폭시 수지, 폴리이미드계 수지 및 말레이미드계 수지 등으로부터 형성된 수지 필름, 유리 부직포 또는 유리 직포에 에폭시 수지, 폴리이미드계 수지 및 말레이미드계 수지 등의 열경화성 수지를 함침하고 이것을 경화시켜 얻어지는 기판, 및, 유리 기판 및 알루미나 등의 세라믹스 기판을 들 수 있다.
반도체 칩끼리를 반도체용 접착 필름을 개재하여 접착해도 좋다. 도 10은, 관련되는 방법에 따라 얻어지는 반도체 장치의 일실시형태를 나타내는 단면도이다. 도 10에 나타내는 반도체 장치(100)는, 배선부기재(지지부재)(7)와 배선부기재(7)에 반도체용 접착 필름(2)을 개재하여 접착된 반도체 칩(10a)과, 반도체 칩(10a)에 반도체용 접착 필름(2)을 개재하여 접착된 반도체 칩(10b)을 구비한다. 반도체 칩(10a) 및 (10b)는, 본딩와이어(8)에 의해서 배선부기재(7)의 배선과 접속되어 있다. 또한, 반도체 칩(10a) 및 10b는, 이들이 매설되는 봉지 수지층(9)에 의해서 봉지되어 있다.
반도체 칩과 지지부재와의 접착, 및 반도체 칩끼리의 접착은, 예를 들면, 반도체 칩과 지지부재와의 사이 또는 반도체 칩끼리의 사이에 반도체용 접착 필름을 사이에 둔 상태에서, 60~300℃에서 0.1~300초간 가열하여 행해진다.
반도체용 접착 필름(2)이 열경화성 수지를 함유하는 경우는, 접착 후의 반도체 칩을 가열하여 반도체용 접착 필름의 피착체에의 밀착이나 경화를 촉진시켜, 접합부의 강도를 증가하는 것이 바람직하다. 이 때의 가열은, 접착 필름의 조성에 따라 적당히 조정하면 좋고, 통상, 60~220℃, 0.1~600분간이다. 수지 봉지를 실시하는 경우는, 봉지 수지의 경화 공정의 가열을 이용해도 좋다.
본 발명에 의하면, 저온에서 반도체 웨이퍼에 첩부 가능하고, 칩 크랙이나 버의 발생을 충분히 억제하면서 반도체 웨이퍼로부터 반도체 칩을 수율 좋게 얻는 것을 가능하게 하는 반도체용 접착 필름이 제공된다. 또한, 본 발명에 관한 반도체용 접착 필름은, 내열성(고온에서의 높은 접착성 및 내리플로우 크랙성 등), 및 내습 신뢰성의 점에서도 우수하다.
본 발명의 제조방법에 의하면, 칩 크랙이나 버의 발생을 충분히 억제하면서, 반도체 웨이퍼로부터 반도체 칩을 수율 좋게 얻는 것이 가능하다. 또한, 본 발명의 제조방법에 의하면, 반도체 장치의 가공 속도의 향상을 도모하는 것도 가능하게 된다.
[도 1] 제 1 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 2] 제 1 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 3] 제 1 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 4] 제 1 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 5] 제 1 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 6] 제 2 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 7] 제 2 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 8] 제 2 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 9] 제 2 실시형태에 관한 반도체 칩의 제조방법을 나타내는 단면도이다.
[도 10] 반도체 장치의 일실시형태를 나타내는 단면도이다.
[도 11] 반도체용 접착 필름의 인장 시험에 있어서의 응력-변형 곡선을 나타내는 도면이다.
[도 12] 반도체용 접착 필름의 인장 시험에 있어서의 응력-변형 곡선을 나타내는 도면이다.
[도 13] 변위량과 온도의 관계로부터 유리 전이 온도를 요구하는 방법을 나타내는 도면이다.
[도 14] 칩 박리 시험을 실시하기 위한 측정 장치를 나타내는 모식도이다.
이하, 실시예를 예를 들어, 본 발명에 관해 보다 구체적으로 설명한다. 다만, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
1. 반도체용 접착 필름의 제작
실시예 1
온도계, 교반기 및 염화 칼슘관을 구비한 500ml의 4개구 플라스크에, 디아민으로서 1,3-비스(3-아미노프로필)테트라메틸디실록산(0.1mol)과, 용제로서의 N-메틸-2-피롤리돈 150g을 넣고, 60℃에서 교반했다. 디아민의 용해 후, 1,10-(데카메틸렌)비스(트리멜리테이트2무수물)(0.02mol)과 4,4'-옥시디프탈산2무수물(0.08mol)을 소량씩 첨가하고, 60℃에서 3시간 반응시켰다. 그 후, N2가스를 흡입하면서 170℃에서 가열하고, 3시간에 걸쳐 계 중의 물을 용제의 일부와 함께 공비(共沸)에 의해 제거했다. 물을 제거하여 얻은 폴리이미드 수지의 NMP 용액을 접착 필름의 제작에 사용했다.
상기에서 얻은 폴리이미드 수지의 NMP 용액(폴리이미드 수지를 100중량부 포함한다)에, 크레졸 노볼락형 에폭시 수지(토토화성 제) 4중량부, 4,4'-[1-[4-[1-(4-히드록시페닐)-1-메틸에틸]페닐]에틸리덴]비스페놀(혼슈화학 제) 2중량부, 테트라페닐포스포늄테트라페닐보라트(도쿄화성 제) 0.5중량부 첨가했다. 또한, 질화붕소 필러(미즈시마합금철 제)를 전체 고형분의 중량에 대하여 12중량%, 아에로질(실리카) 필러 R972(일본아에로질 제)를 전체 고형분의 중량에 대하여 3중량%가 되도록 가하고, 잘 혼련하여 바니스를 얻었다. 조제한 바니스를 박리 처리가 끝난 폴리에틸렌테레프탈레이트 필름 상에 도포하고, 80℃에서 30분, 계속하여 120℃에서 30분 가열하고, 그 후, 실온(25℃)에서 폴리에틸렌테레프탈레이트 필름을 박리하여, 두께 25㎛의 접착 필름을 얻었다.
실시예 2~4
폴리이미드 수지를 합성할 때의 원료의 배합비를 표 1에 나타내는 각 조성(중량부)으로 변경한 것 이외는 실시예 1과 동일하게 하여, 접착 필름을 얻었다.
비교예 1
원료의 배합비를 표 1에 나타내는 조성(중량부)으로 변경한 것 외는 실시예 1과 동일하게 하여, 폴리이미드 수지의 NMP 용액을 얻었다. 얻어진 폴리이미드 수지의 NMP 용액을 사용하여, 질화붕소 필러의 배합비를 전체 고형분의 중량에 대하여 9중량%로 하고, 아엘로질 필러를 사용하지 않는 것 이외는 실시예 1과 동일하게 하여, 접착 필름을 얻었다.
비교예 2
원료의 배합비를 표 1에 나타내는 조성(중량부)으로 변경한 것 이외는 실시예 1과 동일하게 하여, 폴리이미드 수지의 NMP 용액을 얻었다. 얻어진 폴리이미드 수지의 NMP 용액을 사용하여 질화붕소 필러의 배합비를 전체 고형분의 중량에 대하여 10중량%로 하고, 아엘로질 필러를 사용하지 않은 것 이외는 실시예 1과 동일하게 하여, 접착 필름을 얻었다.
비교예 3
질화붕소 필러의 배합비를 전체 고형분의 중량에 대하여 40중량%로 하고, 아엘로질 필러를 사용하지 않은 것 이외는 실시예 1과 동일하게 하여, 접착 필름을 얻었다.
비교예 4
원료의 배합비를 표 1에 나타내는 조성(중량부)으로 변경한 것 이외는 실시예 1과 동일하게 하여, 폴리이미드 수지의 NMP 용액을 얻었다. 얻어진 폴리이미드 수지의 NMP 용액을 사용하여, 질화붕소 필러의 배합비를 전체 고형분의 중량에 대하여 28중량%로 하고, 아엘로질 필러를 사용하지 않은 것 이외는 실시예 1과 동일하게 하여, 접착 필름을 얻었다.
비교예 5
질화붕소 필러의 배합비를 전체 고형분의 중량에 대하여 50중량%로 하고, 아엘로질 필러를 사용하지 않은 것 이외는 실시예 1과 동일하게 하여, 접착 필름을 얻었다.
비교예 6
질화붕소 필러의 배합비를 전체 고형분의 중량에 대하여 57중량%로 한 것 이외는 실시예 1과 동일하게 하여, 접착 필름을 얻었다.
Figure pat00010
표 1 중, 원료의 약호는 이하의 산무수물 또는 디아민을 나타낸다.
(산무수물)
ODPA: 4,4'-옥시디프탈산2무수물(마낙사 제)
DBTA: 1,10-(데카메틸렌)비스(트리멜리테이트2무수물)(구로가네카세이 제)
BPADA: 2,2-비스[4-(3,4-디카르복시페녹시)페닐]프로판2무수물(구로가네카세이 제)
(디아민)
LP7100: 1,3-비스(3-아미노프로필)테트라메틸디실록산(신에츠화학사 제)
B12: 4,9-디옥사데칸-1,12-디아민(BASF사 제)
D2000: 폴리옥시프로필렌디아민2000(BASF사 제)
BAPP: 2,2비스-(4-(4-아미노페녹시)페닐)프로판(와카야마세이카공업사 제)
2. 접착 필름의 평가
(1) 최대 응력, 최대 하중신도, 및 인장파단신도
B스테이지 상태의 접착 필름으로부터 잘라진 단책모양의 시험편(폭 5mm, 길이 50mm)을 이용하여 인장 시험을 실시했다. 얻어진 응력-변형 곡선으로부터, 하기 계산식에 근거하여 최대 응력, 최대 하중신도, 및 인장파단신도를 구했다. 인장 시험은, 인장 시험기(SIMADZU제 100N 오토 그래프, AGS-100NH)를 이용하여, 25℃의 분위기 중에서, 시험 개시시의 척간 거리 30mm, 인장 속도 5mm/min의 조건에서 행하였다.
최대 응력(Pa)=최대 하중(N)/시료의 단면적(㎡)
최대 하중신도(%)=[(최대 하중에 있어서의 척간 길이(mm)-30)/30]×100
인장파단신도(%)=[(파단시의 척간 길이(mm)-30)/30]×100
도 11은 실시예 1, 도 12는 비교예 1의 접착 필름의 응력-변형 곡선을 나타내는 도면이다. 도면 중, 신장(mm)=척간 길이-30이다. 최대 하중 Pmax에 대응하는 신장으로부터 최대 하중신도를 산출하고, 시험편이 파단 후, 하중이 0까지 떨어진 시점의 신장 E로부터 인장파단신도를 산출했다.
(2) 웨이퍼 첩부 온도
소정의 온도에 가온된 핫 롤라미네이터(0.3m/분, 0.3MPa)를 이용하여 폭 10mm의 접착 필름과 반도체 웨이퍼를 첩합시키고, 그 후, 접착 필름을 25℃의 분위기 중, 인장각도 90° 인장속도 50mm/분으로 접착 필름을 박리하는 필 시험을 실시해서, 필 강도를 구했다. 필 시험은, TOYOBALDWIN 제 UTM-4-100형 텐시론을 사용하여 실시했다. 핫 롤라미네이터의 설정 온도를 40℃에서 10℃씩 승온해 가고, 20N/m 이상의 필 강도가 얻어졌을 때의 핫 롤라미네이터 온도 중, 가장 낮은 온도를 웨이퍼 첩부 온도로 했다.
(3) 유리 전이 온도
180℃에서 1시간의 가열에 의해 경화시킨 접착 필름으로부터, 약 4×20mm의 크기의 시료를 잘랐다. 이 시료에 대해서, 세이코전자 제　TMA120을 이용하여, Extension, 승온 스피드: 5℃／min, 시료 측정 길이: 10mm의 조건에서 시료의 변위량을 측정하여, 변위량과 온도의 관계를 나타내는 곡선을 얻었다. 얻어진 곡선으로부터 유리 전이 온도를 구했다. 도 13은 변위량과 온도의 관계의 일례를 나타내는 그래프이다. 도 13에 나타내는 바와 같이, 유리 전이 영역의 전후의 부분의 곡선에 접하는 2개의 접선을 그어, 그들의 교점에 있어서의 온도를 유리 전이 온도(Tg)로 했다.
(4) 실온 택 강도
B스테이지 상태의 접착 필름의 택 강도를, 레스카주식회사 제 택킹 시험기를 사용하여, JISZ0237-1991에 기재된 방법(프로브 직경 5.1mm, 박리속도 10mm/s, 접촉 하중 100gf/㎠, 접촉 시간 1s)에 의해, 25℃에서 측정했다. 작업성의 관점에서, 25℃에서 택 강도는 5gf 미만인 것이 바람직하다.
(5) 필 강도(칩 박리강도)
두께 400㎛의 실리콘 웨이퍼를 250㎛의 깊이까지 그 표면으로부터 하프 컷 하고, 바깥쪽(裏側) 방향으로 힘을 가해 분할하는 것에 의해, 주연부에 폭 150㎛의 조(爪)가 형성된 4mm×2mm의 실리콘 칩을 준비했다. 이 실리콘 칩과 42 알로이 리드 프레임의 사이에, 4mm×2mm의 크기로 잘라낸 접착 필름을 사이에 두었다. 전체에 200gf의 하중을 가하여 160℃에서 5초간 압착하고, 180℃에서 60분간의 가열에 의해 접착 필름을 후경화시켰다. 계속하여, 260℃, 20초 가열시의 칩 박리한 강도를, 푸시풀 게이지를 개량한 도 14에 나타내는 측정 장치(15)를 사용하여 측정했다. 측정 장치(15)는, 열반(14)과, 해당 열반(14) 상에 재치된 다이 퍼트(13)와, 푸시풀 게이지(12)를 구비한다. 측정 장치(15)의 다이 퍼트(13) 상에 시료를 재치하고, 실리콘 칩의 조에 푸시풀 게이지(12)를 걸어 칩 박리강도의 측정을 실시했다. 이 필 강도의 측정은, 초기, 및 85℃, 85%RH의 환경하에서 48시간 방치하는 고온 고습 처리를 가한 후의 샘플에 대해 실시했다. 이 측정에 의하면, 접착 필름의 면접착강도를 측정할 수 있다. 이 수치가 높을 수록 리플로우 크랙이 발생하기 어려워진다.
(6) 내리플로우 크랙성
5mm각으로 절단된 실리콘 칩 및 이에 첩부된 접착 필름을 가지는 접착 필름 부착 실리콘 칩을, 기재로서의 폴리이미드 필름(두께 25㎛)의 표면에 배선이 형성된 배선 기판에 접합했다. 계속하여, 그 실리콘 칩 상에, 5mm각의 다른 접착 필름 부착 실리콘 칩을 접합했다.
얻어진 샘플 10개에 대하여, 표면 온도가 260℃로 도달하고, 이 온도가 20초간 유지되도록 설정된 IR리플로우로(爐)를 통하고, 그 후, 실온(25℃)에 방치하여 냉각하는 처리를 2회 반복하여 실시했다. 처리 후의 샘플 중의 크랙을 육안 및 초음파 현미경 관찰에 의해, 기판/칩간 및 칩/칩간에 있어서의 크랙의 발생 상태를 확인했다. 관찰 결과를 기준으로, 내리플로우 크랙성을 이하의 기준으로 평가했다.
A: 모든 샘플에서 크랙 발생이 확인되지 않았다.
C: 1개 이상의 샘플에서 크랙 발생.
Figure pat00011
(7) 파단성, 칩 크랙 및 버
상술한 실시예 또는 비교예에서 제작한 접착 필름을 반도체 웨이퍼에 첩합시키고, 이하의 「풀 컷」, 「하프 컷」 또는 「레이저다이싱」의 방법에 의해 반도체 웨이퍼를 반도체 칩으로 분할하고, 그 때의 접착 필름의 파단성과, 칩 크랙 및 버의 발생 상태를 확인했다. 어떤 방법에 있어서도, 염화 비닐계 테이프(두께 90㎛)를 다이싱 테이프로서 사용했다.
풀 컷
핫 롤라미네이터(JCM사 제 DM-300H, 0.3m/분, 0.3MPa)를 이용하여, 표 1의 웨이퍼 첩부 온도에서 각각의 접착 필름을 50㎛ 두께의 반도체 웨이퍼에 첩부했다. 계속하여, 열판온도 80℃의 조건으로 다이싱 테이프를 접착 필름 상에 라미네이트하고, 다이싱 샘플을 제작했다. 다이싱 테이프 주연부에 스텐레스 제의 링을 첩부하고, DISCO사 제 DFD-6361을 이용하여 다이싱 샘플을 절단했다. 절단은 블레이드 1매로 가공을 완료하는 싱글 컷 방식, 블레이드가 NBC-ZH104F-SE　27HDBB, 블레이드 회전수 45,000rpm, 절단 속도 50mm/s의 조건으로 실시했다. 절단시의 블레이드 높이(절입 깊이)는 접착 필름을 완전하게 절단하는 높이인 80㎛로 했다. 계속하여, 링을 고정한 상태에서, 확장 장치에 의해 다이싱 테이프를 확장했다. 확장 속도는 10mm/s, 확장량은 3mm였다.
하프 컷
블레이드 높이(절입 깊이)를, 다이 본드 필름 중 10㎛의 두께분이 절단되지 않고 남는 높이인 100㎛로 한 것 이외는, 상기 풀 컷과 동일한 조건으로 시험을 실시했다.
레이저 다이싱
반도체 웨이퍼(두께 50㎛)에 레이저 조사하고, 그 내부에 반도체 칩으로 분획하는 선에 따른 개질부를 형성했다. 그 후, 풀 컷의 경우와 같은 순서로 접착 필름 및 다이싱 테이프를 순서대로 첩부하고, 다이싱 테이프의 외주부에 스텐레스제의 링을 첩부했다. 계속하여, 확장 장치에 의해, 링을 고정한 상태로 다이싱 테이프를 확장했다. 확장 속도는 30mm/s, 확장량은 15mm였다.
파단성
다이싱 테이프를 확장한 후, 접착 필름이 파단되었는지의 여부를 광학 현미경으로 관찰하고, 절단면의 전체 길이 중, 완전하게 파단한 부분의 길이의 비율을 구하고, 관계되는 비율을 이하의 기준으로 분류하여 파단성을 평가했다. 또한, 풀 컷의 경우는 블레이드로 접착 필름을 다이싱 블레이드로 절단하기 때문에, 파단성의 평가는 실시하지 않았다.
AA: 98% 이상
A: 90% 이상
B: 50% 이상 90% 미만
C: 50% 미만
칩 크랙
다이싱 테이프를 확장한 후, 칩 크랙의 발생 상태를 광학 현미경으로 관찰했다. 반도체 칩의 접착 필름과는 반대측의 면에서 발생한 칩 크랙의 길이를 구하고, 칩 크랙의 길이를 이하의 기준으로 분류하여 칩 크랙의 발생 상태를 평가했다.
AA: 5㎛ 미만,
A: 5㎛ 이상 10㎛ 미만
B: 10 이상 25㎛ 미만
C: 25㎛ 이상
버( burr )
다이싱 테이프를 확장한 후, 반도체 칩을 접착 필름과 함께 픽업했다. 픽업된 접착 필름이 부착된 반도체 칩의 단면을 광학 현미경으로 관찰하여, 버의 발생 상태를 확인했다.
AA: 버의 길이가 20㎛ 미만
A: 버의 길이가 20㎛ 이상 40㎛ 미만
B: 버의 길이가 40 이상 100㎛ 미만
*C: 버의 길이가 100㎛ 이상
Figure pat00012
*4,4'-옥시디프탈산2무수물을 50중량% 포함하는 테트라카르복시산2무수물과, 1,3-비스(3-아미노프로필)테트라메틸디실록산을 30중량% 이상 포함하는 디아민과의 반응에 의해 얻어진 폴리이미드 수지를 이용한 실시예 1~4의 접착 필름은, 모두 100℃ 이하에서 반도체 웨이퍼에 첩부 가능했다. 그리고, 실시예 1~4의 접착 필름은 모두 양호한 파단성을 나타냈다. 또한, 실시예 1~4의 접착 필름은 내리플로우 크랙성의 점에서도 뛰어나고, 실온에서 적당한 택 강도를 가지고 있는 것이기 때문에 작업성의 점에서도 우수했다.
4,4'-옥시디프탈산2무수물을 사용하지 않고 얻은 폴리이미드 수지를 사용한 비교예 1~3의 접착 필름은, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능하지 않고, 또한, 충분한 파단성을 나타내지 않았다. 비교예 6의 접착 필름은, 실시예 3과 같은 폴리이미드 수지를 사용하고 있지만, 필러의 함유량이 많기 때문에 100℃ 이하에서 반도체 웨이퍼에 첩부할 수 없었다. 비교예 3의 접착 필름은 하프 컷의 경우의 파단성은 양호했지만, 레이저다이싱의 경우의 파단성이 충분하지 않았다. 또한, 비교예 3의 접착 필름은, 내리플로우 크랙성 시험에 있어서 기판/칩에서 크랙이 발생했다.
4,4'-옥시디프탈산2무수물을 이용하지 않고 얻은 폴리이미드 수지를 이용한 비교예 4의 접착 필름은, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능했지만, 유리 전이 온도가 낮기 때문에 실온에서 택 강도가 과도하게 높고, 작업성에 지장이 있는 것이었다. 또한, 비교예 4의 접착 필름은 파단성의 점에서도 충분하지 않았다.
비교예 4와 동일한 폴리이미드 수지를 이용하여, 필러의 함유량을 증가시킨 비교예 5의 접착 필름은, 100℃ 이하의 온도에서 반도체 웨이퍼에 첩부할 수 없고, 또한, 충분한 파단성을 나타내지 않았다. 또한, 내리플로우 크랙성 시험에 있어서 기판/칩에서 크랙이 발생했다.
실시예 3과 동일한 폴리이미드 수지를 이용하여 얻은 비교예 6의 접착 필름은, 양호한 파단성을 나타내지만, 필러의 함유량이 많기 때문에 100℃ 이하에서 반도체 웨이퍼에 첩부할 수 없는 것이었다. 또한, 내리플로우 크랙성 시험에 있어서 기판/칩에서 크랙이 발생했다.
이상의 실험 결과로부터도 분명한 바와 같이, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능함과 동시에, 칩 크랙이나 버의 발생을 충분히 억제하면서, 반도체 웨이퍼로부터 반도체 칩을 수율 좋게 얻는 것이 가능하다는 것이 확인되었다.
1…반도체 웨이퍼, 1a…개질부, 2…반도체용 접착필름, 3…다이싱 테이프, 4…다이싱 블레이드, 7…배선부기재, 8…본딩 와이어, 9…봉지 수지층, 10, 10a, 10b…반도체 칩, 20…적층체, 40…절입, 50…분할 예정선, 100…반도체 장치.

Claims (8)

  1. 하기 화학식(Ⅰ)로 표시되는 4,4'-옥시디프탈산2무수물을 전체의 50중량%이상의 비율로 포함하는 테트라카르복시산2무수물과, 하기 일반식(Ⅱ)로 표시되는 실록산디아민을 전체의 70중량% 이상의 비율로 포함하는 디아민과의 반응에 의해 얻을 수 있는 폴리이미드 수지를 함유하고, 100℃ 이하에서 반도체 웨이퍼에 첩부 가능한, 반도체용 접착 필름.
    [화학식 1]
    Figure pat00013

    [식(Ⅱ) 중, R은 탄소수 1~5의 알킬기, 탄소수 1~5의 알콕시기, 페닐기 또는 페녹시기를 나타내고, 동일 분자 중의 복수의 R은 동일해도 상이해도 좋고, n 및 m은 각각 독립적으로 1~3의 정수를 나타낸다.]
  2. 제 1항에 있어서, 상기 폴리이미드 수지의 유리 전이 온도가 30℃ 이상 80℃ 이하인, 반도체용 접착 필름.
  3. 제 1항에 있어서, 열경화성 성분 및 필러를 더 함유하고 있고,
    상기 필러의 함유량이 해당 반도체용 접착 필름의 중량에 대하여 30중량% 미만인, 반도체용 접착 필름.
  4. 제 1항에 있어서, 반도체 웨이퍼, 반도체용 접착 필름 및 다이싱 테이프가 이 순서로 적층되고, 상기 반도체 웨이퍼가 복수의 반도체 칩으로 분할되는 동시에 상기 반도체용 접착 필름의 두께 방향의 적어도 일부가 절단되지 않고 남도록 상기 반도체 웨이퍼측으로부터 절입이 형성되어 있는 적층체를 준비하는 공정과,
    상기 다이싱 테이프를 상기 복수의 반도체 칩이 서로 분리되는 방향으로 확장하는 것에 의해, 상기 반도체용 접착 필름을 상기 절입에 따라서 분할하는 공정을 구비하는 반도체 칩의 제조방법에 사용하기 위한, 반도체용 접착 필름.
  5. 제 1항에 있어서, 반도체 웨이퍼, 반도체용 접착 필름 및 다이싱 테이프가 이 순서로 적층되고, 상기 반도체 웨이퍼를 복수의 반도체 칩으로 분획하는 선에 따라 레이저 가공에 의해 상기 반도체 웨이퍼에 개질부가 형성되어 있는 적층체를 준비하는 공정과,
    상기 다이싱 테이프를 상기 복수의 반도체 칩이 서로 분리되는 방향으로 확장하는 것에 의해, 상기 반도체 웨이퍼를 상기 복수의 반도체 칩으로 분할하는 동시에 상기 반도체용 접착 필름을 상기 개질부에 따라 분할하는 공정을 구비하는 반도체 칩의 제조방법에 사용하기 위한, 반도체용 접착 필름.
  6. 제 1항 내지 제 5항 중 어느 한 항에 기재된 반도체용 접착 필름과,
    그 반도체용 접착 필름의 한쪽면측에 적층된 다이싱 테이프를 구비하는 복합 시트.
  7. 반도체 웨이퍼, 제 1항 내지 제 3항 중 어느 한 항에 기재된 반도체용 접착 필름 및 다이싱 테이프가 이 순서로 적층되고, 상기 반도체 웨이퍼가 복수의 반도체 칩으로 분할되는 동시에 상기 반도체용 접착 필름의 두께 방향의 적어도 일부가 절단되지 않고 남도록 상기 반도체 웨이퍼측으로부터 절입이 형성되어 있는 적층체를 준비하는 공정과,
    상기 다이싱 테이프를 상기 복수의 반도체 칩이 서로 분리되는 방향으로 확장하는 것에 의해, 상기 반도체용 접착 필름을 상기 절입에 따라 분할하는 공정을 구비하는 반도체 칩의 제조방법.
  8. 반도체 웨이퍼, 제 1항 내지 제 3항 중 어느 한 항에 기재된 반도체용 접착 필름 및 다이싱 테이프가 이 순서로 적층되고, 상기 반도체 웨이퍼를 복수의 반도체 칩으로 분획하는 선에 따라 레이저 가공에 의해 상기 반도체 웨이퍼에 개질부가 형성되어 있는 적층체를 준비하는 공정과,
    상기 다이싱 테이프를 상기 복수의 반도체 칩이 서로 분리되는 방향으로 확장하는 것에 의해, 상기 반도체 웨이퍼를 상기 복수의 반도체 칩으로 분할하는 동시에 상기 반도체용 접착 필름을 상기 개질부에 따라 분할하는 공정을 구비하는 반도체 칩의 제조방법.
KR1020117025708A 2007-04-06 2008-03-31 반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법 KR20110126186A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2007-100480 2007-04-06
JP2007100480 2007-04-06
JP2007238395 2007-09-13
JPJP-P-2007-238395 2007-09-13

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020097017861A Division KR101166615B1 (ko) 2007-04-06 2008-03-31 반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법

Publications (1)

Publication Number Publication Date
KR20110126186A true KR20110126186A (ko) 2011-11-22

Family

ID=39863822

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020097017861A KR101166615B1 (ko) 2007-04-06 2008-03-31 반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법
KR1020117025708A KR20110126186A (ko) 2007-04-06 2008-03-31 반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020097017861A KR101166615B1 (ko) 2007-04-06 2008-03-31 반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법

Country Status (7)

Country Link
US (1) US8404564B2 (ko)
EP (1) EP2139027A4 (ko)
JP (2) JPWO2008126717A1 (ko)
KR (2) KR101166615B1 (ko)
CN (2) CN102134451A (ko)
TW (2) TW201302965A (ko)
WO (1) WO2008126717A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8404564B2 (en) * 2007-04-06 2013-03-26 Hitachi Chemical Company, Ltd. Adhesive film for semiconductor, composite sheet, and method for producing semiconductor chip using them
MY151700A (en) * 2007-10-09 2014-06-30 Hitachi Chemical Co Ltd Method for producing semiconductor chip with adhesive film, adhesive film for semiconductor used in the method, and method for producing semiconductor device
US20100003119A1 (en) * 2008-07-07 2010-01-07 Disco Corporation Method for picking up device attached with adhesive tape
JP5545817B2 (ja) * 2010-01-29 2014-07-09 新日鉄住金化学株式会社 接着剤樹脂組成物、カバーレイフィルム及び回路基板
JP2012069919A (ja) * 2010-08-25 2012-04-05 Toshiba Corp 半導体装置の製造方法
KR101649020B1 (ko) * 2011-07-01 2016-08-17 후루카와 덴키 고교 가부시키가이샤 접착 필름 및 다이싱 다이 본딩 필름 및 그것을 이용한 반도체 가공방법
JP5919087B2 (ja) * 2012-05-10 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN103066018A (zh) * 2013-01-05 2013-04-24 合肥彩虹蓝光科技有限公司 一种半导体单元的分离方法
CN104647615A (zh) * 2013-11-15 2015-05-27 台湾暹劲股份有限公司 晶圆切割装置及其切割方法
CN103579106B (zh) * 2013-11-21 2015-10-14 中国电子科技集团公司第四十一研究所 一种适用于小尺寸工件的划切方法
TWI603391B (zh) * 2013-12-02 2017-10-21 光環科技股份有限公司 半導體晶片之雷射切割方法
JP2019057575A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
FR3087936B1 (fr) * 2018-10-24 2022-07-15 Aledia Dispositif electronique
JP7446887B2 (ja) * 2020-03-30 2024-03-11 リンテック株式会社 フィルム状接着剤

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5536584A (en) * 1992-01-31 1996-07-16 Hitachi, Ltd. Polyimide precursor, polyimide and metalization structure using said polyimide
JPH1036507A (ja) * 1996-07-24 1998-02-10 Sumitomo Bakelite Co Ltd ポリイミド樹脂及び接着剤用樹脂ワニス
WO2000012591A1 (fr) * 1998-08-28 2000-03-09 Toray Industries, Inc. Feuille mince de polymere colore, filtre colore et affichage a cristaux liquides
EP1266926B1 (en) 2000-02-01 2007-05-23 Nippon Steel Chemical Co., Ltd. Adhesive polyimide resin and adhesive laminate
JP3408805B2 (ja) 2000-09-13 2003-05-19 浜松ホトニクス株式会社 切断起点領域形成方法及び加工対象物切断方法
JP3773845B2 (ja) * 2000-12-29 2006-05-10 三星電子株式会社 ポジティブ型感光性ポリイミド前駆体およびこれを含む組成物
US7141614B2 (en) * 2001-10-30 2006-11-28 Kaneka Corporation Photosensitive resin composition and photosensitive films and laminates made by using the same
JP4358502B2 (ja) 2002-03-12 2009-11-04 浜松ホトニクス株式会社 半導体基板の切断方法
JP4312419B2 (ja) 2002-05-09 2009-08-12 リンテック株式会社 半導体ウエハの加工方法
JP2004210805A (ja) * 2002-11-14 2004-07-29 Hitachi Chem Co Ltd 接着フィルム及びその用途
JP2004277618A (ja) * 2003-03-18 2004-10-07 Sumitomo Bakelite Co Ltd ポリイミド樹脂及び半導体接着テープ
US20060199920A1 (en) * 2003-04-15 2006-09-07 Koji Okada Photosensitive resin composition capable of being developed with aqueous developer and photosensitive dry film resist, and use thereof
CN100454493C (zh) 2003-06-06 2009-01-21 日立化成工业株式会社 粘合片、与切割胶带一体化粘合片以及半导体的制造方法
KR101215728B1 (ko) 2003-06-06 2012-12-26 히다치 가세고교 가부시끼가이샤 반도체 장치의 제조방법
TWI304835B (en) * 2003-06-10 2009-01-01 Hitachi Chemical Co Ltd Film adhesive and manufacturing method thereof,adhesive sheet and semiconductor device
US20070134846A1 (en) * 2003-10-07 2007-06-14 Nagase & Co. Ltd. Electronic member fabricating method and ic chip with adhesive material
JP2006203133A (ja) * 2005-01-24 2006-08-03 Lintec Corp チップ体の製造方法、デバイスの製造方法およびチップ体固着用粘接着シート
TWI387623B (zh) * 2005-06-20 2013-03-01 Manac Inc 反應性單體及含有其的樹脂組成物
JP4900244B2 (ja) * 2005-07-20 2012-03-21 日立化成工業株式会社 半導体用熱可塑性樹脂組成物、これを用いた接着フィルム、リードフレーム、半導体装置および半導体装置の製造方法
JP2007056167A (ja) * 2005-08-25 2007-03-08 Hitachi Chem Co Ltd 接着フィルム及びこれを用いた半導体装置
JP5428169B2 (ja) * 2007-03-05 2014-02-26 日立化成株式会社 半導体装置の製造方法
US8404564B2 (en) * 2007-04-06 2013-03-26 Hitachi Chemical Company, Ltd. Adhesive film for semiconductor, composite sheet, and method for producing semiconductor chip using them
CN101715471B (zh) * 2007-05-21 2013-04-17 Ntn株式会社 滑动部件用树脂组合物以及滚动轴承
CN101910350B (zh) * 2008-01-16 2013-01-16 日立化成工业株式会社 感光性粘接剂组合物、膜状粘接剂、粘接片、粘接剂图案、带有粘接剂层的半导体晶片、半导体装置及半导体装置的制造方法
CN102471664A (zh) * 2009-06-30 2012-05-23 日立化成工业株式会社 感光性粘接剂、以及使用该粘接剂的膜状粘接剂、粘接片、粘接剂图形、带有粘接剂层的半导体晶片和半导体装置

Also Published As

Publication number Publication date
US20100112783A1 (en) 2010-05-06
KR20090126250A (ko) 2009-12-08
CN102709201A (zh) 2012-10-03
CN102134451A (zh) 2011-07-27
US8404564B2 (en) 2013-03-26
EP2139027A4 (en) 2012-08-08
WO2008126717A1 (ja) 2008-10-23
JPWO2008126717A1 (ja) 2010-07-22
TW200907007A (en) 2009-02-16
KR101166615B1 (ko) 2012-07-18
JP2012188673A (ja) 2012-10-04
TW201302965A (zh) 2013-01-16
EP2139027A1 (en) 2009-12-30
TWI395800B (zh) 2013-05-11

Similar Documents

Publication Publication Date Title
KR101166615B1 (ko) 반도체용 접착 필름, 복합 시트 및 이들을 사용한 반도체 칩의 제조방법
KR101014483B1 (ko) 접착제 조성물, 필름상 접착제, 접착시트, 및 그것을이용한 반도체장치
JP6209876B2 (ja) 仮固定用フィルム、仮固定用フィルムシート及び半導体装置の製造方法
JP5110066B2 (ja) フィルム状接着剤の調製方法
JP5343450B2 (ja) 半導体素子固定用接着フィルム及び接着シート
KR20110034038A (ko) 접착제 조성물, 필름형 접착제, 접착 시트 및 반도체 장치
KR20090126249A (ko) 반도체 칩의 제조방법, 및 반도체용 접착 필름 및 이것을 이용한 복합 시트
JP2004211053A (ja) フィルム状接着剤、接着シート及び半導体装置
JP2006144022A (ja) フィルム状接着剤、接着シート及び半導体装置
JP2010059387A (ja) 接着剤組成物、フィルム状接着剤、接着シート及び半導体装置
JP5374983B2 (ja) 半導体装置の製造方法
JP5374972B2 (ja) 接着フィルム、接着シート、半導体装置及び半導体装置の製造方法
CN101641766A (zh) 半导体用粘接膜、复合片及使用它们的半导体芯片的制造方法
JP5374982B2 (ja) 半導体装置の製造方法
JP5374969B2 (ja) 接着フィルム、接着シート、半導体装置及び半導体装置の製造方法
JP5365113B2 (ja) 半導体装置の製造方法
JP5374970B2 (ja) 半導体装置の製造方法
JP5374971B2 (ja) 接着フィルム、接着シート、半導体装置及び半導体装置の製造方法
JP5499459B2 (ja) 半導体用接着フィルム
JP2009263615A (ja) 接着フィルム、接着フィルムの製造方法、接着シート、半導体装置及び半導体装置の製造方法
JP2009286996A (ja) 接着フィルム、接着シート、半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application