KR20110119765A - 과전압 도체 - Google Patents

Abstract

관형 절연체(1) 및 적어도 2개의 전극(2, 2')을 갖는 하우징을 포함하는 과전압 도체가 개시된다. 층시퀀스(4)는 절연체(1)의 내측(3)상에 배치되고, 내측(3)의 적어도 일부 영역에 적어도 하나의 전기 도체 또는 반도체층(5), 적어도 하나의 전기 도체층(6), 및 적어도 하나의 절연층(7)을 갖는다.

Description

과전압 도체{OVERVOLTAGE CONDUCTOR}

공개공보 DE 2431236 A에 과전압 도체(overvoltage conductor)가 공지되어 있다.

본 발명은 빠른 응답을 갖는 과전압 도체를 제공하는 것을 목적으로 한다.

상기 과제는 특허청구범위 제 1항에 따른 과전압 도체에 의해 해결된다. 과전압 도체의 바람직한 실시예는 종속항에 기재된다.

바람직하게는 가스-기밀식(gas-tight) 하우징을 포함하는 과전압 도체가 제공된다. 과전압 도체의 하우징은 가스 충진된, 바람직하게는 관형인(pipe-shaped) 적어도 하나의 절연체를 포함하고, 상기 절연체는 적어도 2개의 전극을 포함한다. 바람직하게는, 과전압 도체의 전극은 서로 이격되어 배치된다. 절연체의 내측에는 적어도 서로 이격되거나 하나로 이어진 영역에서 일련의 복수 개의 물질층이 배치되고, 이러한 일련의 물질층은 층시퀀스라고도 한다. 층시퀀스는 적어도 하나의 전기 도체 또는 반도체층, 적어도 하나의 전기 도체층 및 적어도 하나의 절연층을 포함한다. 전기 도체층 또는 반도체층은 과전압 도체의 점화 전압(ignition voltage)을 낮추기 위한 역할을 하고, 점화 라인(ignition line)이라고도 한다.

적어도 하나의 전기 도체층, 절연층 및 적어도 하나의 전기 도체 또는 반도체층으로 이루어진 층시퀀스에 의해, 과전압 도체의 전극들 사이에 인가된 전기장의 왜곡(distortion)이 발생된다. 절연체의 내측에 배치된 층시퀀스에 의해, 전기 도체 또는 반도체층의 영역에서 전기장이 목적에 맞게 왜곡되고 이와 결부되어 전기장이 현저히 증가된다. 전기장의 왜곡에 의해, 바람직하게는 전기 도체 또는 반도체층의 말단 영역에서 전기장이 증가한다. 바람직하게는, 말단 영역은 적어도, 과전압 도체의 적어도 하나의 전극에 인접하여 위치한다. 절연체의 내측에 배치된 층시퀀스에 의해, 과전압 도체는 전기 도체 또는 반도체층의 말단 영역에서의 전기장 증가에 의해 매우 빠른 응답 시간을 가진다.

일 실시예에서, 적어도 하나의 절연층은 전기 도체 또는 반도체층과 전기 도체층 사이에 배치된다. 층들은 일 실시예에서 각각 다른 층시퀀스를 포함할 수 있다.

바람직한 실시예에서, 절연층은 전기 도체 또는 반도체층과 전기 도체층 사이의 간격이 최소화되도록, 가능한 한 얇은 두께를 갖는다. 바람직하게는, 절연층의 두께는 0.1 내지 5 mm이다. 바람직한 실시예에서, 절연층의 두께는 1 mm 미만이다.

일 실시예에서, 전기 도체층은 바람직하게는 서로 이격된 적어도 2 개의 영역을 포함하고, 이러한 부분 영역은 층의 적층 방향에 대해 수직으로 나란히 배치된다.

바람직한 실시예에서, 전기 도체층의 서로 이격된 영역은 상기 전기 도체층의 각각의 영역이 각각 과전압 도체의 전극 중 하나와 바람직하게는 직접적인 전기 접촉을 하도록 구성된다. 또한, 전기 도체층의 영역은 과전압 도체의 전극들과 접촉하는 추가적인 전기 전도체를 포함할 수 있다. 바람직하게는, 전기 도체층의 영역은 과전압 도체의 각각에 접촉된 전극과 동일한 전기적인 전위를 가진다.

바람직하게는, 전기 도체층의 적어도 2개의 영역은 동일한 크기를 가진다. 그러나, 또한, 전기 도체층의 영역은 서로 다른 크기를 가질 수 있다. 전기 도체층은 일 실시예에서 절연층상에 적층된다. 바람직하게는, 전기 도체층은 절연층의 적어도 하나의 면을 통해 연장되며, 이 때 전기 도체층은 적어도 2개의 영역으로 분할되며, 이러한 영역은 서로 절연되어 있다.

일 실시예에서, 전기 도체층은 과전압 도체의 종 방향으로 서로 이격된 적어도 2개의 실린더 형상을 갖는다. 일 실시예에서, 전기 도체층으로 구성된 적어도 2개의 실린더는 절연층의 외측에 적층된다.

다른 실시예에서, 상기 영역은 전기 도체 또는 반도체층의 영역에서 전기장의 왜곡을 발생시키도록 구성되는 각각의 다른 형태를 가질 수 있다.

일 실시예에서, 절연층은 유리 또는 세라믹을 포함한다. 절연층은 다른 적합한 전기 절연 물질을 포함할 수도 있다.

일 실시예에서, 절연층은 실린더의 형상을 포함한다.

다른 실시예에서, 절연층은 스트립 형상을 포함할 수 있다.

바람직하게는, 전기 도체 또는 반도체 물질로 구성된 층은 과전압 도체의 점화 전압을 낮추기 위한 역할을 하고, 점화 라인 또는 점화 스트립이라고도 한다. 바람직하게는, 스트립은 과전압 도체의 종방향으로 연장된다. 일 실시예에서, 이러한 복수 점화 라인 또는 점화 스트립은 과전압 도체의 종방향으로 서로 평행하게 배치될 수 있다. 바람직하게는, 전기 도체 또는 반도체층은 과전압 도체의 전극으로부터 이격되어 있고, 상기 과전압 도체의 전극과 직접적인 전기 접촉을 하지 않는다.

일 실시예에서, 전기 도체 또는 반도체 물질로 이루어진 층은 그래파이트(graphite)를 포함한다.

일 실시예에서, 전기 도체 또는 반도체 물질로 이루어진 층은 가장 긴 길이 부분이 과전압 도체의 종축에 대해 평행하게 연장된다.

다른 실시예에서, 전기 도체 또는 반도체 물질로 이루어진 층은 서로 이격된 복수의 영역으로 분할될 수 있다.

일 실시예에서, 전기 도체 또는 반도체 물질, 절연층 및 도전층로 이루어진 층시퀀스는 절연체의 내측에 직접 적층될 수 있다. 이러한 실시예에서, 적어도 하나의 전기 도체층은 절연체의 내측에 직접 적층되는 것이 바람직하다. 절연체의 내측에 배치된 전기 도체층에는 이어서 적어도 하나의 절연 물질 층이 배치되며, 상기 절연 물질 층은 예컨대 유리 및/또는 세라믹을 포함한다. 바람직하게는, 적어도 하나의 절연 물질 층에는 적어도 하나의 전기 도체 또는 반도체 물질 영역이 적층된다. 다른 실시예에서, 전기 도체 또는 반도체 물질로 구성되며 서로 이격된 복수의 영역이 절연층 상에 적층된다.

다른 실시예에서, 층시퀀스는 과전압 도체의 절연체의 내부 공간에 삽입되는 적어도 하나의 개별적인 소자를 포함한다. 바람직하게는, 상기 개별적인 소자의 외부 규격은 바람직하게는 도체 몸체의 내부 공간의 규격에 상응한다.

다른 실시예에서, 개별적인 소자는 조립된 복수의 개별적인 소자로 구성될 수 있으며, 개별적인 소자들은 절연체의 내부 공간에서 개별적으로 배치되거나 조립되어 배치된다.

일 실시예에서, 개별적으로 삽입된 적어도 하나의 소자는 적어도 하나의 전기 도체 또는 반도체층, 및 적어도 하나의 절연층을 포함할 수 있다. 상기 실시예에서, 적어도 하나의 전기 도체층은 개별적으로 절연체의 내측에 배치된다.

다른 실시예에서, 상기 소자는 절연체의 내측 상의 함몰부에 삽입되며, 이 때 바람직한 실시예에서 함몰부는 삽입되는 소자의 규격에 상응한다. 다른 실시예에서, 함몰부는 더 큰 규격을 가질 수 있다.

바람직하게는, 전기 도체 또는 반도체층은 스트립 또는 라인의 형상을 가지며, 이 때 점화 라인은 전하 캐리어의 전기장 혼합을 위한 역할을 한다.

과전압 도체의 점화 전압은 일반적으로, 인가된 전압 램프(voltage ramp)의 경사도에 따라 현저히 상승한다. 점화 전압값이 100 V 미만인 도체에서, 동적 점화 전압 대 정적 점화 전압 간의 비율은 특히 바람직하지 않다. 이 경우, 일반적으로 존재하는 그래파이트-점화 라인으로부터 전하 캐리어의 전기장 혼합은 매우 약하다. 앞서 설명한 과전압 도체와 달리, 전하 캐리어의 약한 전기장 혼합은 특히 텔레콤 분야에서의 사용 가능성을 제한한다. 마찬가지로, 낮은 정적 응답 전압(response voltage)과 동시에 양호한 동적 거동을 필요로 하는 피뢰(lightning protection) 응용물에 사용하는 경우도 제한된다.

그에 반해, 앞서 설명한 바와 같은 과전압 도체는 매우 빠른 응답 거동을 가지는데, 도체의 내측에 적층된 층시퀀스에 의해 점화 라인의 영역에서 목적한 바에 따른 전기장의 왜곡 및 전기장의 현저한 증가가 이루어지기 때문이다. 전기장이 없는 점화 라인과 전기 전도 영역 사이의 가능한 한 좁은 간격은 점화 라인 말단의 영역에서 더 현저한 전기장 증가를 발생시킨다.

앞서 설명한 목적은 이하의 도면 및 실시예에 의거하여 더 상세히 설명된다.

이하에 기술되는 도면은 척도에 맞는 것으로 해석할 수 없으며, 오히려 더 나은 표현을 위해 모든 치수가 확대되거나, 축소되거나 또는 왜곡되어 도시되어 있을 수 있다. 서로 동일하거나 동일한 기능을 가진 요소는 동일한 참조번호로 표시된다.

도 1은 층시퀀스의 실시예의 전개도를 개략적으로 도시한다.
도 2는 층시퀀스의 실시예를 포함하는 소자를 개략적으로 도시한다.
도 3은 층시퀀스가 개별적인 스트립 형태를 갖는 실시예를 도시한다.
도 4는 층시퀀스가 절연체의 내측에 적층된 실시예를 개략적으로 도시한다.
도 5a 및 도 5b는 층시퀀스를 포함한 경우(도 5a) 및 포함하지 않은 경우(5b)에 2-전극 과전압 도체의 전기장의 등전위선(equipotential line)을 개략적으로 도시한다.

도 1에는 층시퀀스(4)의 실시예가 전개도로서 개략적으로 도시되어 있다. 층시퀀스(4)는 절연층(7)을 포함하고, 절연층의 하측에는 전기 도체층(6)의 서로 이격된 2 개의 전기 전도 영역(8, 8')이 적층되어 있다. 전기 전도 영역(8, 8')은 절연층(7)의 각각의 테두리까지 연장된다. 미도시된 실시예에서, 전기 전도 영역(8, 8')은 절연층(6)의 테두리까지 또는 절연층(6)의 테두리 이상으로 연장될 수 있다. 절연층(7)의 상측에는 전기 도체 또는 반도체층(5)의 서로 이격된 복수의 스트립형 부분이 적층된다. 전기 도체 또는 반도체층(5)의 부분은 소위 "점화 라인"이다. 바람직하게는, 전기 도체 또는 반도체층(5)은 그래파이트를 포함한다. 미도시된 실시예에서, "점화 라인"은 각각의 적합한 다른 형태를 가질 수 있거나 더 큰 면적의 영역을 덮을 수 있다. 바람직하게는, 전기 도체 또는 반도체 물질(5)로 이루어진 영역은 과전압 도체의 종 방향으로 가장 긴 길이를 갖는다. 바람직하게는, 층시퀀스(4)는 과전압 도체의 절연체의 내측에 배치된다.

도 2는 개별적인 소자(9)로 형성된 층시퀀스(4)를 도시한다. 도시된 실시예에서, 소자(9)는 실린더형 몸체를 포함한다. 소자(9)의 형태는 주로 절연 물질의 층(7)의 형태에 의해 결정된다. 바람직하게는, 절연층(7)은 적어도 세라믹/또는 유리를 포함한다. 도시된 실시예에서, 절연층(7)의 외측에는 서로 이격된 전기 도체층(6)의 2개의 영역(8, 8')이 적층되며, 이러한 영역은 실린더형 절연층(7)의 전체 둘레를 빙 둘러 연장된다. 도시된 실시예에서, 서로 이격된 영역(8, 8')은 각각 실린더의 말단까지 도달한다.

일 실시예에서, 전기 전도 영역(8, 8')은 실린더형 몸체의 각각의 전방측까지 연장된다. 실린더형 절연층(6)의 전방면에 위치한 전기 전도 영역(8, 8')에 의해, 과전압 도체에 삽입된 소자(9)는 바람직하게는 과전압 도체의 전극과 전기 전도 영역(8, 8') 간에 직접적인 접촉을 갖는다. 과전압 도체의 전극 중 하나와 각각의 전기 도체층(8, 8') 사이의 전기적으로 전도성인 접촉에 의해, 전기 도체층(8, 8')은 바람직하게는 과전압 도체의 각각에 접촉된 전극과 동일한 전기 전위를 가진다.

절연층(7)의 내측에 서로 이격된 소위 "점화 라인"이 적층되며, 점화 라인은 전기 도체 또는 반도체 물질(5)로 구성된다. "점화 라인"은 투시도로 볼 때 전기 도체 물질(6)의 서로 이격된 두 영역(8, 8')과 겹쳐진다. 바람직하게는, 도시된 소자(9)는 과전압 도체의 내부에 삽입되도록 제공된다. 이때, 소자(9)의 외부 직경이 도체의 절연체(1)의 내부 직경에 대략적으로 상응하는 것이 바람직하다. 바람직하게는, 소자(9)의 길이는 절연체(1) 내에 제공되는 자유 공간의 길이에 상응한다. 절연체(1)를 포함한 도체는 도면에서 개관상의 이유로 미도시되어 있다.

미도시된 또 다른 실시예에서, 전기 도체층(6)은 도체의 절연체(1)의 내측에 개별적으로 적층될 수 있다. 이 때, 소자(9)는 "점화 라인"의 형태로 전기 도체 또는 반도체층(5), 및 절연층(7)을 포함한다.

도 3에 도시된 층시퀀스(4)의 실시예에서, 층시퀀스(4)는 개별적인 스트립의 형태를 갖는다. 도시된 실시예에서, 스트립은 절연층(7)으로 구성된 적어도 하나의 스트립형 부재를 "점화 라인"으로서 상기 스트립 상에 배치되며 전기 도체 또는 반도체층(5)으로 구성되는 영역과 함께 포함한다. 전기 도체층(6)은 도체의 절연체(1)의 내부 공간(2) 내의 함몰부(10)에 배치된다. 바람직하게는, 절연체(1)는 원형으로 서로 이격된 복수의 함몰부(10)를 포함한다. 도시된 실시예에서, 전기 도체층(6)은 도체의 종방향으로 서로 이격된 2개의 영역(8, 8')을 포함한다. 바람직하게는, 전기 도체층(6)의 서로 이격된 영역(8, 8')은 가장 인접한, 과전압 도체의 전극(2)에 각각 직접적으로 접촉한다. 절연층(7)의 스트립 및 그 위에 적층된 "점화 라인"은 함몰부(10)에 개별적인 부재로서 삽입되거나 밀어 넣어진다.

미도시된 다른 실시예에서, 전기 도체 물질로 구성된 층(6)은 마찬가지로, 절연층(7) 및 "점화 라인"으로 구성된 삽입 스트립 상에 미리 적층되어 있을 수 있다.

도 4에 개략적으로 도시된 다른 실시예에서, 층시퀀스(4)는 도체의 절연체(1)의 내측에 적층된다. 도시된 실시예에서, 전기 도체층(6)의 서로 이격된 영역(8, 8')은 절연체(1)의 내측에 직접 적층된다. 전기 도체층(6)의 영역(8, 8')은 도시된 실시예에서 바람직하게는 측 방향으로 절연체(1)의 각각의 말단 영역까지 연장됨으로써, 도체의 전극과 직접적인 전기 접촉이 이루어진다. 전기 도체층(6) 상부에 절연 물질로 구성되는 층(7)이 배치된다. 바람직하게는, 절연층(7)은 도체의 절연체(1)의 전체 내부면을 덮는다. 도시된 실시예에서, 절연층(7) 상에는 전기 도체 또는 반도체층(5)의 스트립형 "점화 라인"이 적층된다. 바람직하게는, "점화 라인"은 도체의 종방향으로 연장된다. 바람직하게는, "점화 라인"은 도체의 종방향으로 연장되되, 상기 도체의 말단이 적어도 부분적으로 영역(8, 8')과 겹칠 정도로 연장되며, 영역(8, 8') 및 "점화 라인"은 그 사이에 배치되는 절연층(7)에 의해 상호간에 직접적인 전기 접촉을 하지 않는다.

도 5a에는 2-전극 과전압 도체의 전기장의 등전위선이 도시되어 있고, 과전압 도체의 절연체(1)의 내측에 층시퀀스(4)가 배치된다. 층시퀀스(4)는 전기 도체층(6), 절연층(7) 및 전기 도체 또는 반도체층(5)의 서로 이격된 2 개의 영역(8, 8')을 "점화 라인"의 형태로 포함한다. 층시퀀스(4)에 의해, "점화 라인"의 말단 영역에서 전기장의 왜곡이 얻어진다. 이러한 전기장 왜곡에 의해, "점화 라인"의 말단에서 전기장이 증가하기 시작하며, 이는 "점화 라인"의 말단에서 등전위선의 좁게 나란히 위치한느 전기장 선으로 도시되어 있다.

도 5b는 2-전극 과전압 도체의 전기장의 등전위선을 도시하며, 상기 도체에서는 절연체(1)의 내측에 전기 도체 또는 반도체층(5)만이 "점화 라인"으로서 적층된다. 절연층이 없고, 전기 도체층의 서로 이격된 영역에 의해, "점화 라인"의 말단에서 전기장이 현저한 증가가 일어나지 않는다. "점화라인"의 말단 영역에서 등전위선은 도 5a의 등전위선에 비해 서로 더욱 이격되어 있다. 종래의 과전압 도체에서는, "점화 라인"의 말단 영역에서 전기장의 현저한 증가가 없다.

실시예에는 본 발명에 대해 한정된 수의 실시예로 서술되었으나, 본 발명은 이에 제한되지 않는다. 원칙적으로, 층시퀀스의 개별적인 층은 각각 복수의 단일층을 포함할 수 있거나, 층시퀀스가 측 방향으로 서로 이격된 복수의 영역을 포함할 수 있다.

본 명세서에 기술된 목적에 대한 설명은 개별적인 특정 실시예에 제한되지 않는다; 오히려 개별적인 실시예의 특징은 기술적으로 의미가 있는 경우 임의적으로 서로 조합될 수 있다.

1: 절연체 2, 2': 전극
3: 절연체(1)의 내측 4: 층시퀀스
5: 전기 도체 또는 반도체층 6: 전기 도체층
7: 절연층 8, 8': 이격된 전기 도체층(6)의 영역
9: 소자 10: 절연체(1)내의 함몰부

Claims (15)

1. 적어도 2개의 전극(2, 2')을 가진 적어도 하나의 관형 절연체(1)를 갖는 하우징을 포함하는 과전압 도체에 있어서,
   상기 절연체(1)의 내측(3)의 적어도 일부 영역에 층시퀀스(4)가 배치되고, 상기 층시퀀스는 적어도 하나의 전기 도체 또는 반도체층(5), 적어도 하나의 전기 도체층(6) 및 적어도 하나의 절연층(7)을 포함하는 것을 특징으로 하는 과전압 도체.
2. 제 1항에 있어서,
   상기 적어도 하나의 절연층(7)은 상기 전기 도체 또는 반도체층(5)과 전기 도체층(6) 사이에 배치되는 것을 특징으로 하는 과전압 도체.
3. 제 1항 또는 제 2항에 있어서,
   상기 전기 도체층(6)은 상기 층시퀀스(4)의 적층 방향에 대해 수직으로 서로 이격되는 적어도 2개의 영역(8, 8')을 포함하는 것을 특징으로 하는 과전압 도체.
4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
   상기 전기 도체 또는 반도체층(5)의 가장 긴 길이는 상기 과전압 도체의 종축에 평행한 방향으로 연장되는 것을 특징으로 하는 과전압 도체.
5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
   상기 전기 도체 또는 반도체층(5)은 그래파이트(graphite)를 포함하는 것을 특징으로 하는 과전압 도체.
6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
   상기 절연층(7)은 유리 및/또는 세라믹을 포함하는 것을 특징으로 하는 과전압 도체.
7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
   상기 절연층(7)은 실린더 형상인 것을 특징으로 하는 과전압 도체.
8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
   상기 전기 도체층(6)은 상기 과전압 도체의 종방향으로 서로 이격된 2개의 실린더 형상인 것을 특징으로 하는 과전압 도체.
9. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
   상기 절연층(7)은 스트립 형상인 것을 특징으로 하는 과전압 도체.
10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 절연체(1)의 내측은 상기 층시퀀스(4)로 코팅되는 것을 특징으로 하는 과전압 도체.
11. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 층시퀀스(4)는 개별적인 소자(9)로서 상기 절연체(1)의 내부에 삽입되는 것을 특징으로 하는 과전압 도체.
12. 제 11항에 있어서,
    상기 소자(9)는 상기 절연체(1)의 내측 상의 적절한 함몰부(10)에 삽입되는 것을 특징으로 하는 과전압 도체.
13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,
    상기 과전압 도체는 전하 캐리어의 전기장 방출을 위해, 점화 라인의 형태로 전기 도체 또는 반도체층(5)을 포함하는 것을 특징으로 하는 과전압 도체.
14. 제 1항 내지 제 13항 중 어느 한 항에 있어서,
    상기 층시퀀스(4)에 의해 상기 과전압 도체에서 전기장의 왜곡이 발생되며, 상기 왜곡은 상기 전기 도체 또는 반도체층(5)의 말단에서 전기장 증가를 발생시키는 것을 특징으로 하는 과전압 도체.
15. 제 1항 내지 제 14항 중 어느 한 항에 있어서,
    상기 과전압 도체는 상기 절연체(1)의 내측에 배치되는 층시퀀스에 의해 빠른 응답 시간을 가지는 것을 특징으로 하는 과전압 도체.

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