KR20110116982A - 반도체 상에의 직접적인 전착 방법 - Google Patents

반도체 상에의 직접적인 전착 방법 Download PDF

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Abstract

본 발명은 반도체 재료의 적어도 하나의 표면 상에 금속 또는 금속 합금을 전착(electrodeposition)시키는 방법을 제공한다. 본 발명의 방법은 상기 반도체 재료의 적어도 하나의 표면 상에 전착된 금속막의 전체 커버(full coverage)를 제공한다. 본 발명의 방법은 반도체 재료를 제공하는 단계를 포함한다. 전착 공정에 의해 상기 반도체 재료의 적어도 하나의 표면 상에 금속막이 도포된다. 채용된 전착 공정은 초기에 낮은 전류 밀도를 인가하고, 미리 정해진 시구간 후, 상기 전류 밀도는 높은 전류 밀도로 변하게 되는 전류 파형들을 사용한다.

Description

반도체 상에의 직접적인 전착 방법{METHOD OF DIRECT ELECTRODEPOSITION ON SEMICONDUCTORS}
본 발명은 반도체 재료의 표면 상에 금속 또는 금속 합금을 침착(deposit)시키는 방법과 관련되고, 더 구체적으로는 도우프된(doped) 반도체 재료의 표면 상에 금속 또는 금속 합금을 전착(electrodeposition)시키는 방법과 관련된다.
전통적인 태양전지(solar cell) 제조 공정으로 집적되어 태양전지(solar cell) 또는 광전지(photovoltaic cell) - 이것들은 표면 상에 전착된 금속 또는 금속 합금을 갖는 도우프된 반도체 재료를 포함함 - 을 제공하기 위해, 본 발명의 방법은 어떠한 전통적인 태양전지 제조 공정으로든지 집적될 수 있다.
전기도금(electropating)은, 용액으로부터 원하는 재료의 양이온들(cations)을 감소시키고, 박층(thin layer) 재료(예를 들어, 금속)로, 물체(전형적으로 도전성 물체)를 코팅하기 위해, 전기 전류를 사용하는 도금 공정이다. 전기도금은 대상 표면에 원하는 특징(예를 들어, 양호한 전기 전도성, 마모(abrasion) 및 마찰(wear) 저항, 부식(corrosion) 방지, 매끄러움(lubricity), 미적 특징(aesthetic qualities) 등)을 부여하고자 재료층을 침착시키기 위해 주로 사용된다(만약 이 특징들이 부여되지 않는다면, 상기 대상 표면은 이 특징들이 없는 표면임).
전기도금에 사용되는 공정은 전착(eletrodeposition)으로 일컬어진다. 이는 반대로 동작하는 볼타 전지(galvanic cell)와 유사하다. 도금될 부분은 전형적으로 회로의 음극이다. 한 가지 기술에서, 양극은 일 부분 상에 도금될 재료로 구성된다. 다른 기술들에서, 양극은 불활성 금속(inert metal)으로 구성되는데, 이 불활성 금속은 전착 동안 전해액(electrolyte)에서 용해되지 않을 수 있다. 양(both) 컴포넌트들은 하나 또는 그 이상의 용해된 금속염들(metal salts) 뿐만 아니라 전기를 흐르게 할 수 있는 다른 이온들을 포함하는 전해액으로 일컬어지는 용액에 침지(immerse)된다. 배터리 또는 정류기(rectifier)는 양극에 직류를 공급하고, 그것을 포함하는 금속 원자들을 산화시키고 그것들이 가용성 양극(soluble anode)의 경우에 그 용액에 용해되도록 할 수 있다. 불활성 양극의 경우, 물은 산소로 산화되고 있다. 음극에서는, 전해액에 용해된 금속 이온들은 상기 용액과 음극 사이의 계면(interface)에서 감소되어, 이것들이 음극 상에 "도금(plate out)" 되도록 한다.반도체 표면(예를 들어, 반도체 기판) 상에 직접적으로 전착시키는 것은 도전성 표면(즉, 금속) 상에 직접적으로 전착시키는 것보다 더 복잡하다. 반도체 재료 상의 밴드갭(bandgap)의 존재는 핵형성(nucleation)이 더 어렵도록 하고, 그 표면의 상태들에 대해 더 민감하게 한다. 예를 들어, n-도우프된 실리콘(즉, n-Si)의 표면 상에 침착시킬 경우, 도펀트(dopant) 밀도는 핵형성률(nucleation rate)에 영향을 미칠 것이다. 상기 도펀트 프로파일의 불균일성(non-uniformity)은 금속들 및 금속 합금들의 불균일한 침착을 야기할 것이다. 또 다른 예에서, 반도체 표면이 오염 또는 초기 금속 핵들(nuclei)로 인한 표면 상태들을 갖는 경우, 상기 침착은 활성(viable) 표면 사이트들을 갖는 사이트들에 우선적으로 일어날 것이다. 예를 들어, G, Oskam 등의 Phy. Rev. Lett. 76(1996), pg 1521을 참조할 수 있다. 이는 또한 비도금된 영역들을 야기한다.
태양전지 또는 광전지 금속화(metallization)를 위한 광 유도 도금(light induced plating)에서, 표면 오염 및 도펀트 불균일성은 공통된 현상이다. 이와 같이, 태양전지 또는 광전지의 n-에미터 반도체 표면 상의 전체 금속 커버(full metal coverage)를 달성하는 것은 매우 어렵다. 일정한 전류 또는 전위 제어 전착 기술을 사용함에 의해, n-에미터 반도체 표면이 균일하지 않은 경우, n-에미터 반도체 표면의 많은 부분들은 금속 막들로 전착되지 않을 수 있다.
본 발명은 반도체 재료의 적어도 일 표면 상에 금속 또는 금속 합금을 전착시키는 방법을 제공한다. 본 발명의 방법은 상기 반도체 재료의 적어도 일 표면 상에 전착된 금속 막의 전체 커버(full coverage)를 제공한다. 본 발명의 방법은 태양전지 또는 광전지의 n-에미터 표면 전체를 커버하기 위해 사용될 수 있다. 이와 같이, 금속화를 위한 향상되고 더 낮은 비용의 기술이 본 발명에 의해 제공되는데, 이러한 본 발명은 현재의 스크린 프린팅 공정들을 대신하여 광전지 산업(photovoltaic industry)에서 사용될 수 있다.
본 발명의 방법은 반도체 재료를 제공하는 단계를 포함한다. 일부 실시예들에서, 상기 반도체 재료는 도우프될 수 있다. 다른 실시예들에서, 상기 반도체 재료는 언도우프될 수 있다. 전착 공정에 의해 상기 반도체 재료의 적어도 하나의 표면에 금속막이 도포된다. 채용된 전착 공정은 제1 시구간 동안 제1 전류 밀도를 인가하고 그런 다음 제2 시구간 동안 제2 전류 밀도를 인가 - 여기서 상기 제1 전류 밀도는 상기 제2 전류 밀도보다 낮음 - 하는 전류 파형들을 사용한다. 특히, 본 발명의 전착 공정은 초기에 낮은 전류 밀도를 인가하고, 미리 정해진 시구간 후, 상기 전류 밀도가 높은 전류 밀도로 램프업(ramp-up)하는 전류 파형들을 사용한다. 본 출원의 출원인들은 앞서 언급된 전류 파형(예를 들어, 낮은 전류 밀도에서 높은 전류 밀도로 상승하는 특성을 갖는 전류 파형)을 사용하는 것이 종래의 전착 공정들 동안 존재하는 불균일성 문제를 극복한다고 결정했다.
일 실시예에서, 본 발명에 채용된 전류 파형은 낮은 전류 밀도로부터 높은 전류 밀도로의 연속적인 램프(ramp)일 수 있다. 또 다른 실시예에서, 전류 파형은 일정한 전류 상태(current plateaus)의 시퀀스일 수 있는데, 이는 낮은 전류 밀도로부터 시작하여 높은 전류 밀도로 상승한다. 본 명세서 전체에서 사용되는 "낮은 전류 밀도" 라는 용어는 5mA/cm2 내지 40mA/cm2의 전류 밀도를 나타낸다. 본 명세서 전체에서 사용되는 "높은 전류 밀도" 라는 용어는 40mA/cm2보다 더 높은 전류 밀도를 나타내는데, 이 높은 전류 밀도의 전형적인 범위는 40mA/cm2 초과 내지 200mA/cm2이다.
불균일성 문제를 극복하기 위해 앞서 언급한 전류 파형(즉, 낮은 전류 밀도로부터 높은 전류 밀도로 상승하는 특성을 갖는 전류 파형)을 사용하는 것은 전착 분야에서의 일반적인 지식에 상당히 모순되는 것이다. 왜냐하면 대부분의 종래의 전착 공정들은 그 반대의 전류 파형 시퀀스(즉, 높은 전류 밀도로부터 낮은 전류 밀도로 인가되는 전류 파형 시퀀스)를 사용하기 때문이다. 이러한 종래의 전착 공정들에서, 더 높은 전류 밀도는 높은 밀도의 핵들(nuclei)을 개시(initiate)하기 위해 초기에 사용되고, 그런 다음 더 낮은 전류 밀도는 그 막을 증가시키기 위해 사용된다.
본 발명의 일부 실시예들에서, 전착 공정 동안 금속 핵형성 및 성장을 증가시키기 위해 광 조명이 사용될 수 있다. 특히, 광 조명은 상기 전착 공정 동안 사용될 수 있는 자유 전자들을 발생시키기 위해 태양전지 및 광전지가 제조되는 실시예들에서 사용될 수 있다.
도 1은 발명의 일 실시예에 채용될 수 있는 반도체 재료를 적어도 포함하는 초기 구조를 보여주는(단면을 통해) 도면이다.
도 2는 반도체 재료의 일 표면 상에 선택적인 패턴된 반사방지 코팅(antireflective coating, ARC)을 형성한 후의 도 1의 초기 구조를 보여주는(단면을 통해) 도면이다.
도 3a는 본 발명에 따른 전착 공정을 이용하여 반도체 재료의 일 표면 상에 금속막을 형성한 후의 도 1의 초기 구조를 보여주는(단면을 통해) 도면이다.
도 3b는 본 발명에 따른 전착 공정을 이용하여 반도체 재료의 일 표면 상에 금속막을 형성한 후의 도 2의 구조를 보여주는(단면을 통해) 도면이다.
도 4는 종래의 방법에 따라 Ni를 도금하기 위해 높은 전류 밀도를 사용하여 Si 태양전지 n-에미터 그리드 표면 상의 Ni 도금을 보여주는 SEM이다.
도 5는 본 발명에 따라 Ni를 도금하기 위해 낮은 것으로부터 높은 것으로 파형 전류 밀도를 이용하여 Si 태양전지 n-에미터 그리드 표면 상의 Ni 도금을 보여주는 SEM이다.
도 6은 종래의 방법에 따라 Ni를 도금하기 위해 높은 것으로부터 낮은 것으로 파형 전류 밀도를 사용하여 Si 태양전지 n-에미터 그리드 표면 상의 Ni 도금을 보여주는 SEM이다.
본 발명은 반도체 재료의 표면 상에 직접적으로 금속 또는 금속 합금을 전착시키는 방법을 제공한다. 본 발명은 이제 이하의 논의 및 첨부되는 도면들을 참조하여 더 상세히 기술될 것이다. 본 출원서에 첨부되는 도면들은 발명의 설명을 위한 목적으로 제공되는 것임을 주목해야 할 것이다. 또한 도면에서 세부 구성요소들의 크기들은 원 크기대로 그려진 것은 아님을 주목하자.
이하의 설명에서, 본 발명의 일부 측면들에 관한 이해를 제공하기 위해, 많은 구체적인 세부 사항들, 예를 들어, 특정 구조들, 컴포넌트들, 재료들, 차원들, 공정 단계들 및 기술들이 제시된다. 그러나, 당해 기술 분야에서 통상의 지식을 가진 자들이라면, 본 발명은 이들 구체적인 세부 사항들이 없이도 실행될 수 있음을 이해할 것이다. 또 어떤 예에서는, 잘 알려진 구조들 및 공정 단계들은 발명을 모호하게 하지 않도록 하기 위해 상세히 기술되지 않았다.
일 층, 영역 또는 기판과 같은 요소가 또 다른 요소 "상에(on)" 또는 "위에(over)" 있는 것으로 언급되는 경우, 그것은 다른 요소 바로 위에(또는 다른 요소 상에 직접적으로) 있을 수 있고, 또는 중간의 요소들이 또한 존재할 수 있다는 것을 이해해야 할 것이다. 이와는 대조적으로, 하나의 요소가 다른 요소 "상에 직접적으로(directly on)" 또는 "바로 위에(directly over)" 있는 것으로 언급되는 경우에는, 어떠한 중간의 요소들도 존재하지 않는다는 것을 이해해야 할 것이다. 또한, 하나의 요소가 또 다른 요소의 "하에(beneath)" 또는 "아래에(under)" 있는 것으로 언급되는 경우, 그것은 그 다른 요소 바로 아래에 또는 그 다른 요소 하에 직접적으로 있을 수 있거나, 중간의 요소들이 존재할 수 있다. 이와는 대조적으로, 하나의 요소가 또 다른 요소 "하에 직접적으로(directly beneath)" 또는 "바로 아래에(directly under)" 있는 것으로 언급되는 경우, 어떠한 중간의 요소들도 존재하지 않는다는 것을 이해해야 할 것이다.
위에서 언급한 바와 같이, 본 발명은 반도체 재료의 적어도 일 표면 상에 금속 또는 금속 합금의 전착 방법을 제공하는데, 이 반도체 재료의 적어도 일 표면 상에 전착된 금속막의 전체 커버가 달성된다. 상기 방법은 반도체 재료를 제공하는 단계를 포함한다. 그런 다음, 금속막은 전착 공정에 의해 반도체 재료의 적어도 일 표면에 도포되고, 여기서 초기에 낮은 전류 밀도를 인가하는 전류 파형들이 채용되고, 미리 정해진 시구간 후, 상기 전류 밀도는 높은 전류 밀도로 증가된다.
이제 도 1을 참조하면, 본 발명의 일 실시예에서 채용될 수 있는 반도체 재료(10)를 포함하는 초기 구조(8)가 도시되어 있다. 반도체 재료(10)는 적어도 하나의 표면(12)을 갖는데, 이 표면(12) 상에 계속해서 본 발명의 전착 방법을 사용하여 금속막이 형성될 것이다. 채용된 반도체 재료(10)는, Si, Ge, SiGe, SiC, SiGeC, GaAs, GaN, InAs, InP 및 모든 다른 III/V 또는 II/VI 화합물 반도체들을 포함한다. 그러나 이러한 예들로 한정되는 것은 아니다. 반도체 재료(10)는 또한 Si/SiGe, 실리콘-온-인슐레이터(silicon-on-insulator, SOI), SiGe-온-인슐레이터(SiGe-on-insulator, SGOI) 또는 게르마늄-온-인슐레이터(germanium-on-insulator, GOI)와 같은 적층된 반도체(layered semiconductor) 또는 유기 반도체(organic semiconductor)를 포함할 수 있다. 본 발명의 일 실시예에서, 반도체 재료(10)는 Si로 구성된다. 일 실시예에서, 반도체 재료(10)는 단결정(single crystalline) 반도체 재료로 구성된다. 또 다른 실시예에서, 반도체 재료(10)는 다결정(multicrystalline) 반도체 재료로 구성된다. 본 발명의 또 다른 실시예에서, 반도체 재료(10)는 기판(substrate) - 태양전지 또는 광전지를 포함하는 적어도 하나의 디바이스가 이 기판 상에 형성됨 - 을 포함할 수 있다.
반도체 재료(10)는 동일하거나 다른 도전형(예를 들어, n-형 및/또는 p-형 도펀트)으로 도우프(dope)되거나, 언도우프(undope)되거나 그 내부에 도우프 및 언도우프된 영역들을 포함할 수 있다. 도 1에 예시된 구체적인 실시예에서, 반도체 재료(10)는 p-형 도펀트(dopant)를 포함하는 p-형 반도체 부분, 및 n-형 도펀트를 포함하는 그 위의 n-형 반도체 부분(10B)을 포함한다. 본 명세서에서 전반적으로 사용되고 있는 "n-형 도펀트" 라는 용어는 원소주기율표의 그룹 VA(예를 들어, P, As 및 Sb)로부터의 원자를 나타낸다. 본 명세서에서 전반적으로 사용되고 있는 "p-형 도우펀트" 라는 용어는 원소주기율표의 그룸 IIIA(예를 들어, B, Al, Ga 및/또는 In)로부터의 원자를 나타낸다.
반도체 재료 내의 도펀트의 농도는 반도체 재료의 최종 사용 및 채용되는 도펀트 원자의 유형에 따라 변할 수 있다. 도 1에 도시된 특정 실시예에서, 반도체 재료(10)의 p-형 반도체 부분(10A)은 전형적으로 1.0E12 원자/cm3 내지 1E22 원자/cm3의 p-형 도펀트 농도를 가지며, 더 전형적으로는 1.0E16 원자/cm3 내지 1.0E20 원자/cm3의 p-형 도펀트 농도를 갖는다. 반도체 재료(10)의 n-형 반도체 부분(10B)은 전형적으로 1.0E11 원자/cm3 내지 1.0E22 원자/cm3의 n-형 도펀트 농도를 가지며, 더 전형적으로는 1.0E13 원자/cm3 내지 1.0E20 원자/cm3의 n-형 도펀트 농도를 갖는다.
반도체 재료(10)가 도우프될 경우, n-형 및/또는 p-형 도펀트는 당해 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려진 기술들을 사용하여 상기 반도체 재료 내에 도입될 수 있다. 예를 들어, n-형 및/또는 p-형 도펀트는 이온 주입, 기체상 도핑(gas phase doping), 액체 스프레이/분무 도핑(mist doping), 및/또는 상부 희생 도펀트 재료층(overlying sacrificial dopant material layer) - 이는 상기 기판 상에 형성되고, 아웃-확산(out-diffusion) 공정 후 제거될 수 있음 - 으로부터 도펀트 원자의 아웃-확산에 의해 도입될 수 있다. 발명의 일부 실시예들에서, 도펀트(들)은 반도체 재료(10)의 형성 동안 반도체 재료(10) 내에 도입될 수 있다. 예를들어, 도우프된 반도체 재료(10)를 형성하기 위해 인시츄(in-situ) 확산 성장 공정이 사용될 수 있다.
반도체 재료(10)의 적어도 하나의 기판(12)은 질감이 나지 않게(non-textured)될 수 있고, 또는 질감이 나게(textured)될 수도 있다. 질감이 나는(즉, 특히 거칠게 된) 표면은 전형적으로 반도체 재료(10)가 광 흡수의 효율을 증가시키기 위해 태양전지 어플리케이션들에 사용되는 경우들에서 사용된다. 질감이 나는 표면은 상기 전지 내로 전달된 입사광(incident light)의 일부에 대해 상대적으로 반사에 대해 소실된 입사광의 일부를 감소시킨다. 왜냐하면 각진(angled) 피쳐의 측면 상의 광자들(photons) 입사(incident)가 인접한 각진 피쳐들의 측면들 상에 반사될 것이고 그리하여 흡수될 수 있는 또 다른 기회를 갖기 때문이다. 더욱이, 상기 질감이 나는 표면은 내부 흡수를 증가시킨다. 왜냐하면 각진 실리콘 표면 상의 광 입사는 전형적으로 비스듬한 각(oblique angle)에서 상기 기판을 통해 전파되도록 방향을 바꾸게 될 수 있고, 이에 따라 상기 기판들의 뒷면의 표면에 이르도록 취해진 그 경로의 길이를 증가시킬 뿐만 아니라, 이에 따라 상기 기판의 뒷면 표면으로부터 반사된 광량자들이 전체 내부 반사 및 광 트래핑(light trapping)과 호환되는 각들로 전면 표면(front surface) 상에 영향을 줄 가능성을 더 크게 만들기 때문이다. 반도체 재료(10)의 적어도 일 표면(12)의 질감 형성은 당해 기술 분야에서 잘 알려진 전통적인 기술들을 이용하여 수행될 수 있다. 일 실시예에서, KOH 베이스 용액(KOH based solution)은 반도체 재료(10)의 적어도 일 표면(12)에 질감을 형성하기 위해 사용될 수 있다. 또 다른 실시예에서, 질감 형성은 반도체 재료(10)의 적어도 하나의 표면(12) 상의 HNO3/HF 베이스 용액을 이용하여 달성될 수 있다. 또 다른 실시예에서, 질감 형성은 반응성 이온 식각(reactive ion etching, RIE)와 가깝게 팩된 자기 정렬된 폴리머 스피어들(closely packed self-assembled polymer spheres)을 포함하는 마스크의 조합을 이용함으로써 달성될 수 있다.
태양전지에 사용하기 위한 기판으로 반도체 재료(10)가 채용되는 실시예들에서, 금속 페이스트(metallic paste)(미도시)가 반도체 재료의 표면 - 이는 그 위에 금속막이 계속해서 전착되는 적어도 하나의 표면에 반대되는 표면임 - 에 도포된다. 상기 금속 페이스트 - 이는 Al, Ag, 또는 AlAg 페이스트와 같은 도전성 페이스트를 포함함 - 는 태양전지 제조의 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려진 전통적인 기술들을 이용하여 형성된다. 상기 금속 페이스트를 도포한 후, 상기 금속 페이스트는 고온으로 충분히 가열되는데, 이 가열은 상기 금속 페이스트가 플로우(flow)되어 상기 반도체 재료의 도포된 표면 상에 금속층을 형성하도록 한다. Si 재료가 반도체 재료(10)로 채용되고 Al 페이스트가 채용되는 일 실시예에서, 상기 Al 페이스트는 700℃ 내지 900℃의 온도로 가열되는데, 이러한 온도로의 가열은 상기 Al 페이스트가 플로우되도록 하고 금속 Al 및 AlSi 층을 형성하도록 한다. 상기 금속 페이스트로부터 형성된 금속 Al 및 AlSi 층은 태양전지의 뒷면 전기 컨택 또는 도전성 뒷면 표면 필드로 기능하는 금속 페이스트로부터 형성된다.
이제 도 2를 참조하면, 반도체 재료(10)의 적어도 일 표면(12) 상에 선택적인 패턴된 반사방지 코팅(ARC)(14)을 형성한 후 형성된 구조가 도시된다. 도시된 바와 같이, 선택적인 패턴된 ARC(14)는 그 안에 적어도 하나의 오프닝(opening)을 갖는데, 이 오프닝은 반도체 재료(10)의 일부분들을 노출시킨다. 본 발명에 채용될 수 있는 패턴된 ARC(14)는 예를 들어 무기(inorganic) ARC들 및 유기 ARC들을 포함하는 전통적인 ARC 재료를 포함한다. 패턴된 ARC(14)는 당해 기술 분야에서 숙련된 자들에게 잘 알려진 기술들을 이용하여 형성될 수 있다. 예를 들어, ARC 화합물은 예를 들어, 스핀-온-코팅, 딥 코팅(dip coating), 증발(evaporation), 화학 용해 증착(chemical solution deposition), 화학 기상 증착(chemical vapor deposition, CVD), 플라즈마 인핸스드 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)을 포함하는 전통적인 증착 공정을 이용하여 반도체 재료(10)의 적어도 일 표면(12)에 도포될 수 있다. 상기 ARC 화합물의 도포(특히 액체 상(liquid phases)으로부터의 것들) 후, 후 증착 베이킹(post deposition baking) 단계는 용제(solvent)와 같은 원하지 않는 컴포넌트들을 제거하고, 교차 연결(crosslinking)에 영향을 주기 위해 통상적으로 채용된다. 상기 ARC 화합물의 후 증착 베이킹 단계는 전형적으로 80℃ 내지 300℃의 온도에서 수행되고, 더 전형적으로는 120℃ 내지 200℃의 베이킹 온도에서 수행된다. 그러나 반드시 항상 필요한 것은 아니다.
일부 실시예들에서, 증착된 상태의(as-deposited) ARC 화합물은 ARC(14)의 기판 또는 전체층의 특징들을 향상시키기 위해 후 증착 처리를 받을 수도 있다. 상기 후 증착 처리는 열 처리(heat treatment), 전자파(예를 들어, 자외선) 방사, 입자 빔(예를 들어, 전자 빔, 또는 이온 빔), 플라즈마 처리, 기체 상 또는 액체 상(예를 들어, 단층(monolayer)의 표면 변형제(surface modifier) 도포(application)) 또는 이것들의 조합으로부터 선택될 수 있다. 이러한 후 증착 처리는 블랭킷(blanket) 또는 패턴 방식(pattern-wise)일 수 있다.
도포된 ARC 화합물은 리소그래피 및 에칭을 이용하여 패턴될 수 있다. 리소그래피 공정은 증착된 상태의 ARC 화합물의 상부 표면에 포토레지스트(미도시)를 도포하는 단계, 원하는 패턴의 방사(radiation)에 상기 포토레지스트를 노출시키는 단계, 및 전통적인 레지스트 현상제(resist developer)를 이용하여 그 노출된 포토레지스트를 현상시키는 단계를 포함한다. 상기 포토레지스트에서의 패턴은, 예를 들어, 건식 식각 또는 화학적 습식 식각과 같은 식각 공정을 이용하여 상기 증착된 상태의 ARC 화합물로 전사(transfer)된다. 상기 패턴된 포토레지스트로부터 하부의 증착된 상태의 ARC 화합물로 상기 패턴을 전사시킨 후, 상기 패턴된 포토레지스트는 전형적으로, 예를 들어 애싱(ashing)과 같은 전통적인 레지스트 스트리핑 공정을 이용하여 상기 구조로부터 제거된다. 또 다른 실시예에서, 상기 ARC 층은 잉크 젯 프린팅 또는 레이저 제거(laser ablation)를 이용하여 패턴될 수 있다.
패턴된 ARC(14)는 전형적으로 반도체 재료(10)가 태양전지 또는 광전지의 기판으로 사용되는 실시예들에 채용될 수 있다.
이제 도 3a 및 3b를 참조하면, 본 발명의 전착 방법을 이용하여 금속막(16)이 반도체 재료(10)의 노출된 표면들 상에 형성된 후 형성되는 구조들이 도시되어 있다. 금속 또는 금속 합금을 포함할 수 있는 금속막(16) 형성된다. 본 발명의 일 실시예에서, 금속막(16)은 Ni, Co, Cu, Zn, Pt, Ag, Pd, Sn, Fe, In 또는 이것들의 합금들로 구성된다. 또 다른 실시예에서, 금속막(16)은 Ni, Co, Cu, Zn, Pt, Fe 또는 이것들의 합금들로 구성된다. 본 발명의 또 다른 실시예들에서, 금속막(16)은 Ni 또는 Ni 합금으로 구성된다.
일부 실시예들에서, 금속 막(16)의 전착에 앞서, 반도체 재료(10)의 노출된 표면(들)은 당해 기술 분야에서 숙련된 자들에게 잘 알려진 전통적인 세정 공정을 사용하여 세정되는데, 이 세정 공정은 상기 반도체 재료의 노출된 표면(들)로부터 표면 산화물들 및 기타 오염물들을 제거할 수 있다. 예를 들어, 희석된 HF 용액은 반도체 재료(10)의 노출된 표면(들)을 세정하기 위해 사용될 수 있다.
금속막(16)을 형성함에 있어서 사용되는 본 발명의 전착 방법은 당해 기술 분야에서 숙련된 자들에게 잘 알려진 전통적인 전착 또는 전기도금 장치를 사용하는 것을 포함한다. 가용성 또는 불용성 양극이 사용될 수 있다.
본 발명의 전착 방법은 또한 전통적인 전기도금 배쓰(또는 화합물)을 사용하는 것을 포함한다. 상기 전기도금 배쓰는 금속들을 도금하기 위한 하나 또는 그 이상의 금속 이온들의 소스들을 포함한다. 금속 이온들의 하나 또는 그 이상의 소스들은 Ni, Co, Cu, Zn, Pt, Ag, Pd, Sn, Fe 및 In을 포함하는 금속 이온들을 제공한다. 그러나 이러한 예들로 한정되는 것은 아니다. 전착(또는 도금)될 수 있는 합금들은, 앞에서의 금속들의 바이너리 또는 터너리 합금들을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 전형적으로는, Ni, Co, Cu, Zn, Pt 및 Fe로부터 선택된 금속들은 전기도금 배쓰로부터 도금된다. 더 구체적으로는, Ni 또는 Ni 합금은 상기 전기도금 배쓰로부터 도금된다.
상기 전기도금 배쓰에 존재할 수 있는 금속 이온들의 하나 또는 그 이상의 소스들은 금속 염들을 포함한다. 사용될 수 있는 금속 염들은, 금속 할로겐화물들(metal halides), 금속 질화물(metal nitrades), 금속 설페이트들(metal sulfates), 금속 술퍼메이트들(metal sulfamates), 금속 알칸 술포네이트들(metal alkane sulfonates), 금속 알칸올 술포네이트(metal alkanol sulfonate), 금속 시아나이드들(metal cyanides), 금속 아세테이트들(metal acetates) 또는 금속 시트레이트들(metal citrates) 등을 포함할 수 있다. 그러나, 이러한 예들로 한정되는 것은 아니다.
본 발명에 채용될 수 있는 금속염들(metal salts)의 여러 유형들 중 일부가 이제 더 상세히 기술된다. 전기도금 배쓰에 사용될 수 있는 구리(Cu) 염들은, 구리 할로겐화물들(copper halides), 구리 설페이트들, 구리 포스페이트들(copper phospates), 구리 아세테이트들(copper acetates), 및 구리 시트레이트(copper citrates) 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 전형적으로는, 구리 설페이트, 구리 포스페이트들, 또는 구리 시트레이트들, 또는 이것들의 혼합물이 상기 전기도금 배쓰에 사용된다.
상기 전기도금 배쓰에 사용될 수 있는 주석(Sn) 염들은, 주석 설페이트들, 주식 할로겐화물들, 주석 알칸 술포네이트들(예를 들어, 주석 메탄 술포네이트, 주석 에탄 술포네이트, 및 주석 프로판 술포네이트), 주석 아릴 술포네이트(예를 들어, 주석 페닐 술포네이트 및 주석 톨루엔 술포네이트), 및 주석 알칸올 술포네이트 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 전형적으로, 주석 설페이트 또는 주석 알칸 술포네이트가 상기 전기도금 배쓰에 사용된다.
상기 전기도금 배쓰에 사용될 수 있는 금(Au) 염들은, 금 트리클로라이드(gold trichloride), 금 트리브로마이드(gold tribromide), 금 시아나이드(gold cyanide), 포타슘 금 클로라이드, 포타슘 금 시아나이드, 소듐 금 클로라이드 및 소듐 금 시아나이드 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다.
상기 전기도금 배쓰에 사용될 수 있는 은(Ag) 염들은, 은 질화물, 은 클로라이드(silver chloride), 은 아세테이트 및 은 브로메이트(silver bromate) 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 전형적으로는, 은 질화물이 상기 전기도금 배쓰에 사용된다.
상기 전기도금 배쓰에 사용될 수 있는 니켈(Ni) 염들은, 니켈 클로라이드, 니켈 술퍼메이트, 니켈 아세테이트, 니켈 암모늄 설페이트, 및 니켈 설페이트 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다.
상기 전기도금 배쓰에 사용될 수 있는 팔라듐(Pd) 염들은, 팔라듐 클로라이드, 팔라듐 니트레이트, 팔라듐 포탸슘 클로라이드 및 팔라듐 포타슘 클로라이드 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다.
상기 전기도금 배쓰에 사용될 수 있는 플래티늄(Pt) 염들은, 플래티늄 테트라클로라이드, 플래티늄 설페이트 및 소듐 클로로플래티네이트(sodium chloroplatinate) 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다.
상기 전기도금 배쓰에 사용될 수 있는 인듐(In) 염들은, 알칸 술폰 산들(alkane sulfonic acids) 및 방향성 술폰 산들(aromatic sulfonic acids)의 인듐 염들(예를 들어, 메탄술폰 산, 에탄술폰 산, 부탄술폰 산, 벤젠술폰 산 및 톨루엔술폰 산), 술팜 산(sulfamic acid), 설페이트 염들, 인듐의 클로라이드 및 브로마이드, 니트레이트 염들, 하이드록사이드 염들, 인듐 산화물들, 플루오로보레이트 염들(fluoroborate salts), 카르복시 산들(예, 시트릭 산(citric acid), 아세토아세틱 산, 글리옥실 산(glyoxylic acid), 글리세릭 산, 석신 산(succinic acid), 멀릭 산(malic acid), 타르타릭 산(tartaric acid), 히드록시부티릭 산(hydroxybutyric acid))의 인듐 염들, 아미노 산들(예를 들어, 아르기닌, 아스파르틱 산, 아스파라긴, 글루타민 산, 글리신, 글루타민, 류신, 리신, 트레오닌, 이소류신, 및 발린)의 인듐 염들 등을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아닌다.
코발트(Co) 이온들의 소스들은, 코발트 암모늄 설페이트, 코발트 아세테이트, 코발트 설페이트 및 코발트 클로라이드 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것인 아니다. 아연(Zn) 이온들의 소스들은, 아연 브로메이트, 아연 클로라이드, 아연 니트레이트 및 아연 설페이트 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 것들로 한정되는 것은 아니다. 철(Fe)의 소스는, 페릭(ferric) 또는 페로스(ferrous) 클로라이드, 철 니트레이트, 철 설페이트, 철 아세테이트, 및 철 설페이트 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다.
일반적으로, 상기 금속 염들은 상기 전기도금 배쓰에 포함되어, 금속 이온들이 0.01g/L 내지 200g/L의 농도, 또는 0.5g/L 내지 150g/L, 또는 1g/L 내지 100g/L, 또는 5g/L 내지 50g/L 농도의 범위에 있도록 한다. 전형적으로, 금속 염들은 금속 이온 농도들의 범위가 0.01 내지 100g/L, 더 전형적으로는 0.1g/L 내지 60g/L의 범위에 있는 양으로 포함된다.
사용될 수 있는 전기도금 배쓰는 하나 또는 그 이상의 전통적인 희석액들을 포함할 수 있다. 전형적으로는, 상기 전기도금 배쓰는 수분을 함유하고 있지만(aqueous), 바람직하다면 전통적인 유기 희석액들이 사용될 수 있다. 선택적인 전통적 전기도금 배쓰 첨가제들(additives)이 또한 포함될 수 있다. 이러한 첨가제들은, 광택제들(brighteners), 억제 인자들(suppressors), 계면활성제들(surfactants), 무기 산들, 유기 산들, 광택제 파괴 억제 화합물들(brightener breakdown inhibition compounds), 알칼리 금속 염들, 및 pH 조정 화합물들을 포함한다. 그러나, 이러한 것들로 한정되는 것은 아니다. 특정 기판을 위한 금속 도금의 성능을 조정하기 위해 상기 금속 도금 배쓰들 내에 추가 첨가제들이 포함될 수 있다. 이러한 추가 첨가제들은, 균일 전착성(throwing power)에 영향을 주는 레벨러들(levelers) 및 화합물들을 포함할 수 있다. 그러나, 이러한 것들로 한정되는 것은 아니다.
채용될 수 있는 광택제들은, 3-메르캅토-프로필술폰산 소듐 염(3-mercapto-propylsulfonic acid sodium salt), 2-메르캅토-에탄술폰산 소듐염, 바이술포프로필 디설파이드(bissulfopropyl disulfide, BSDS), N,N-디메틸디티오카아바믹 산(dimethyldithiocarbamic acid)(3-술포프로필(sulfopropyl)) 에스테르 소듐염(DPS), (O-에틸디티오카아보네이토)-S-(3-술포프로필)-에스테르 포타슘 염(OPX), 3-[(아미노-이미노메틸)-티오(thio)]-1-프로판술폰산(UPS), 3-(2-벤즈티아조릴티오)-1-프로판술폰산 소듐염(ZPS), 바이술포프로필 디술파이드의 티올(thiol of bissulfopropyl disulfide, MPS), 설퍼 화합물들(sulfur compounds)(예를 들어, 3-(벤트티아조일-2-티오)-프로필술폰산 소듐염, 3-메르캅토프로판-1-술폰산 소듐염, 에틸렌디티오디프로필술폰산 소듐염, 비스-(p-술포페닐)-디설파이드 디소듐염, 비스-(ω-술포부틸)-디설파이드 디소듐염, 비스-(ω-술포히드록시프로필)-디술파이드 디소듐염, 비스-(ω-술프로필)-디설파이드 디소듐염, 비스-(ω-술포프로필)-술파이드 디소듐염, 메틸-(ω-술포프로필)-디설파이드 소듐염, 메틸-(ω-술포프로필)-트리설파이드 디소듐염, O-에틸-디티오카아보닉 산-S-(ω-술포프로필)-에스테르, 포타슘염 티오글리코릭 산, 티오포스포릭 산-O-에틸-비스-(ω-술포프로필)-에스테르 디소듐염, 및 티오포스포릭 산-트리스(ω-술포프로필)-에스테르 트리소듐염 등) 등을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 광택제들은 통상적인 양들(amounts)로 전기도금 배쓰에 추가될 수 있다. 일반적으로, 광택제들은 1ppb 내지 1g/L의 량들로, 또는 10ppp 내지 50ppm과 같은 량들로 추가된다.
억제 인자들은 카르복시메틸셀룰로스, 노닐페놀폴리글리콜 에테르, 옥탄디올비스-(폴리알킬렌 글리콜에테르), 옥타놀폴리알킬렌 글리콜에테르, 올레익 산폴리글리콜 에스테르, 폴리에틸렌프로필렌 글리콜, 폴리에틸렌 글리콜, 폴리에틸렌 글리콜디메틸에테르, 폴리옥시프로필렌 글리콜, 폴리프로필렌 글리콜, 폴리비닐알콜, 스테아릭 산폴리글리콜 에스테르, 및 스테아릴 알콜폴리글리콜 에테르와 같은 고분자 중량 화합물들(high molecular weight compounds)을 함유하는 산소 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 전형적으로 폴리(알콕실레이티드)글리콜들이 사용된다. 이러한 억제 인자들은 통상적인 량들, 예를 들어, 0.01g/L 내지 10g/L, 또는 0.5g/l 내지 5g/L의 량들로 전기도금 배쓰에 포함될 수 있다.
하나 또는 그 이상의 전통적인 계면활성제들이 사용될 수 있다. 전형적으로, 계면활성제들은, 알킬 페녹시 폴리에톡시에탄올들과 같은 비이온(nonionic) 계면활성제들을 포함한다. 멀티 옥시에틸렌 그룹들을 함유하는 다른 적절한 계면활성제들이 또한 사용될 수 있다. 이러한 계면활성제들은 무려 20 내지 7500 반복 단위(repeating units)를 갖는 폴리옥시에틸렌 폴리머들의 화합물들을 포함한다. 이러한 화합물들은 또한 억제 인자들로서의 역할을 수행할 수 있다. 또한 폴리옥시에틸렌(EO) 및 폴리옥시프로필렌(PO)의 블록 및 랜덤 코폴리머들(copolymers) 둘 다 포함된다. 계면활성제들은 전통적인 량들, 예를 들어 0.5g/L 내지 20g/L, 또는 5g/L 내지 10g/L의 량들로 추가될 수 있다.
전통적인 레벨러들(levelers)은 알킬레이티드 폴리알킬레니민들(alkylated polyalkyleneimines) 및 유기 술포 술포네이트들(organic sulfo sulfonates) 중 하나 또는 그 이상을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 이러한 화합물들의 예들은 1-(2-히드록시에틸)-2-이미다졸리딘에티온(imidazolidinethione)(HIT), 4-메르캅토피리딘, 2-메르캅토티아졸린, 에틸렌 티오우레아(thiourea), 티오우레아(thiourea), 1-(2-히드록시에틸)-2-이미다졸리딘에티온(HIT) 및 알킬레이티드 폴리알킬렌이민들을 포함한다. 이러한 레벨러들은 전통적인 량들로 포함된다. 전형적으로는, 이 레벨러들은 1ppb 내지 1g/L, 또는 10ppb 내지 500ppm의 량들로 포함된다.
또한 상기 매트릭스(matrix)의 용액 도전성(solution conductivity)을 증가시키기 위해 그리고 상기 도금 조성물(plating composition)의 pH를 조정하기 위해, 상기 전기도금 배쓰에 하나 또는 그 이상의 무기 및 유기산들이 포함될 수 있다. 무기산들은 황산(sulfuric acid), 염산(hydrochloric acid), 질산(nitric acid) 및 인산(phosphoric acid)을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 유기산들은 메탄 술폰산과 같은 알칸 술폰산들을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 산들은 통상적인 량들로 상기 전기도금 배쓰에 포함된다.
상기 전기도금 배쓰에 포함될 수 있는 알칼리 금속염들은 클로라이드(chloride), 플루오라이드(fluoride) 및 브로마이드(bromide)와 같은 할로겐들의 소듐 및 포타슘염들을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 전형적으로 클로라이드가 사용된다. 이러한 알칼리 금속염들은 전통적인 량들로 사용된다.
상기 사항들에 추가하여, 상기 전기도금 배쓰는 또한 경화제들(hardeners), 전성(malleability), 연성(ductility) 및 침착 변형제들(deposition modifiers), 억제제들(suppressants) 등을 포함할 수 있다.
상기 전기도금 배쓰의 측정된 pH는 -1 내지 14, 또는 -1 내지 8의 범위에 있을 수 있다. 전형적으로는, 상기 전기도금 배쓰의 pH는 -1 내지 5, 더 전형적으로는, -1 내지 3의 범위에 있을 수 있다. 상기 전기도금 배쓰의 pH를 제어하기 위해 전통적인 완충 화합물들(buffering compunds)이 포함될 수 있다.
상기 전기도금 배쓰들은 전형적으로 20℃ 내지 110℃의 온도 범위에서 유지되고, 더 전형적으로는 20℃ 내지 50℃의 온도에서 유지된다. 도금 온도들은 도금될 금속에 따라서 변할 수 있다.
금속막(16)을 형성함에 있어서 채용되는 전착 공정은 초기에 낮은 전류 밀도를 인가하고, 미리 정해진(predetermined) 시구간 후, 상기 전류 밀도는 높은 전류 밀도로 증가되는 전류 파형들을 사용한다. 채용될 수 있는 구체적인 파형들은 연속적으로 인가될 수 있고, 또는 펄스 파형들이 본 발명에 채용될 수 있다. 본 발명의 출원인들은 앞서 언급한 전류 파형들(예를 들어, 낮은 전류 밀도에서부터 높은 전류 밀도로 증가시킨 전류 파형들)의 사용이 종래 전착 공정들 동안 존재하는 불균일성 문제를 극복할 수 있음을 확인하였다.
상기 도금 배쓰로부터 금속 또는 금속 합금을 도금하기 위해 초기에 사용되는 낮은 전류 밀도는 전형적으로 1mA/cm2 내지 40mA/cm2의 범위 내에 있고, 더 전형적으로는 전류 밀도는 5mA/cm2 내지 20mA/cm2의 범위 내에 있다. 상기 낮은 전류 밀도 체제 내의 도금은 전형적으로 5초 내지 120초의 시구간 동안, 더 전형적으로는 10초 내지 60초의 시구간 동안 수행된다. 상술한 낮은 전류 밀도를 사용하여 도금이 일어나는 이러한 초기 시구간 후, 상기 전류 밀도는 높은 전류 밀도 체제로 증가된다. 상기 높은 전류 밀도 체제는 전형적으로 40mA/cm2보다 더 높은 전류 밀도, 더 전형적으로는, 40mA/cm2 초과 내지 200mA/cm2의 전류 밀도를 채용한다. 상기 높은 전류 밀도 체제 내의 도금은 전형적으로 1초 내지 1시간의 시구간, 더 전형적으로는 5초 내지 300초의 시구간 동안 수행된다.
상기 낮은 전류 밀도 체제로부터 상기 높은 전류 밀도 체제로의 증가는 연속적인 램프(ramp)를 포함할 수 있고, 또는 그것은 일정한 전류 상태(constant current plateaus)의 시퀀스를 포함하는 다양한 램프 및 담금 사이클들(soak cycles)을 포함할 수 있다. 연속적인 램프가 채용되는 경우, 증가율은 1mA/cm2/sec 내지 100mA/cm2/sec일 수 있다. 상기 다양한 램프 및 담금 사이클들에 동일한 램프율이 사용될 수 있고, 원하는 전류 밀도에서 담금(soak)은 변할 수 있고 본 발명의 실시에 있어서는 중요하지 않다.
앞서 언급한 전류 파형(즉, 낮은 전류 밀도로부터 높은 전류 밀도로 증가하는 전류 파형)의 사용은 다른 파형들을 사용하는 경우 전형적으로 관찰되는 불균일성 문제를 극복한다.
상기 조건들을 사용하여 전착되는 금속막(16)의 두께는 전착되는 금속의 유형, 채용되는 전기도금의 유형, 및 상기 전착 공정 자체의 지속시간(duration)에 따라 변할 수 있다. 전형적으로, 본 명세서에서 기술되는 전착으로부터 형성되는 금속막(16)은 50Å 내지 50000Å이고, 더 전형적으로는 500Å 내지 5000Å의 두께이다. 더욱이, 위에서 기술되는 전착 방법은 반도체 재료의 노출된 표면 상에 전착된 금속막(16)의 완전한 커버(complete coverage)를 제공한다. "완전한 커버(complete coverage)"라는 것은 어떠한 노출되는 기판 영역들도 존재하지 않음을 의미한다.
발명의 일부 실시예들에서, 광조명(light illumination)이 사용되어 전착 공정 동안 금속 핵형성 및 성장을 증가시킬 수 있다. 특히, 광조명은 상기 전착 공정 동안 사용될 수 있는 자유 전자들을 발생시키기 위해 태양전지 또는 광전지가 제조되는 실시예들에 사용될 수 있다. 상기 전착 공정 동안 광조명이 채용되는 경우, 어떠한 전통적인 광원이 사용되어도 무방하다. 채용된 광의 조도(intensity)는 변할 수 있고, 전형적으로는 5000Lux보다 더 크고, 더 전형적으로는 10000Lux 내지 50000Lux의 광 조도를 갖는다. 앞서 언급한 파형과 광조명의 조합은 광전지 어플리케이션들에 사용되는 반도체 기판의 표면 상에 금속막의 완전한 커버를 제공하도록 할 수 있다.
위에서 기술된 전착 방법을 사용하여 얻어질 수 있는 몇몇 이점들을 설명하기 위해 다음의 예들이 제공된다.
예
이 예에서, 서로 다른 파형들을 사용하여 본 출원서의 도 2에 기술된 것과 유사한 Si 태양전지 n-에미터 표면 상에 Ni가 전착되었다. 상기 실험 각각에서, 니켈 설파메이트 및 보로익 산(boric acid)으로 구성된 도금 배쓰가 채용되었다. 각각의 실험을 위한 도금 배쓰의 온도는 21℃였다. 21℃의 도금 온도에서 상기 도금 배쓰로부터 Ni이 도금되었다.
제1 실험(즉, 비교 실험 1)에서, Ni를 도금하기 위해 80mA/cm2의 높은 전류 밀도가 채용되었다. 도금은 60초의 시구간 동안 앞서 언급한 높은 전류 밀도에서 수행되었다. 이러한 도금 조건들을 사용하여, 도 4에 도시된 바와 같이 Si 태양 전지 n-에미터 표면의 더 넓은 영역이 커버되지 않았다.
제2 실험(즉, 실험 1)에서, 본 발명에 따른 파형 전류 밀도(낮은 전류 밀도로부터 높은 전류 밀도로 증가하는 전류 파형)이 채용되었다. 특히, Ni의 도금을 개시하기 위해 20mA/cm2의 초기 전류 밀도가 채용되었다. 상기 초기 전류 밀도는 약 40초의 시구간 동안 일정하게 유지되었다. 상기 낮은 전류 밀도에서 초기 도금후, 상기 전류 밀도는 80mA/cm2의 전류 밀도로 급작스럽게 램프업(ramp-up)되었다. 도금은 10초의 시구간 동안 앞서 언급한 높은 전류 밀도에서 수행되었다. 이러한 도금 조건들을 사용함으로써, Si 태양 전지 n-에미터 표면의 전체 노출된 표면들 상에 Ni의 전체 커버가 관찰되었다. 이는 도 5에 도시되어 있다.
제3 실험(즉, 비교 실험 2)에서, 본 발명과 반대되는 파형 전류 밀도가 채용되었다. 즉, 높은 전류 밀도로부터 낮은 전류밀도로 변하는 파형 전류 밀도가 비교 실험 2에 채용되었다. 구체적으로는, Ni의 도금을 개시하기 위해 80mA/cm2의 초기 전류 밀도가 채용되었다. 상기 초기 전류 밀도는 약 10초의 시구간 동안 일정하게 유지되었다. 상기 높은 전류 밀도에서 초기 도금 후, 상기 전류 밀도는 급작스럽게 20mA/cm2의 전류 밀도로 감소되었다. 40초의 시구간 동안 앞서 언급한 낮은 전류 밀도에서 도금이 수행되었다. 이러한 도금 조건들을 사용하는 경우, 도 6에 도시된 바와 같이 고르지 않은(uneven) Ni의 핵형성 및 성장이 관찰되었다.
본 발명은 비록 바람직한 실시예들에 관해 구체적으로 도시되고 기술되고 있지만, 당해 기술 분야에서 숙련된 자들이라면 본 발명의 사상 및 범위를 벗어남이 없이 앞서의 변경들 및 형태들 및 세부 사항들에서의 변화들이 이뤄질 수 있음을 알 수 있을 것이다. 그러므로, 본 발명은 기술되고 예시된 그 형태들 또는 세부 사항들로 한정되는 것이 아니라, 첨부되는 청구항들의 범위 내에 들어오는 모든 것들을 포함한다.

Claims (27)

  1. 반도체 재료의 표면 상에 금속막을 형성하는 방법에 있어서,
    적어도 하나의 표면을 갖는 반도체 재료를 제공하는 단계; 및
    상기 반도체 재료의 상기 적어도 하나의 표면 상에 금속막을 전착(electrodeposition)시키는 단계 - 상기 전착은 전기도금 배쓰(electroplating bath)로부터 금속 또는 금속 합금을 전기도금하는 단계를 포함하며, 상기 전기도금 배쓰에서 제1 시구간 동안 제1 전류 밀도가 채용되고, 상기 제1 시구간 후, 상기 제2 시구간 동안 제2 전류 밀도가 채용되며, 상기 제1 전류 밀도는 상기 제2 전류 밀도보다 낮음 - 를 포함하는
    금속막 형성 방법.
  2. 청구항 1에 있어서, 상기 반도체 재료를 제공하는 단계는,
    Si, Ge, SiGe, SiC, SiGeC, GaAs, GaN, InAs, InP 및 다른 모든 III/V 및 II/VI 화합물 반도체들 중 하나로부터 선택하는 단계를 포함하는
    금속막 형성 방법.
  3. 청구항 1에 있어서, 상기 반도체 재료를 제공하는 단계는,
    n-형 도우프된 반도체 재료 또는 p-형 도우프된 반도체 재료를 선택하는 단계를 포함하는,
    금속막 형성 방법.
  4. 청구항 1에 있어서, 상기 반도체 재료를 제공하는 단계는,
    p-형 도펀트(dopant)로 도우프된 p-형 반도체 부분, 및 그 위의 n-형 반도체 부분 - 이는 n-형 도펀트로 도우프됨 -, 을 포함하는 반도체 재료를 선택하는 단계를 포함하는
    금속막 형성 방법.
  5. 청구항 1에 있어서, 상기 금속막 형성 방법은
    상기 반도체 재료의 상기 적어도 하나의 표면의 일부 상에 패턴된 반사방지 코팅을 형성하는 단계를 더 포함하는
    금속막 형성 방법.
  6. 청구항 1에 있어서, 상기 전기도금 배쓰는 Ni, Co, Cu, Zn, Pt, Ag, Pd, Sn, Fe, In, 또는 이것들의 합금들의 금속염들(metal salts)을 포함하는
    금속막 형성 방법.
  7. 청구항 6에 있어서, 상기 전기도금 배쓰는 Ni 또는 Ni 합금의 금속염들을 포함하는
    금속막 형성 방법.
  8. 청구항 6에 있어서, 상기 전기도금 배쓰는 광택제들(brightners), 억제 인자들(suppressors), 계면활성제들(surfactants), 무기산들(inorganic acids), 유기산들(organic acids), 알칼리 금속염들, 및 pH 조정 화합물들 중 하나 또는 그 이상을 더 포함하는
    금속막 형성 방법.
  9. 청구항 1에 있어서, 상기 제1 전류 밀도는 5mA/cm2 내지 40mA/cm2의 범위 내에 있고, 상기 제2 전류 밀도는 40mA/cm2 보다 높은,
    금속막 형성 방법.
  10. 청구항 9에 있어서, 상기 제2 전류 밀도는 40mA/cm2 초과 내지 200mA/cm2 인
    금속막 형성 방법.
  11. 청구항 1에 있어서, 상기 제1 시구간은 5초 내지 120초이고, 상기 제2 시구간은 1초 내지 1시간인
    금속막 형성 방법.
  12. 청구항 1에 있어서, 상기 제1 전류 밀도는 상기 제2 전류 밀도로 연속적으로 램프업(ramp up)되는
    금속막 형성 방법.
  13. 청구항 1에 있어서, 상기 제2 전류 밀도는 램프업(ramp-up) 및 담금(soak) 사이클들을 이용하여 상기 제2 전류 밀도로 램프업되는
    금속막 형성 방법.
  14. 청구항 1에 있어서, 상기 전착은 5000Lux보다 더 높은 조도(intensity)를 갖는 광의 존재 하에 수행되는
    금속막 형성 방법.
  15. 반도체 재료의 표면 상에 금속막을 형성하는 방법에 있어서,
    적어도 하나의 표면을 갖는 반도체 재료를 제공하는 단계; 및
    상기 반도체 재료의 상기 적어도 하나의 표면 상에 금속막을 전착(electrodeposition)시키는 단계 - 상기 전착 단계는, 제1 시구간 동안 수행되는 5mA/cm2 내지 40mA/cm2의 낮은 전류 밀도, 뒤이어 제2 시구간 동안 수행되는 40mA/cm2 보다 높은 전류 밀도를 포함하는 파형을 포함함 - 를 포함하는
    금속막 형성 방법.
  16. 청구항 15에 있어서, 상기 반도체 재료를 제공하는 단계는 Si, Ge, SiGe, SiC, SiGeC, GaAs, GaN, InAs, InP 및 다른 모든 III/V 및 II/VI 화합물 반도체들 중 하나로부터 선택하는 단계를 포함하는
    금속막 형성 방법.
  17. 청구항 15에 있어서, 상기 반도체 재료를 제공하는 단계는,
    n-형 도우프된 반도체 재료 또는 p-형 도우프된 반도체 재료를 선택하는 단계를 포함하는
    금속막 형성 방법.
  18. 청구항 15에 있어서, 상기 반도체 재료를 제공하는 단계는,
    p-형 도펀트로 도우프된 p-형 반도체 부분, 및 그 위의 n-형 반도체 부분 - 이는 n-형 도펀트로 도우프됨 - 을 포함하는 반도체 재료를 선택하는 단계를 포함하는
    금속막 형성 방법.
  19. 청구항 15에 있어서, 상기 반도체 재료를 제공하는 단계는,
    상기 반도체 재료의 상기 적어도 하나의 표면의 일부분 상에 패턴된 반사방지 코팅을 형성하는 단계를 더 포함하는
    금속막 형성 방법.
  20. 청구항 15에 있어서, 상기 전기도금 배쓰는 Ni, Co, Cu, Zn, Pt, Ag, Pd, Sn, Fe, In 또는 이것들의 합금들의 금속염들(metal salts)을 포함하는
    금속막 형성 방법.
  21. 청구항 20에 있어서, 상기 전기도금 배쓰는 Ni 또는 Ni 합금의 금속염들을 포함하는
    금속막 형성 방법.
  22. 청구항 20에 있어서, 상기 전기도금 배쓰는 광택제들(brighteners), 억제 인자들(suppressors), 계면활성제들(surfactants), 무기산들(inorganic acids), 유기산들(organic acids), 알칼리 금속염들, 및 pH 조정 화합물들 중 하나 또는 그 이상을 더 포함하는
    금속막 형성 방법.
  23. 청구항 15에 있어서, 상기 제2 전류 밀도는 40mA/cm2 초과 내지 200mA/cm2인
    금속막 형성 방법.
  24. 청구항 15에 있어서, 상기 제1 시구간은 5초 내지 120초이고, 상기 제2 시구간은 1초 내지 1시간인
    금속막 형성 방법.
  25. 청구항 15에 있어서, 상기 제1 전류 밀도는 상기 제2 전류 밀도로 연속적으로 램프업(ramp up)되는
    금속막 형성 방법.
  26. 청구항 15에 있어서, 상기 제1 전류 밀도는 램프업(ramp-up) 및 담금(soak) 사이클들을 이용하여 상기 제2 전류 밀도로 램프업되는
    금속막 형성 방법.
  27. 청구항 15에 있어서, 상기 전착은 5000Lux 보다 더 높은 조도(intensity)를 갖는 광의 존재 하에서 수행되는
    금속막 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380604B2 (en) 2019-11-26 2022-07-05 Toyota Motor Engineering & Manufacturing North America, Inc. Methods of forming electronic assemblies with textured surfaces using low current density electroplating

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492899B2 (en) * 2010-10-14 2013-07-23 International Business Machines Corporation Method to electrodeposit nickel on silicon for forming controllable nickel silicide
US8969122B2 (en) 2011-06-14 2015-03-03 International Business Machines Corporation Processes for uniform metal semiconductor alloy formation for front side contact metallization and photovoltaic device formed therefrom
US20140008234A1 (en) * 2012-07-09 2014-01-09 Rohm And Haas Electronic Materials Llc Method of metal plating semiconductors
PT106470A (pt) * 2012-07-27 2014-01-27 Inst Superior Tecnico Processo de eletrodeposição de revestimentos de níquel-cobalto com estrutura dendrítica
US20140110264A1 (en) * 2012-10-24 2014-04-24 Atomic Energy Council-Institute of Nuclear Research Light induced nickel plating method for p-type silicon and n/p solar cell material
KR101532139B1 (ko) * 2013-09-12 2015-06-30 전남대학교산학협력단 씨아이지에스 박막의 제조방법
CN104934363B (zh) * 2014-03-17 2018-09-18 中芯国际集成电路制造(上海)有限公司 在半导体器件中形成金属结构的方法及互连层的制作方法
CN110230079B (zh) * 2015-01-16 2022-03-11 哈钦森技术股份有限公司 金电镀溶液和方法
FR3036852B1 (fr) * 2015-05-28 2017-06-16 Electricite De France Fabrication d'une cellule photovoltaique en couches minces a contacts metalliques perfectionnes
JP6908240B2 (ja) * 2017-06-13 2021-07-21 住友電工デバイス・イノベーション株式会社 窒化物半導体トランジスタの製造方法及び窒化物半導体トランジスタ
FR3079242B1 (fr) 2018-03-20 2020-04-10 Aveni Procede d'electrodeposition de cobalt
WO2019179897A1 (en) * 2018-03-20 2019-09-26 Aveni Process for electrodeposition of cobalt

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB805291A (en) * 1953-12-02 1958-12-03 Philco Corp Improvements in methods of electrolytically etching or plating bodies of semiconductive material
US4385971A (en) * 1981-06-26 1983-05-31 Rca Corporation Electrolytic etch for eliminating shorts and shunts in large area amorphous silicon solar cells
US6176983B1 (en) * 1997-09-03 2001-01-23 Vlsi Technology, Inc. Methods of forming a semiconductor device
JP3694594B2 (ja) * 1998-09-03 2005-09-14 株式会社荏原製作所 微細孔および／または微細溝を有する基材の孔埋めめっき方法
US6793796B2 (en) * 1998-10-26 2004-09-21 Novellus Systems, Inc. Electroplating process for avoiding defects in metal features of integrated circuit devices
US6140241A (en) * 1999-03-18 2000-10-31 Taiwan Semiconductor Manufacturing Company Multi-step electrochemical copper deposition process with improved filling capability
JP3348705B2 (ja) * 1999-09-28 2002-11-20 株式会社村田製作所 電極形成方法
JP4196662B2 (ja) * 2002-12-10 2008-12-17 凸版印刷株式会社 構造傾斜銅箔及びその作製方法、並びにエッチング方法、銅箔パターン、保存方法
JP4045997B2 (ja) * 2003-04-07 2008-02-13 松下電器産業株式会社 チップ形電子部品のバレルめっき方法
US7368045B2 (en) * 2005-01-27 2008-05-06 International Business Machines Corporation Gate stack engineering by electrochemical processing utilizing through-gate-dielectric current flow
JP2007131875A (ja) * 2005-11-08 2007-05-31 Fujifilm Corp 金属膜形成方法及び金属パターン形成方法
JP4676350B2 (ja) * 2006-02-14 2011-04-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20070256937A1 (en) * 2006-05-04 2007-11-08 International Business Machines Corporation Apparatus and method for electrochemical processing of thin films on resistive substrates
US8372744B2 (en) * 2007-04-20 2013-02-12 International Business Machines Corporation Fabricating a contact rhodium structure by electroplating and electroplating composition
US20080283404A1 (en) * 2007-05-14 2008-11-20 Nec Electronics Corporation Method of manufacturing semiconductor device to decrease defect number of plating film
US7918984B2 (en) * 2007-09-17 2011-04-05 International Business Machines Corporation Method of electrodepositing germanium compound materials on a substrate
EP2157209B1 (en) * 2008-07-31 2014-10-22 Rohm and Haas Electronic Materials LLC Inhibiting Background Plating
JP2011023487A (ja) * 2009-07-14 2011-02-03 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380604B2 (en) 2019-11-26 2022-07-05 Toyota Motor Engineering & Manufacturing North America, Inc. Methods of forming electronic assemblies with textured surfaces using low current density electroplating

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