KR20110115166A - 반도체 표면을 구조화하는 방법 및 반도체칩 - Google Patents

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KR20110115166A
KR20110115166A KR1020117021093A KR20117021093A KR20110115166A KR 20110115166 A KR20110115166 A KR 20110115166A KR 1020117021093 A KR1020117021093 A KR 1020117021093A KR 20117021093 A KR20117021093 A KR 20117021093A KR 20110115166 A KR20110115166 A KR 20110115166A
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semiconductor wafer
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매티어스 사바틸
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

반도체 표면을 구조화하는 방법이 개시된다. 본 방법은 구조화된 표면(11)을 포함한 제 1 웨이퍼(1)를 제공하는 단계; 제 2 반도체 웨이퍼(3)를 적용하는 단계; 상기 제 2 반도체 웨이퍼(3)의 외부면에 포토레지스트(2)를 도포하는 단계; 상기 제 1 웨이퍼(1)의 구조화된 표면(11)을 포토레지스트(2) 안으로 압인하여 상기 제 2 반도체 웨이퍼(3)의 바깥쪽을 향하는 포토레지스트(2)의 표면을 구조화하는 단계; 포토레지스트(2)의 구조화된 표면(21)에 구조화 방법을 적용하는 단계를 포함하고, 포토레지스트(2) 상에 적층된 구조는 적어도 국부적으로 상기 제 2 반도체 웨이퍼(3)의 외부면(31)에 전달된다.

Description

반도체 표면을 구조화하는 방법 및 반도체칩{METHOD FOR STRUCTURING A SEMICONDUCTOR SURFACE, AND SEMICONDUCTOR CHIP}
반도체 표면을 구조화하는 방법 및 반도체칩이 제공된다.
본 특허 출원은 독일 특허 출원 10 2009 008223.9를 기초로 우선권을 주장하고, 그 내용은 여기에서 참조로 도입된다.
문헌 DE 103 067 79 A1은 광전 소자 및 몸체의 표면을 거칠게 하는 방법을 기술한다.
본 발명은 시간 절약적이고 비용 효과적으로 반도체 표면을 구조화하는 방법을 제공하는 것을 목적으로 한다.
방법의 적어도 일 실시예에 따르면, 우선 구조화된 표면을 가진 제 1 웨이퍼가 제공된다. 또한 제 2 반도체 웨이퍼도 제공된다. 제 1 웨이퍼 및 제 2 반도체 웨이퍼는 일종의 디스크 또는 판으로 형성되어 있을 수 있다.
제 1 웨이퍼는 구조화된 표면을 포함한다. 이와 관련하여 "구조화된(structured)"이란, 예컨대 제 1 웨이퍼의 덮개면 상측의 표면에 적어도 국부적으로 융기부 및 함몰부가 위치하는 것을 의미한다. 구조화된 표면은, 예컨대 사전 제조된 규칙적인 구조를 포함하여 형성될 수 있으며, 상기 구조는 제어식으로 덮개면 내에 삽입된다. 구조는 부조(relief) 방식으로 또는 트렌치 방식으로 형성될 수 있다.
방법의 적어도 일 실시예에 따르면, 이후 단계에서 제 2 반도체 웨이퍼의 외부면에 포토레지스트가 도포된다. 바람직하게는, 포토레지스트의 두께는 1 내지 10 ㎛이다.
방법의 적어도 일 실시예에 따르면, 제 2 반도체 웨이퍼로부터 바깥쪽을 향하는 포토레지스트의 표면은 제 1 웨이퍼의 구조화된 표면이 포토레지스트 내로 압인됨으로써 구조화된다.
제 1 웨이퍼의 구조화된 표면이 제 2 반도체 웨이퍼로부터 바깥쪽을 향하는 포토레지스트의 표면을 향하여, 제 1 웨이퍼 및 제 2 반도체 웨이퍼는 상기 제 1 반도체 웨이퍼의 구조화된 표면이 포토레지스트의 표면 안으로 적어도 국부적으로 압인되는 방식으로 결합 및 예컨대 압축될 수 있다. 이와 관련하여 "압인(impressing)"이란, 제 1 웨이퍼의 표면에서 융기부가 위치한 지점에서 그에 상응하는 함몰부가 포토레지스트의 표면에 모사(copy)되는 것을 의미한다. 이는 제 1 웨이퍼의 표면에 위치한 함몰부에 있어서도 동일하게 발생하며, 상기 함몰부는 포토레지스트의 표면 안에서 융기부로서 모사된다. 이와 마찬가지로, 제 1 웨이퍼의 구조화된 표면이 포토레지스트의 표면 안으로 완전히 압인될 수도 있다.
포토레지스트는, 두 반도체 웨이퍼의 압축 중 변형될 수 있는 연성 물질을 가리킨다. 포토레지스트로부터 제 2 반도체 웨이퍼가 제거된 후, 포토레지스트의 구조화된 표면은 그 표면 구조를 유지한다. 바꾸어 말하면, 압인 공정은 포토레지스트의 표면이 지속력있게 구조화되는 공정이다.
방법의 적어도 일 실시예에 따르면, 포토레지스트의 구조화된 표면에 구조화 공정이 적용되는데, 이 때 포토레지스트 상에 적층된 구조는 적어도 국부적으로 제 2 반도체 웨이퍼의 외부면에 전달된다. 외부면은, 포토레지스트를 향하며 포토레지스트에 의해 덮이는 제 2 반도체 웨이퍼의 표면을 가리킨다. 즉, 포토레지스트 상에 위치한 구조는 구조화 공정을 이용하여 제 2 반도체 웨이퍼의 외부면 상에 적어도 국부적으로 전달된다.
방법의 적어도 일 실시예에 따르면, 우선 제 1 웨이퍼가 제공되고, 제 1 웨이퍼는 구조화된 표면을 포함한다. 제공된 제 2 반도체 웨이퍼상에서 포토레지스트는 제 2 반도체 웨이퍼의 외부면에 도포된다. 이후 단계에서, 제 2 반도체 웨이퍼로부터 바깥쪽을 향하는 포토레지스트의 표면은 제 1 웨이퍼의 구조화된 표면이 포토레지스트 안으로 압인됨으로써 구조화된다. 이후, 포토레지스트의 구조화된 표면에 구조화 공정이 적용되고, 이 때 포토레지스트상에 적층된 구조는 적어도 국부적으로 제 2 반도체 웨이퍼의 외부면에 전달된다.
본 명세서에 기술된 반도체 표면을 구조화하는 방법은, 특히, 반도체 표면의 구조화가 많은 비용과 결부될 수 있고 동시에 비용 집약적이라는 인식을 기반으로 한다.
이제 시간 절약적이면서 비용 효과적인 반도체 표면의 구조화 방법을 얻기 위해, 본 명세서에 기술된 방법은, 우선 구조화된 표면을 가진 제 1 웨이퍼를 제공한다는 개념을 활용한다. 제 1 웨이퍼의 구조화된 표면은 이후의 방법에서 제조 공정내의 템플릿(template)으로서 역할한다. 이제 방법의 목적은, 구조화된 표면을 서로 다른 물질로 구성된 반도체 웨이퍼 상에 적용하는 것이다. 이를 위해 예컨대 제 2 반도체 웨이퍼가 제공되며, 제 2 반도체 웨이퍼 상에 포토레지스트가 도포된다. 포토레지스트 안으로 제 1 웨이퍼의 구조화된 표면이 압인된 후, 구조화 공정을 사용하여, 포토레지스트의 구조화된 표면이 적어도 국부적으로 제 2 반도체 웨이퍼의 외부면에 전달될 수 있다. 제 1 웨이퍼의 구조화된 표면이 템플릿으로서 수회 사용될 수 있으므로, 공정이 반복될 수 있고 다수의 부가적 반도체 웨이퍼가 상기 웨이퍼들의 각각의 외부면에 적용된 구조물을 포함하여 생성될 수 있다. 제 2 반도체 웨이퍼의 외부면에 구조물을 적용하기 위한 템플릿으로서 제 1 웨이퍼를 반복 사용하면 제조 공정 상의 비용 절감을 가져올 뿐만 아니라, 신속하고 시간 절약적인 제조가 가능해진다.
방법의 적어도 일 실시예에 따르면, 제 1 웨이퍼는 반도체 웨이퍼이다. 제 1 및 제 2 반도체 웨이퍼는 각각 적어도 하나의 반도체 물질을 포함하여 형성된다. 제 1 및 제 2 반도체 웨이퍼는 서로 다른 물질로 구성된다.
또한, 적어도 국부적으로 제 1 및 제 2 반도체 웨이퍼 상에 반도체 물질 소재의 하나 이상의 층이 에피택셜로 증착되어 있을 수 있다. 제 1 및 제 2 반도체 웨이퍼는 전자기 복사 방출을 위한 활성 영역을 포함할 수 있다. 예컨대, 제 1 및/또는 제 2 반도체 웨이퍼는 결합물로서 제공되는 다수의 반도체칩을 포함할 수 있다.
방법의 적어도 일 실시예에 따르면, 제 1 웨이퍼는 플라스틱 물질 소재의 중간 캐리어이다. 중간 캐리어는 일종의 판 또는 디스크로 형성될 수 있다. 중간 캐리어의 구조화된 표면을 제조하기 위해 예컨대 구조화된 표면을 가진 반도체 웨이퍼가 제공된다. 반도체 웨이퍼를 향하여 중간 캐리어의 표면은 반도체 웨이퍼의 구조화된 표면이 중간 캐리어 안으로 압인됨으로써 구조화된다.
반도체 웨이퍼의 구조화된 표면이 중간 캐리어의 표면을 향하여, 반도체 웨이퍼 및 중간 캐리어는 상기 반도체 웨이퍼의 구조화된 표면이 중간 캐리어의 표면 안으로 적어도 국부적으로 압인되도록 결합되고, 예컨대 압축될 수 있다. 마찬가지로, 반도체 웨이퍼의 구조화된 표면이 완전히 중간 캐리어의 표면 안으로 압인될 수 있다. 중간 캐리어로부터 반도체 웨이퍼가 제거된 후, 중간 캐리어의 구조화된 표면은 그 표면 구조를 유지한다. 바꾸어 말하면, 압인 공정은 중간 캐리어의 표면이 지속력있게 구조화되는 공정이다.
구조화 방법에서, 이제 상기 중간 캐리어는 템플릿 형태의 모델로서 제공될 수 있고, 이로써 다른 제 1 웨이퍼, 예컨대 비용 집약적 반도체 웨이퍼를 대체할 수 있다. 중간 캐리어는 여러번 반복 사용될 수 있다. 바람직하게는, 중간 캐리어는 "구조화되기 쉬운" 물질을 포함하여 구성된다. 이와 관련하여 "구조화되기 쉬운"이란, 중간 캐리어가 바람직하게는 플라스틱과 유사하거나/유사하면서 용이하게 삽입 인쇄될 수 있는 물질을 포함하여 구성된다는 것을 의미한다. 바람직하게는, 이러한 점이 비용 효과적 대량 생산을 가능하게 한다.
방법의 적어도 일 실시예에 따르면, 제 1 웨이퍼는 그 최대 직경이 제 2 반도체 웨이퍼의 최대 직경에 대해 최대 20 %, 바람직하게는 최대 10 %, 더 바람직하게는 최대 5 %만큼 편차가 있다. 즉, 두 웨이퍼들은 측 방향으로 대략적으로 동일하거나 동일한 규격을 가진다. 이와 관련하여 "측 방향(lateral)"이란, 상기 규격이 두 반도체 웨이퍼의 최대 직경과 관련된다는 것을 의미한다.
예컨대, 제 1 웨이퍼 및 제 2 반도체 웨이퍼의 덮개면은 계란형 또는 원형으로 형성될 수 있다. 유리하게는, 제 1 웨이퍼 및 제 2 반도체 웨이퍼는 결합될 때 가능한 한 합동을 이루며 제 1 웨이퍼뿐만 아니라 제 2 반도체 웨이퍼 상에서 구조화 공정에 속하지 않거나 구조화 공정에 기여하지 않는 영역들이 최소화되는 것이 보장된다.
방법의 적어도 일 실시예에 따르면, 제 1 웨이퍼는 질화물계 화합물 반도체 물질로 구성된 적어도 하나의 층을 포함한다. 본원과 관련하여 "질화물계 화합물 반도체 물질"이란, 제 1 웨이퍼 및/또는 예컨대 제 1 웨이퍼 안에 포함된 활성층이 질화물 화합물 반도체 물질, 바람직하게는 AlnGamIn1 -n- mN을 포함하거나 그것으로 구성되고, 여기에서 0≤m≤1, 0≤n≤1, m+n≤1이다. 상기 물질은 반드시 상기 수식에 따라 수학적으로 정확한 조성을 포함할 필요는 없다. 오히려, 예컨대 하나 이상의 도펀트 및 부가 성분을 포함할 수 있다. 단, 결정 격자의 핵심 성분(Al, Ga, In, N)만은 비록 이들이 미량의 다른 성분으로 일부 대체되거나/대체되고 보완될 수 있다고 하더라도 상시 수식에 포함되는 것이 간단하다. 예컨대, 화합물 반도체 물질은 알루미늄 갈륨 인듐 질화물(AlGaInN)이다. 이러한 반도체 물질은 특히, 자외 스펙트럼 영역내지 청색 스펙트럼 영역에서 전자기 복사를 방출하는 발광다이오드를 위해 적합하다.
방법의 적어도 일 실시예에 따르면, 제 2 반도체 웨이퍼는 인화물계 화합물 반도체 물질로 구성된 적어도 하나의 층을 포함한다. "인화물계 화합물 반도체 물질"이란, 제 2 반도체 웨이퍼 및/또는 예컨대 제 2 반도체 웨이퍼 안에 포함된 활성층이 바람직하게는 AlnGamIn1-n-mP을 포함하고, 이 때 0≤m≤1, 0≤n≤1, m+n≤1인 것과 동일한 의미를 가진다. 이 때 상기 물질은 반드시 상기 수식에 따라 수학적으로 정확한 조성을 포함할 필요는 없다. 오히려, 예컨대 하나 이상의 도펀트 및 부가 성분을 포함할 수 있다. 단, 결정 격자의 핵심 성분(Al, Ga, In, P)만은 비록 이들이 미량의 다른 성분으로 일부 대체될 수 있다고 하더라도 상시 수식에 포함되는 것이 간단하다. 제 2 반도체 웨이퍼가 알루미늄 갈륨 인듐 인화물(AlGaInP)이란 화합물 반도체 물질을 포함하면, 상기 화합물 반도체 물질은 유리하게도 황색 스펙트럼 영역 내지 적색 스펙트럼 영역에서 방출하는 발광다이오드를 위해 사용된다.
방법의 적어도 일 실시예에 따르면, 제 2 반도체 웨이퍼는 비화물계 화합물 반도체 물질로 구성된 적어도 하나의 층을 포함한다. 마찬가지로, "비화물계 화합물 반도체 물질"이란, 제 2 반도체 웨이퍼 및/또는 예컨대 제 2 반도체 웨이퍼 안에 포함된 활성층이 바람직하게는 AlnGamIn1-n-m0As을 포함하고, 이 때 0≤m≤1, 0≤n≤1, m+n≤1인 것과 동일한 의미를 가진다. 이 때 상기 물질은 반드시 상기 수식에 따라 수학적으로 정확한 조성을 포함할 필요는 없으며, AlnGamIn1-n-m0As 물질의 특징적인 물리적 성질을 실질적으로 변경하지 않는 하나 이상의 도펀트 및 부가 성분을 포함할 수 있다. 단, 결정 격자의 핵심 성분(Al, Ga, In, As)만은 비록 이들이 미량의 다른 성분으로 일부 대체될 수 있다고 하더라도 상시 수식에 포함되는 것이 간단하다. 제 2 반도체 웨이퍼가 알루미늄 갈륨 비화물(AlGaAs)이란 화합물 반도체 물질을 포함하면, 상기 화합물 반도체 물질은 특히 적외선 복사 생성을 위해 적합하다.
인화물 화합물 반도체 및 비화물 화합물 반도체와 같은 화합물 반도체 물질은 효율적인 반도체칩을 위한 반도체 층시퀀스의 형성을 위해, 특히 양자효율이 높은 활성영역/층의 형성을 위해 특히 적합하다.
방법의 적어도 일 실시예에 따르면, 구조화 공정은 건식 화학적 식각 공정을 가리킨다. 예컨대 반응 이온 식각(RIE = reactive ion etching), 이온빔 식각(IBE = ion beam etching) 및 화학 보조 이온빔 식각(CAIBE = chemical assistant ion beam etching) 등과 같은 방법이 고려된다. 또한, 예컨대 건식 식각 방법으로서 고밀도 플라즈마를 사용하는 방법, 예컨대 유도 결합 플라즈마 식각 방법(ICP = inductive coupled plasma), ECR 플라즈마(ECR = electron cyclotron resonance) 또는 헬리콘플라즈마를 사용하는 방법이 고려된다. 건식 식각 방법은 본 발명의 방법에 있어, 식각 시 선호되는 방향(이방성)을 가진다는 이점이 있다. 이방성으로 인하여, 양호한 종횡비, 즉 매우 급경사진 구조가 식각될 몸체에 생성될 수 있다.
방법의 적어도 일 실시예에 따르면, 구조화 공정은 습식 화학적 식각 공정을 가리킨다. 이와 관련하여 "습식 화학적(wet-chemical)"이란, 식각용 유체가 포토레지스트의 구조화된 표면에 도포되고 포토레지스트가 화학적 반응에 의해 제거 식각된다는 것을 의미한다. 식각용 유체가 제 2 반도체 웨이퍼의 외부면에 도달하면, 상기 제 2 반도체 웨이퍼 내에는 삽입 식각된 구조물이 생성되며, 상기 구조물은 식각용 유체의 선택에 따라, 그리고 상기 식각용 유체의 식각 성분의 농도에 따라 조절되며 형성될 수 있다.
방법의 적어도 일 실시예에 따르면, 제 2 반도체 웨이퍼의 외부면에 모사된 구조물은 피라미드형으로 형성된다. 즉, 제 2 반도체 웨이퍼의 외부면은 다수의 피라미드형 융기부들로 형성될 수 있는 구조를 가진다. 각각의 피라미드형 융기부는 다면체이고, 바닥면, 덮개면 및 측면에 의해 한정된다. 측면은 적어도 2 개의 측면을 포함하고, 상기 측면들이 모여 덮개면을 측면에서 한정한다. 바닥면은 피라미드형 융기부의 측면에 의해 측면에서 한정된다. 피라미드형 융기부의 측면들은 제 2 반도체 웨이퍼에 이르면서 끝나고, 이 곳에서 바닥면을 형성한다. 피라미드형 융기부의 바닥면 및 덮개면은 서로 대향하고 있고, 측면에 의해 상호 연결된다. 이러한 피라미드형 융기부의 측단면에서, 피라미드형 융기부는 적어도 2 개의 측면, 1 개의 덮개면 및 1 개의 바닥면을 포함한다. 바람직하게는, 덮개면 및 바닥면은 육각형으로 형성된다. 바람직하게는, 바닥면에 대한 덮개면의 면적비는 1/5 이하이다.
반도체 웨이퍼에 거칠기 구조를 제조하기 위해, 이제까지 특히 인화물계 및 비화물계 화합물 반도체 물질과 관련하여 건식 화학적 러프닝(roughening) 공정을 사용하였다. 이 때 사다리꼴 거칠기 구조가 생성될 수 있다. 이와 관련하여 "사다리꼴"이란, 예컨대 상기 거칠기 구조의 측단면에서 상기 거칠기 구조가 다수의 사다리꼴 융기부를 포함한다는 것을 의미한다. 각각의 사다리꼴 융기부는 적어도 2 개의 측면, 1 개의 덮개면 및 1 개의 바닥면으로 구성되고, 이 때 바닥면에 대한 덮개면의 면적비는 피라미드형 융기부의 바닥면에 대한 덮개면의 면적비에 비해 적어도 4 배이다.
질화물계 화합물 반도체 물질을 위해 이방성 화학적 식각 방법을 사용할 수 있고, 예컨대 피라미드형 구조를 야기하는 건식 화학적 식각 공정을 사용한다.
피라미드형 구조는 이제까지 인화물계 및 비화물계 화합물 반도체 물질에서 얻을 수 없었다.
반도체칩에서 피라미드형으로 형성된 복사 디커플링면은 복사 디커플링면의 사다리꼴 구조에 비해 더 높은 디커플링 효율을 가진다는 것을 확인할 수 있다. 반도체칩의 복사 디커플링면은 반도체칩으로부터 생성된 전자기 복사가 디커플링될 때 통과하는 표면을 형성한다. "디커플링 효율"은 1차적으로 반도체칩 내에서 생성된 발광 에너지에 대해 실제로 반도체칩으로부터 디커플링된 발광 에너지의 비율이다.
바람직하게는, 본 명세서에 청구된 방법은 인화물계 및 비화물계 화합물 반도체 물질의 표면에도 피라미드형 구조가 형성될 수 있도록 한다.
방법의 적어도 일 실시예에 따르면, 피라미드형 구조를 위해, 식각 깊이(t) 대 폭(b)의 비율은 관계식 0.1 < t/b < 10 이 적용된다. 식각 깊이(t)는 예컨대 제 2 반도체 웨이퍼의 표면 법선을 따른 구간으로, 피라미드형 융기부의 덮개면으로부터 그 바닥면까지이다. 식각 깊이(t)는 동시에 피라미드형 융기부의 높이이기도 하다. 피라미드형 융기부를 측면도로 볼 때, 예컨대 폭(b)은 피라미드형 융기부의 바닥면의 변 길이로 정해진다.
비율(t/b)은 바람직하게는 0.25 < t/b < 5, 더욱 바람직하게는 0.5 < t/b < 2에서 선택된다.
이러한 깊이 대 폭 비율은 피라미드형으로 형성된 복사 디커플링면, 예컨대 반도체칩의 복사 디커플링면에서 분산을 개선하기 위해 특히 바람직하다. 언급한 식각 깊이 대 폭 비율은 식각 공정을 적합하게 선택함으로써, 그리고 예컨대 포토레지스트의 성질 및 두께에 따라 개별적으로 조절될 수 있다.
포토레지스트 및 제 2 반도체 웨이퍼의 물질과 관련하여 식각 공정의 선택도는 바람직하게는 1:1로 조절되어, 포토레지스트의 표면 구조는 제 2 반도체 웨이퍼의 외부면으로 전달된다.
방법의 적어도 일 실시예에 따르면, 제 2 반도체 웨이퍼 내에서 식각 깊이(t)는 50 nm 내지 2 ㎛이다. 피라미드형 구조에 있어 상기와 같은 식각 깊이는 언급한 효과를 더욱 강화한다는 것을 확인할 수 있다. 식각 깊이(t)는 예컨대, 포토레지스트와 제 2 반도체 웨이퍼사이의 적합한 선택도를 가진 식각 공정이 사용됨으로써 얻어질 수 있다. 바람직하게는, 선택도는 1:1이란 값을 가리킨다. 또한, 식각 시간은 원하는 식각 깊이가 얻어질만큼 적합하게 선택되어야 한다. 바람직하게는, 본 명세서에 기술된 방법에서 포토레지스트층은 1 내지 10 ㎛의 두께로 적층된다. 포토레지스트의 정해진 최대 두께는, 포토레지스트층의 관통 식각을 위해 필요한 시간을 제한하기 위해 초과할 수 없다.
또한, 인화물계 또는 비화물계 화합물 반도체 물질을 기반으로 한 반도체 몸체를 포함하는 반도체칩이 더 제공된다.
반도체 몸체는 전자기 복사의 생성을 위한 적어도 하나의 활성 영역을 구비한 에피택셜 성장한 반도체 층시퀀스를 포함한다.
반도체칩의 적어도 일 실시예에 따르면, 반도체 몸체내에 생성된 전자기 복사는 복사 방출면을 통해 반도체칩으로부터 디커플링되고, 이 때 복사 방출면은 피라미드형으로 구조화되어 있다.
반도체칩의 복사 방출면은 예컨대 반도체 몸체의 에피택시얼 성장한 반도체 층시퀀스에 대해 평행하다. 복사 방출면은 반도체 몸체로부터 바깥쪽을 향하는 반도체칩의 표면이고, 반도체 몸체로부터 생성된 전자기 복사가 방출될 때 상기 표면을 통과한다. 또한, 복사 방출면은 피라미드형으로 구조화되어 있다. 즉, 복사 방출면은 피라미드형으로 형성된 다수의 융기부를 포함한다. 반도체칩의 복사 방출면의 이러한 피라미드형 융기부들은 예컨대 사다리꼴 구조에 비해 반도체칩으로부터의 전자기 복사의 디커플링 효율을 증가시킨다는 것을 확인할 수 있다.
반도체칩의 적어도 일 실시예에 따르면, 이러한 반도체칩은 본 명세서에 청구된 방법으로 제조될 수 있다. 즉, 방법과 관련하여 기술한 특징은 반도체칩과도 관련하여 개시되어 있다.
이하, 본 명세서에 기술된 방법 및 반도체칩은 실시예 및 첨부된 도면에 의거하여 더 상세히 설명된다.
도 1a는 사다리꼴로 형성된 외부면을 구비한 반도체 웨이퍼의 개략적인 단면도이다.
도 1b는 피라미드형으로 형성된 반도체 웨이퍼 외부면을 가진 반도체 웨이퍼의 개략적인 단면도이다.
도 2 및 3은 본 명세서에 기술된 방법에 의해 실시예를 구현하기 위한 개별적 제조 단계이다.
도 4는 다수의 반도체칩들로 이루어진 결합물의 개략적인 단면도이다.
도 5는 중간 캐리어의 구조화를 위한 개별적 방법 단계들이다.
실시예 및 도면에서 동일하거나 동일한 효과를 가진 구성요소는 각각 동일한 참조번호를 가진다. 도시된 요소는 척도에 맞는 것으로 볼 수 없고, 오히려 개별 요소는 더 나은 이해를 위해 과장되어 크게 도시되어 있을 수 있다.
도 1a에는 반도체 웨이퍼(4)가 개략적인 단면도로 도시되어 있으며, 반도체 웨이퍼는 사다리꼴로 구조화된 표면(41)을 가진다. 반도체 웨이퍼(4)는 본원에서 인화물계 및/또는 비화물계 화합물 반도체 물질로 구성된다. 표면(41)은 다수의 사다리꼴 융기부(411)로 구성된다. 각각의 사다리꼴 융기부(411)는 각각 2 개의 측면(401), 1 개의 덮개면(402) 및 1 개의 바닥면(403)으로 구성된다. 덮개면(402) 대 바닥면(403)의 면적비는 예컨대 4/5이다.
도 1b에 도시된 웨이퍼(1)는 반도체 웨이퍼(10)이고 질화물계 화합물 반도체 물질을 기초로 한다. 웨이퍼(1)의 표면(11)은 피라미드형 구조를 가진다. 즉, 웨이퍼(1)의 표면(11)은 다수의 피라미드형 융기부(111)로 구성된다. 본원 실시예에서, 웨이퍼(1)의 표면(11)을 따라 깊이(t1) 및 폭(b1)을 가진 피라미드형 융기부(1111)와 각각 깊이(t2) 및 폭(b2)을 가진 피라미드 융기부(1112)는 교차되어, 표면(11)은 주기적으로 반복되는 피라미드형 융기부(1111, 1112)를 포함하도록 형성된다. 각각의 피라미드형 융기부(1111, 1112)는 깊이 대 폭 비율이 t/b = 2이다. 바람직하게는, 피라미드형 구조(111)의 식각 깊이는 50 nm 내지 2000 nm이고, 바람직하게는 75 nm 내지 1500 nm, 본원에서 100 nm 내지 1000 nm이다.
피라미드형 융기부(111)의 측단면도에서, 각각의 피라미드형 융기부(111)는 각각 2 개의 측면(101), 1 개의 덮개면(102) 및 1 개의 바닥면(103)으로 구성된다. 도 1b에서 덮개면은, 상기 도 1b의 덮개면이 하나의 점으로서 첨끝의 형태로 도시된 만큼 작게 산정된다. 덮개면(102) 대 바닥면(103)의 면적비는 1/5이다. 본원에서, 사다리꼴 융기부의 덮개면 대 바닥면의 면적비는 피라미드형 융기부의 면적비에 비해 4배 더 크다.
예컨대 반도체칩의 복사 방출면을 형성하는 이러한 피라미드형 융기부(111)는 특히 도 1a에 도시된 사다리꼴 구조(411)에 비해 디커플링 효율을 증가시킨다는 것을 확인할 수 있다.
물론, 이제까지 피라미드형으로 형성된 이러한 표면은 질화물계 화합물 반도체 물질에서만 생성될 수 있었다.
도 2 및 3은 반도체 웨이퍼(3)의, 피라미드형으로 구조화된 외부면(31)을 제조하기 위한 개별 제조 단계를 도시하며, 상기 반도체 웨이퍼는 인화물계 및/또는 비화물계 화합물 반도체 물질로 구성된다.
우선, 웨이퍼(1)가 제공된다. 반도체 웨이퍼(3) 상에 포토레지스트층(2)이 적층된다. 포토레지스트층(2)은 1 ㎛의 두께(DF)를 가진다. 웨이퍼(1)뿐만 아니라 반도체 웨이퍼(3)도 일종의 디스크로 형성되며, 디스크는 평면도에서 각각 하나의 원형 면을 형성하며, 이 때 직경(D)을 가진다.
이후의 단계에서, 피라미드형으로 형성된 웨이퍼(1)의 표면(11)은 포토레지스트(2) 안으로 예컨대 압착되되, 피라미드형으로 형성된 제 1 웨이퍼(1)의 표면(11)이 제 2 반도체 웨이퍼(3)로부터 바깥쪽을 향하는 포토레지스트(2)의 표면 안으로 완전히 압인되도록 압착된다. 제 2 반도체 웨이퍼(3)로부터 바깥쪽을 향하는 포토레지스트(2)의 표면 상에 제 1 웨이퍼(1)의 구조화된 표면(11)의 반전된 형태가 적용된다. 구조의 압인 이후, 웨이퍼(1)는 포토레지스트(2)로부터 제거되고 피라미드형으로 형성된 표면(21)은 피라미드형 융기부(211)와 함께 잔류한다. 표면(21)은 표면(11)의 반전된 형태이고, 따라서 폭(b) 및 깊이(t)와 관련하여 피라미드형 융기부의 기하학적 특징이 표면(11)과 동일하다.
제 1 웨이퍼(1)의 구조화된 표면(11)은 포토레지스트(2)의 표면 안에 압인된 피라미드형 구조(21)를 위한 템플릿으로서 역할한다.
바람직하게는, 웨이퍼(1)는 부가적 포토레지스트층의 구조화를 위해 여러번 반복 사용될 수 있으며, 이는 제조 공정에서 현저한 시간 절약을 가져올 뿐만 아니라 전체 제조 공정에 있어 비용 절약적 효과를 가져온다.
도 3은 포토레지스트(2)의 피라미드형 구조화된 외부면(21)에 구조화 공정(6)을 적용하는 것을 도시한다. 본원에서 구조화 공정(6)은 건식 화학적 식각 공정(61)을 가리킨다. 이는 예컨대, 반응 이온 식각(RIE = reactive ion etching) 또는 이온빔 식각(IBE = ion beam etching)을 가리킬 수 있다. 바람직하게는, 건식 식각 공정(61)은 플라즈마 식각 공정을 가리킨다.
제 2 반도체 웨이퍼(3)에서 포토레지스트(2)가 매우 얇은 지점에는 포토레지스트(2)가 신속하게 제거 식각된다. 짧은 식각 시간 이후에 이미, 얇게 코팅된 지점에서 포토레지스트(2)가 제거되는 반면, 포토레지스트(2)로 더 두껍게 코팅된 제 2 반도체 웨이퍼(3)의 다른 지점에서는 아직 포토레지스트(2)의 잔여물이 존재한다. 그러나, 포토레지스트(2)가 더 두꺼운 지점에서는 제 2 반도체 웨이퍼(3)의 식각 깊이가 매우 낮다. 즉, 특정한 식각 시간 이후 포토레지스트(2)로 얇게 코팅된 지점에서는 이미 제 2 반도체 웨이퍼(3)가 식각되는 반면에, 두껍게 코팅된 지점에서는 여전히 적어도 국부적으로 포토레지스트(2)가 식각된다.
이제 제 2 반도체 웨이퍼(3)의 외부면(31)이 요구되는 기결정된 구조를 가지면, 식각 공정이 중지될 수 있다. 또한, 식각 공정은 포토레지스트(2)의 물질 및 제 2 반도체 웨이퍼(3)의 물질과 관련한 기결정된 선택도에 따라 조절될 수 있다. 본원에서 식각 방법과 관련하여 선택도는 1:1로 선택된다. 즉, 식각 방법은 예컨대 식각율과 관련하여 포토레지스트(2)를 식각할 때와 반도체 웨이퍼(3)를 식각할 때가 동일한 식각율을 가진다. 이러한 점은 제 2 반도체 웨이퍼(3)의 표면에 피라미드형으로 구조화된 포토레지스트층(21)의 피라미드형 융기부(211)가 동일하게 모사되도록 할 수 있다.
도 3은 피라미드형으로 구조화된 외부면(31)을 가진 반도체 웨이퍼(3)를 도시한다. 반도체 웨이퍼(3)의 측면도에서 각각의 피라미드형 융기부(311)는 2 개의 측면(301), 1 개의 바닥면(302) 및 1 개의 덮개면(303)을 포함한다. 식각 공정의 선택도가 1:1로 선택되므로, 제 2 반도체 웨이퍼(3)의 피라미드형으로 구조화된 외부면(31)은 식각 깊이(t1, t2) 및 폭(b1, b2)과 관련하여 제 1 반도체 웨이퍼(1)의 피라미드형으로 구조화된 표면(11)과 동일한 기하학적 특징을 가지며 형성될 수 있다.
결과로 얻어진 피라미드형 구조(311)의 폭(b1 또는 b2) 대 식각 깊이(t1 또는 t2)는 상기 실시예에서 이하의 관계식을 만족한다: t/b = 2.
제 2 반도체 웨이퍼(3)의 피라미드형으로 구조화된 외부면(31)은 제 1 반도체 웨이퍼(1)의 구조화된 표면(11)의 반전된 형태이다.
도 4는 다수의 반도체칩들(5)로 이루어진 결합물을 개략적 단면도로 도시한다. 각각의 반도체칩(5)은 피라미드형으로 구조화된 복사 방출면(51)을 포함하고, 복사 방출면은 상기 실시예에서 기히학적 특징에 있어 도 3의 구조화된 외부면(31)과 마찬가지로 형성된다.
또한, 반도체칩(5)은 전자기 복사의 생성을 위해 반도체 몸체(52)를 포함한다. 반도체 몸체(52)는 인화물계 또는 비화물계 화합물 반도체 물질을 기초로 한다.
반도체 몸체(52)는 제 1 반도체층 또는 반도체 층시퀀스(522) 및 제 2 반도체층 또는 반도체 층시퀀스(520)를 포함하여 형성되고, 이 때 두 반도체층들(520, 522) 사이에는 전자기 복사의 생성을 위한 활성 영역(521)이 배치되어 있다. 반도체층 또는 반도체 층시퀀스(520, 522)는 반도체칩(5)을 위한 접촉층으로서 역할할 수 있다.
반도체 몸체(52)로부터 생성된 전자기 복사는 피라미드형으로 형성된 복사 방출면(51)을 거쳐 반도체칩(5)으로부터 디커플링된다. 피라미드형으로 형성된 이러한 복사 방출면(51)이 예컨대 사다리꼴로 형성된 디커플링층에 비해 5 내지 20 %만큼 디커플링 효율을 향상시킨다는 것을 확인할 수 있다.
또한, 도 5는 중간 캐리어(12a)의 구조화를 위한 개별 방법 단계를 도시한다. 중간 캐리어(12a)는 구조화 방법의 템플릿으로서 웨이퍼(1)를 대체한다. 즉, 도 1 내지 도 4와 관련하여 기술된 방법은 반도체 웨이퍼(1)로서 형성된 웨이퍼(1) 대신 중간 캐리어(12a)를 웨이퍼(1)로서 포함하여 형성될 수 있다.
이를 위해, 반도체 웨이퍼(1a)의 피라미드형으로 구조화된 표면(11a)은 반도체 웨이퍼(1a)를 향하여 중간 캐리어(12a)의 표면 안에 압인되며, 따라서 피라미드형 표면(120a)이 생성된다.
바람직하게는, 이러한 점은, 대부분 비용 집약적인 반도체 웨이퍼를 일반적으로 더 비용 효과적인 중간 캐리어(12a)로 대체할 수 있게 하며, 상기 중간 캐리어는 유리하게도 다수의 부가적인 구조화 방법을 위해 사용될 수 있다. 예컨대, 다수의 구조화된 반도체 표면을 제조하기 위해, 현저히 덜 비용 집약적인 반도체 웨이퍼가 필요하며, 이는 현저한 비용 절감을 가져온다.
본 발명은 실시예에 대한 설명에 의해 제한되지 않는다. 오히려 본 발명은 각각의 새로운 특징 및 특징들의 각 조합을 포함하고, 이러한 점은 특히, 상기 특징 또는 조합이 그 자체로 명백하게 특허청구범위 또는 실시예에 제공되지 않더라도, 특허청구범위에서의 특징들의 각 조합을 포괄한다.

Claims (14)

  1. 반도체 표면을 구조화하는 방법에 있어서,
    구조화된 표면(11)을 가진 제 1 웨이퍼(1)를 제공하는 단계;
    제 2 반도체 웨이퍼(3)를 제공하는 단계;
    상기 제 2 반도체 웨이퍼(3)의 외부면에 포토레지스트(2)를 도포하는 단계;
    상기 제 1 웨이퍼(1)의 구조화된 표면(11)을 상기 포토레지스트(2) 안으로 압인함으로써 상기 제 2 반도체 웨이퍼(3)의 바깥쪽을 향하는 포토레지스트(2)의 표면을 구조화하는 단계;
    상기 포토레지스트(2)의 구조화된 표면(21)에 구조화 공정(6)을 적용하는 단계를 포함하고,
    상기 포토레지스트(2) 상에 적용된 구조물은 적어도 국부적으로 상기 제 2 반도체 웨이퍼(3)의 외부면(31)에 전달되는 것을 특징으로 하는 반도체 표면 구조화 방법.
  2. 제 1항에 있어서,
    상기 제 1 웨이퍼(1)는 반도체 웨이퍼(10)인 것을 특징으로 하는 반도체 표면 구조화 방법.
  3. 제 1항에 있어서,
    상기 제 1 웨이퍼(1)는 플라스틱 물질로 구성된 중간 캐리어(12a)인 것을 특징으로 하는 반도체 표면 구조화 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 1 웨이퍼(1)의 최대 직경은 상기 제 2 반도체 웨이퍼(3)의 최대 직경에 대해 최대 20%의 편차를 갖는 것을 특징으로 하는 반도체 표면 구조화 방법.
  5. 제 1항, 제 2항 또는 제 4항에 있어서,
    상기 제 1 웨이퍼(1)는 질화물계 화합물 반도체 물질로 구성된 적어도 하나의 층을 포함하는 것을 특징으로 하는 반도체 표면 구조화 방법.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제 2 반도체 웨이퍼(3)는 인화물계 화합물 반도체 물질로 구성된 적어도 하나의 층을 포함하는 것을 특징으로 하는 반도체 표면 구조화 방법.
  7. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제 2 반도체 웨이퍼(3)는 비화물계 화합물 반도체 물질로 구성된 적어도 하나의 층을 포함하는 것을 특징으로 하는 반도체 표면 구조화 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 구조화 공정(6)은 건식 화학적 식각 공정(61)인 것을 특징으로 하는 반도체 표면 구조화 방법.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 구조화 공정(6)은 습식 화학적 식각 공정인 것을 특징으로 하는 반도체 표면 구조화 방법.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 제 2 반도체 웨이퍼(3)의 외부면(31)에 모사되는 구조는 피라미드형으로 형성되는 것을 특징으로 하는 반도체 표면 구조화 방법.
  11. 제 10항에 있어서,
    상기 피라미드형 구조물(311)의 식각 깊이(t) 대 폭(b)의 비율은 0.1 < t/b < 10인 것을 특징으로 하는 반도체 표면 구조화 방법.
  12. 제 11항에 있어서,
    상기 제 2 반도체 웨이퍼(3)에서 식각 깊이(t)는 50 내지 200 nm인 것을 특징으로 하는 반도체 표면 구조화 방법.
  13. 인화물계 또는 비화물계 화합물 반도체 물질을 기반으로 하는 반도체 몸체(52); 및
    상기 반도체 몸체(52) 내에서 생성된 전자기 복사가 반도체칩(5)으로부터 디커플링될 때 통과하는 복사 방출면(51)을 포함하고,
    상기 복사 방출면(51)은 피라미드형으로 구조화되는 것을 특징으로 하는 반도체칩.
  14. 제 13항에 있어서,
    상기 반도체칩은 제 1항 내지 제 13항에 따른 방법으로 제조되는 것을 특징으로 하는 반도체칩.
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