KR20110097084A - 메모리 시스템 및 그것의 액세스 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 불휘발성 메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템의 액세스 방법에 관한 것이다.
본 발명에 따른 메모리 시스템은 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 프로그램/소거 횟수를 참조하여 상기 불휘발성 메모리 장치에 적용될 신뢰성 향상 동작을 결정하는 메모리 컨트롤러를 포함한다.
본 발명에 따르면 메모리 시스템의 읽기 속도가 향상된다. 또한, 본 발명에 따르면 메모리 시스템의 수명이 증가한다.

Description

메모리 시스템 및 그것의 액세스 방법{MEMORY SYSTEM AND ACCESS METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 불휘발성 메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템의 액세스 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리(Flash memory)는 하나의 메모리 셀에 2개의 state(1bit)를 저장할 수 있었으나 한정된 셀에 많은 데이터의 저장을 위해서 하나의 메모리 셀에 2bit 이상을 저장하는 MLC(Multi-Level Cell)로 기술이 발전하였다. 하지만 공정이 축소(Shrink)됨에 따라 메모리 셀의 크기가 줄어들게 되었고 이에 따라 메모리 셀 간의 간섭이 증가하였다. 또한 메모리 셀의 불균일성이 증가하는 등 메모리 셀의 산포 특성을 나쁘게 하여 메모리 셀의 신뢰성이 저하되었다. 또한, 프로그램/소거 동작이 반복될 경우 메모리 셀의 산포 특성이 더욱 나빠지게 되며 이것이 플래시 메모리의 수명 한계를 결정하게 된다.
본 발명의 목적은 불휘발성 메모리 장치의 사용 정도에 따라 선택적으로 신뢰성 향상 동작을 수행함으로써 향상된 성능 및 수명을 가지는 메모리 시스템의 액세스 방법을 제공하는 데 있다.
본 발명에 따른 메모리 시스템은 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치의 프로그램/소거 횟수를 참조하여 상기 불휘발성 메모리 장치에 적용될 신뢰성 향상 동작을 결정하는 메모리 컨트롤러를 포함한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 프로그램/소거 횟수가 증가함에 따라 상기 불휘발성 메모리 장치에 강화된 신뢰성 향상 방법을 적용시킨다. 상기 메모리 컨트롤러는 상기 프로그램/소거 횟수가 증가함에 따라 상기 불휘발성 메모리 장치에 의한 페이지 단위의 간섭 보상을 상기 신뢰성 향상 동작으로서 결정한다. 상기 메모리 컨트롤러는 상기 프로그램/소거 횟수가 증가함에 따라 상기 메모리 컨트롤러에 의한 메모리 블록 단위의 간섭 보상을 상기 신뢰성 향상 동작으로서 결정한다.
본 발명에 따른 메모리 시스템의 액세스 방법은 불휘발성 메모리 장치의 프로그램/소거 횟수를 검출하는 단계; 상기 프로그램 소거 횟수에 따라 상기 불휘발성 메모리 장치에 적용될 신뢰성 향상 동작을 결정하는 단계; 상기 결정된 신뢰성 향상 동작에 따라 상기 불휘발성 메모리 장치의 읽기 조건을 변경하는 단계; 및 상기 변경된 읽기 조건에 따라 상기 불휘발성 메모리 장치에 저장된 데이터를 독출하는 단계를 포함한다.
실시 예로서, 상기 독출된 데이터에 대한 오류 발생 여부를 검출하는 단계; 및 검출된 오류를 정정하는 단계를 더 포함한다. 상기 검출된 오류가 정정 불가능한 경우 강화된 신뢰성 향상 동작을 수행하는 단계를 더 포함한다.
본 발명에 따른 메모리 시스템의 액세스 방법은 프로그램/소거 횟수(Program/Erase cycle)에 따라 메모리 컨트롤러의 제어 값을 구분하는 단계; 불휘발성 메모리 장치의 프로그램/소거 횟수(Program/Erase cycle)를 감지하는 단계; 및 상기 감지된 프로그램/소거 횟수에 따라 메모리 컨트롤러의 제어 값을 변경하는 단계를 포함한다.
실시 예로서, 상기 메모리 컨트롤러의 제어 값은 읽기 제어에 관한 것이며, 상기 프로그램/소거 횟수가 증가함에 따라 단계적으로 읽기 성능을 낮추도록 설정된다. 상기 메모리 컨트롤러의 제어 값에 따라 불휘발성 메모리 장치에 의한 페이지 단위의 간섭 보상 기능과 상기 메모리 컨트롤러에 의한 메모리 블록 단위의 간섭 보상 기능이 선택적으로 동작한다.
본 발명에 따르면 메모리 시스템의 읽기 속도가 향상된다. 또한, 본 발명에 따르면 메모리 시스템의 수명이 증가한다.
도 1은 주변 메모리 셀들의 간섭에 의한 영향을 설명하기 위한 도면이다.
도 2는 프로그램/소거 횟수에 따른 신뢰성 및 읽기 성능의 변화를 보여주는 그래프이다.
도 3은 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 4는 본 발명에 따른 메모리 시스템의 액세스 방법을 설명하기 위한 그래프이다.
도 5는 본 발명에 따른 메모리 시스템의 제 1 실시 예에 따른 액세스 동작을 설명하기 위한 순서도이다.
도 6은 본 발명에 따른 메모리 시스템의 제 2 실시 예에 따른 액세스 방법을 설명하기 위한 순서도이다.
도 7은 프로그램/소거 횟수에 따른 메모리 셀의 문턱 전압 산포를 보여주는 그래프이다.
도 8은 ISPP 전압의 초기 전압과 ISPP Stepping 전압을 변경시킴으로써 도 7의 셀 특성에 따른 오류를 방지할 수 있음을 보여주는 그래프이다.
도 9는 본 발명에 따른 메모리 시스템(200)을 보여주는 블록도이다.
도 10은 도 9에 도시된 메모리 시스템(200)을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 11은 본 발명에 따른 불휘발성 메모리 장치를 포함한 SSD 시스템의 구성을 간략히 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다, 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 주변 메모리 셀들의 간섭에 의한 영향을 설명하기 위한 도면이다. 도 1을 참조하면, 메모리 셀(V)은 주변 메모리 셀들(A1, A2, A3)의 간섭(Coupling)에 의해 영향을 받는다. 간섭에 의해 메모리 셀(V)의 문턱 전압 산포 특성이 나빠진다. 문턱 전압 산포 특성이 나빠짐에 따라 저장된 데이터가 변화될 수 있다. 결국, 불휘발성 메모리 장치의 신뢰성이 저하된다. 또한, 프로그램/소거 동작의 반복에 의해 메모리 셀의 물리적 특성이 변화될 수 있다. 메모리 셀의 물리적 특성이 변화함에 따라 메모리 셀의 신뢰성에 문제가 발생한다.
이러한 문제를 해결하기 위하여 메모리 셀에 대한 읽기 동작 수행 시, 주변 메모리 셀들에 저장된 데이터들이 참조된다. 주변 메모리 셀들의 데이터를 참조함으로써 읽고자 하는 메모리 셀의 읽기 방법이 결정된다. 예를 들면 읽기 전압의 크기를 변경하거나 메모리 셀을 반복적으로 읽음으로써 데이터 오류가 보상될 수 있다. 이러한 동작은 신뢰성 향상 동작이라 불릴 수 있다. 신뢰성 향상 동작에 의해 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
도 2는 프로그램/소거 횟수에 따른 신뢰성 및 읽기 성능의 변화를 보여주는 그래프이다. 도 2를 참조하면, 프로그램/소거 동작이 반복됨에 따라 불휘발성 메모리 장치의 신뢰성이 감소한다. 이것은 도 1을 참조하여 설명된 바와 같이 메모리 셀의 물리적 특성이 변하기 때문이다.
일반적으로 프로그램/소거 횟수가 증가함에 따라 불휘발성 메모리 장치의 신뢰성이 나빠진다. 이에 대비하여, 읽기 조건은 최대한의 수명을 보장하도록 정해진다. 예를 들어, 불휘발성 메모리 장치의 한계 프로그램/소거 횟수가 5000번이라고 하면, 실제 5000번 정도 사용하였을 경우(A)에 발생하는 신뢰성 문제를 해결할 수 있도록 초기 읽기 조건이 설정된다. 초기 읽기 조건은 불휘발성 메모리 장치의 프로그램/소거 횟수가 한계 횟수에 도달할 때까지 계속 적용된다. 따라서, 도 2에 도시된 바와 같이 읽기 성능은 일정하게 유지된다.
불휘발성 메모리 장치의 한계 수명은 프로그램/소거 횟수를 참조하여 결정된다. 불휘발성 메모리 장치의 신뢰성은 프로그램/소거 횟수가 한계 프로그램/소거 이하 횟수 이하일 때까지 보장되어야 한다. 따라서, 프로그램/소거 횟수가 한계 프로그램 소거 횟수에 도달할 때까지 메모리 시스템은 신뢰성 향상 동작을 수행한다. 그러나 이런 방법은 메모리 셀의 특성이 좋은 경우에도 항상 신뢰성 향상 동작을 수행함으로써 읽기 시간을 증가시키는 단점이 있다.
도 3은 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 워드 라인들(WL)을 선택한다. 어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함한다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(140)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 전달하도록 구성된다. 데이터 입출력 회로(140)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼 등과 같이 잘 알려진 구성 요소를 포함한다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 플래시 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(150)은 프로그램/소거 횟수 카운터(160)를 포함한다. 프로그램/소거 횟수 카운터(160)는 불휘발성 메모리 장치(100)의 메모리 블록당 프로그램/소거 횟수를 카운트하도록 구성된다.
예시적으로, 프로그램/소거 횟수 카운터(160)는 디지털 회로, 아날로그 회로, 또는 디지털 및 아날로그 회로들이 결합된 형태로 구현된다. 다른 예로서, 프로그램/소거 횟수 카운터(160)는 제어 로직(150)에서 구동되는 소프트웨어의 형태로 구현된다. 다른 예로서, 프로그램/소거 횟수 카운터(160)는 하드웨어 및 소프트웨어가 결합한 형태로 구현된다.
도 4는 본 발명에 따른 메모리 시스템의 액세스 방법을 설명하기 위한 그래프이다. 도 4를 참조하면, 본 발명에 따른 메모리 시스템의 액세스 방법은 프로그램/소거 횟수에 따라 복수의 구간들로 구분된다.
본 발명에 있어서, 프로그램/소거 횟수에 따라 신뢰성 향상 동작이 선택적으로 수행된다. 예를 들어, 프로그램/소거 횟수가 작을 때에는 신뢰성 향상 동작이 수행되지 않는다. 반면에, 프로그램/소거 횟수가 클 때에는 신뢰성 향상 동작이 수행된다.
신뢰성 향상 동작이라 함은 메모리 셀의 특성 변화를 고려하여 메모리 셀에 저장된 데이터가 정확하게 읽혀지도록 읽기 조건을 설정하는 것을 의미한다. 예를 들어, 신뢰성 향상 동작은 커플링 보상 동작일 수 있다. 커플링 보상 동작은 인접한 메모리 셀들의 간섭에 의한 영향을 고려하여 읽기 조건을 설정하는 동작이다. 그런데 신뢰성 향상 동작의 수행에는 추가적인 시간이 요구되므로 신뢰성 향상 동작에 의해 읽기 성능은 저하된다.
본 발명에 있어서, 프로그램/소거 횟수가 작을 때에는 신뢰성 향상 동작이 수행되지 않는다. 프로그램/소거 횟수가 작을 때에는 불휘발성 메모리 장치의 신뢰성이 높기 때문이다. 따라서, 추가적인 신뢰성 향상 동작의 수행 없이도 데이터를 정확하게 읽을 수 있다. 결국, 프로그램/소거 횟수가 작을 때에는 신뢰성 향상 동작을 수행하지 않음으로써 읽기 동작의 속도가 향상된다.
반면에 프로그램/소거 횟수가 클 때에는 신뢰성 향상 동작이 수행된다. 프로그램/소거 횟수가 클 때에는 불휘발성 메모리 장치의 신뢰성이 낮기 때문이다. 따라서, 데이터를 정확하게 읽기 위해서는 추가적인 신뢰성 향상 동작이 요구된다. 결국, 프로그램/소거 횟수가 클 때에는 신뢰성 향상 동작을 수행함으로써 불휘발성 메모리 장치의 신뢰성이 향상된다.
다시 도 4를 참조하면, 초기에는 프로그램/소거 횟수가 작기 때문에 신뢰성 향상 동작이 수행되지 않는다. 따라서 읽기 성능이 향상될 수 있다. 프로그램/소거 횟수가 증가함에 따라 강화된 신뢰성 향상 동작이 수행된다.
또한, 강화된 신뢰성 향상 동작을 수행함으로써 불휘발성 메모리 장치의 수명을 연장하는 것이 가능하다. 도 4를 참조하면, 강화된 신뢰성 향상 동작에 의해 읽기 성능은 저하되지만 한계 수명이 증가(B) 된 것을 알 수 있다.
본 실시 예에 있어서, 복수의 구간들이 설명되었지만 본 발명의 범위가 이에 한정되지 않음은 본 발명에 속하는 기술 분야에서 통상의 지식을 지닌 자에게 자명할 것이다. 구간들의 개수는 임의로 변경될 수 있으며, 각 구간을 구분하는 기준 프로그램 소거 횟수 역시 임의로 변경될 수 있다.
도 5는 본 발명에 따른 메모리 시스템의 제 1 실시 예에 따른 액세스 동작을 설명하기 위한 순서도이다.
호스트로부터 읽기 명령어를 받으면(S101), 읽기 명령어로부터 논리 주소 (LBA)와 섹터 사이즈를 추출하여 해당 메모리 블록의 프로그램/소거 횟수가 제 1 기준 이하인지 여부가 판단된다(S102). 제 1 기준 이하이면 신뢰성 향상 동작 1 단계가 수행된다(S103). 신뢰성 향상 동작 1 단계에 의해 정해진 읽기 조건에 따라 불휘발성 메모리 장치에 저장된 데이터와 패리티(Parity)가 읽혀진다(S104). ECC 엔진은 읽혀진 데이터와 패리티를 이용하여 읽기 오류가 정정 가능한지 여부를 검출한다(S105). 읽기 오류가 정정 가능한 경우 오류를 정정한다(S106). 오류가 정정된 경우 읽기 동작은 종료한다. 오류가 정정되지 않는 경우에는 신뢰성 향상 동작 2단계가 수행된다(S108).
프로그램/소거 횟수가 제 1 기준 이하가 아니면 프로그램/소거 횟수가 제 2 기준 이하인지 여부가 판단된다(S107). 프로그램/소거 횟수가 제 2 기준 이하인 경우 신뢰성 향상 동작 2 단계가 실행된다(S108). 신뢰성 향상 동작 2 단계에 의해 정해진 읽기 조건에 따라 불휘발성 메모리 장치에 저장된 데이터와 패리티가 읽혀진다(S109). ECC 엔진은 읽혀진 데이터와 패리티를 이용하여 읽기 오류가 정정 가능한지 여부를 검출한다(S110). 읽기 오류가 정정 가능한 경우 오류를 정정한다(S106). 오류가 정정되면 읽기 동작은 종료한다. 오류가 정정되지 않는 경우에는 신뢰성 향상 동작 3 단계가 수행된다(S111).
프로그램/소거 횟수가 제 2 기준 이하가 아닌 경우 신뢰성 향상 동작 3 단계가 실행된다(S111). 신뢰성 향상 동작 3 단계에 의해 정해진 읽기 조건에 따라 불휘발성 메모리 장치에 저장된 데이터와 패리티(Parity)가 읽혀진다(S112). ECC 엔진은 읽혀진 데이터와 패리티를 이용하여 읽기 오류가 정정 가능한지 여부를 검출한다(S113). 읽기 오류가 정정 가능한 경우 오류 정정을 실시한다(S106). 오류가 정정된 경우 읽기 동작은 종료한다. 오류가 정정되지 않는 경우에는 오류 실패를 반환하거나 또 다른 오류 정정 동작이 실행될 수 있다(S114).
본 실시 예에 있어 신뢰성 향상 동작이 3 단계로 나누어 설명되었지만 본 발명의 범위가 이에 한정되지 않음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 신뢰성 향상 동작은 이에 한정되지 않고 여러 단계로 구분되어 질 수 있다.
도 6은 본 발명에 따른 메모리 시스템의 제 2 실시 예에 따른 액세스 방법을 설명하기 위한 순서도이다.
본 실시 예에 있어서, 신뢰성 향상 동작 1 단계에서는 불휘발성 메모리 장치 내부의 간섭 보상(Coupling Compensation) 기능이 Off된 상태에서 읽기 동작이 수행된다(S103). 불휘발성 메모리 장치에 의한 간섭 보상 동작에 의해 신뢰성이 향상될 수 있다. 그러나 간섭 보상 동작에 의해 주변 페이지의 메모리 셀까지 읽어야 하는 부담이 발생하여 읽기 시간이 지연된다. 따라서 프로그램/소거 횟수가 작은 초기에는 신뢰성이 높기 때문에 간섭 보상(Coupling Compensation) 기능을 사용하지 않는다.
신뢰성 향상 동작 2 단계에서는 불휘발성 메모리 장치 내부의 간섭 보상 기능이 On된 상태에서 읽기 동작이 수행된다(S108). 불휘발성 메모리 장치에 의한 간섭 보상(Coupling Compensation)은 목표 페이지의 메모리 셀 뿐만 아니라 주변 페이지의 메모리 셀의 데이터까지 동시에 읽음으로써 목표 페이지의 정확한 값을 읽는다. 불휘발성 메모리 장치 내부의 간섭 보상 기능이 On 됨에 따라 불휘발성 메모리 장치의 신뢰성이 향상된다.
신뢰성 향상 동작 제 3 단계에서는 불휘발성 메모리 장치 내부의 간섭 보상 기능을 Off 시키고 메모리 컨트롤러의 간섭 보상 기능을 On 시킨 상태에서 읽기 동작이 수행된다(S111). 메모리 컨트롤러에 의한 간섭 보상은 주변 페이지의 메모리 셀들 뿐만 아니라 블록 전체를 읽어서 목표 페이지의 값을 유추하기 때문에 더 많은 시간이 걸릴 수 있다. 그러나 불휘발성 메모리 장치의 신뢰성이 크게 향상된다. 본 실시 예에서는 신뢰성 향상 동작 제 1 내지 제 3 단계를 설명하였지만, 본 발명의 범위가 여기에 한정되지 않음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
도 7은 프로그램/소거 횟수에 따른 메모리 셀의 문턱 전압 산포를 보여주는 그래프이다. 도 7을 참조하면, 프로그램/소거 횟수(P/E Cycle)가 0에서 3000으로 증가할수록 문턱 전압 산포의 특성이 나빠진다. 프로그램/소거 동작이 반복되면서 물리적 특성이 나빠져서 전자가 트랩되어 빠져나오지 못하는 경우가 발생할 수 있다. 또한 절연체를 통과하여 전자가 빠져나갈 수도 있다. 이런 특성은 초기 설정된 방법으로 프로그램하는 경우 많은 오류를 발생시키는 요인이 된다. 도 8에서 ISPP 전압의 초기 전압과 ISPP Stepping 전압을 변경시킴으로써 도 7의 셀 특성에 따른 오류를 방지할 수 있다.
도 9는 본 발명에 따른 메모리 시스템(200)을 보여주는 블록도이다. 도 9를 참조하면, 메모리 시스템(200)은 메모리 컨트롤러(220)와 불휘발성 메모리 장치(100)를 포함한다. 메모리 컨트롤러(220)는 프로세서(222), SRAM(221), 호스트 인터페이스(223), ECC 회로(224), 메모리 인터페이스(225), 버스(226), 프로그램/소거 횟수 매니저부(227), 버퍼 메모리(228)를 포함한다.
불휘발성 메모리 장치(100) 및 메모리 컨트롤러(220)는 하나의 저장 장치 내에 포함될 수 있다. 이러한 저장 장치에는 USB 메모리 및 메모리 카드(MMC, SD 카드, xD 카드, CF 카드, SIM 카드 등) 등과 같은 이동식 저장 장치도 포함된다. 또한, 이러한 저장 장치는 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, PMP, 게임기 등과 같은 호스트(도시되지 않음)에 접속되어 사용될 수 있다.
불휘발성 메모리 장치(100)는 메모리 컨트롤러(220)의 제어에 따라 소거, 쓰기 또는 읽기 동작을 수행할 수 있다. 메모리 인터페이스(225)는 불휘발성 메모리 장치(100)와 커맨드, 어드레스, 데이터 등을 주고 받는데 사용된다. 즉, 메모리 인터페이스(225)는 읽기 동작 시에는 읽기 커맨드 및 어드레스를 제공하고, 쓰기 동작 시에는 쓰기 커맨드, 어드레스, 그리고 데이터를 제공한다. 호스트 인터페이스(223)는 호스트로부터 쓰기나 읽기 등의 요청을 받거나, 호스트의 요청에 응답하여 데이터를 제공하는 데 사용된다.
ECC 회로(224)는 불휘발성 메모리 장치(100)로 전송되는 데이터를 이용하여, 패러티 비트(또는 ECC 데이터)를 생성한다. 생성된 패러티 비트는 불휘발성 메모리 장치(100)의 스페어 영역(spare area)에 저장된다. ECC 회로(224)는 불휘발성 메모리 장치(100)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(224)는 검출된 에러를 정정한다. 한편, ECC 회로(224)는 메모리 시스템에 따라, 메모리 컨트롤러(220) 내에 위치하거나 밖에 위치할 수도 있다.
프로세서(222)는 호스트의 요청에 응답하여 불휘발성 메모리 장치(100)의 읽기 또는 쓰기 동작 등을 제어하도록 구성된다. 버퍼 메모리(228)는 불휘발성 메모리 장치(100)로부터 읽혀진 데이터 또는 호스트로부터 제공되는 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(228)는 플래시 변환 레이어(Flash Translation Layer; FTL)와 같은 펌웨어를 구동하는 데 사용될 수도 있다. 플래시 변환 레이어(FTL)는 프로세서(222)에 의해 운용된다. 버퍼 메모리(228)는 DRAM, SRAM 등으로 구현될 수 있다.
한편, 버퍼 메모리(228)는 읽기 에러 정보를 관리하는 데 필요한 테이블 정보를 저장할 수 있다. 이 테이블 정보는 메타(meta) 데이터로, 프로세서(222) 제어 하에 불휘발성 메모리 장치(100)의 메타 영역에 저장된다. 이 테이블 정보는 파워 업 시에 메타 영역으로부터 버퍼 메모리(228)로 복사된다. 비록 도면에는 도시되지 않았지만, 메모리 시스템(300)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(도시되지 않음) 등이 더 포함될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(200)은 올 비트 라인(All BL) 구조를 갖는 불휘발성 메모리 장치(100) 및 불휘발성 메모리 장치(100)를 제어하기 위한 메모리 컨트롤러(220)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 이븐 비트 라인 또는 오드 비트 라인에 연결된 메모리 셀을 독출할 수 있다. 그리고, 불휘발성 메모리 장치(100)는 올 비트 라인 단위로 프로그램 동작을 수행하고, 오드 비트 라인 또는 이븐 비트 라인 단위로 읽기 동작을 수행할 수 있다.
또한, 불휘발성 메모리 장치(100)는 동작 모드에 따라, 올 비트 라인 단위로 읽기 동작을 수행하거나, 오드 비트 라인 또는 이븐 비트 라인 단위로 읽기 동작을 수행할 수 있다. 여기서, 동작 모드는 읽기 커맨드, 모드 레지스터, 또는 퓨즈 옵션을 통해 결정될 수 있다. 읽기 커맨드는 메모리 컨트롤러(220)로부터 제공된다. 모드 레지스터는 불휘발성 메모리 장치(100) 또는 메모리 컨트롤러(220)에 포함될 수 있다.
메모리 컨트롤러(220)는 읽기 동작 시에 오드 비트 라인(또는 이븐 비트 라인)을 선택하기 위한 열 어드레스를 제공한 다음에, 이븐 비트 라인(또는 오드 비트 라인)을 선택하기 위한 열 어드레스를 제공할 수 있다.
프로그램/소거 횟수 관리부(227)는 불휘발성 메모리 장치(100)로부터의 프로그램/소거 횟수에 응답하여 불휘발성 메모리 장치(100)에 적용될 신뢰성 향상 방법을 결정한다. 예를 들어 프로그램/소거 횟수 관리부(227)는 불휘발성 메모리 장치(100)의 프로그램/소거 횟수가 큰 경우 강화된 신뢰성 향상 방법을 불휘발성 메모리 장치(100)에 적용할 것이다.
도 10은 도 9에 도시된 메모리 시스템(200)을 포함하는 컴퓨팅 시스템 (300)을 보여주는 블록도이다. 도 10을 참조하면, 컴퓨팅 시스템(300)은 중앙 처리 장치(310), 램(320, Random Access Memory), 사용자 인터페이스(330), 전원(340), 그리고 메모리 시스템(200)을 포함한다.
메모리 시스템(200)은 시스템 버스(350)를 통해, 중앙처리장치(310), 램(320), 사용자 인터페이스(330), 그리고 전원(340)에 전기적으로 연결된다. 사용자 인터페이스(330)를 통해 제공되거나, 중앙 처리 장치(310)에 의해서 처리된 데이터는 메모리 시스템(200)에 저장된다. 메모리 시스템(200)은 컨트롤러(220) 및 불휘발성 메모리 장치(100)를 포함한다.
도 10에서, 불휘발성 메모리 장치(100)는 메모리 컨트롤러(220)를 통해 시스템 버스(350)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(100)는 시스템 버스(350)에 직접 연결되도록 구성될 수 있다. 이때, 도 9 참조하여 설명된 컨트롤러(220)의 기능은 프로세서(310)에 의해 수행된다.
불휘발성 메모리 장치(100), 그리고/또는 메모리 컨트롤러(220)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(100) 그리고/또는 컨트롤러(220)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 11은 본 발명에 따른 불휘발성 메모리 장치를 포함한 SSD 시스템의 구성을 간략히 보여주는 블록도이다. 도 11을 참조하면, SSD 시스템(400)은 SSD 컨트롤러(410)와 불휘발성 메모리 장치들(420~423)을 포함한다.
본 발명에 따른 불휘발성 메모리 장치는 SSD(Solid State Drive)에도 적용될 수 있다. 최근 하드디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되는 SSD 제품이 차세대 메모리 시장에서 각광을 받고 있다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는데 플래시 메모리와 같은 메모리 칩들을 사용한 데이터 저장 장치이다. SSD는 기계적으로 움직이는 하드 디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 소비 전력도 낮다는 장점을 가진다.
다시 도 11을 참조하면, 중앙처리장치(411)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 불휘발성 메모리 장치에 저장할지 혹은 불휘발성 메모리 장치의 저장 데이터를 독출하여 호스트로 전송할지 여부를 결정하고 제어한다.
ATA 인터페이스(412)는 상술한 중앙처리장치(411)의 제어에 따라 호스트 측과 데이터를 교환한다. ATA 인터페이스(412)는 호스트 측으로부터 명령어 및 어드레스를 패치하여 CPU 버스를 통해서 중앙처리장치(411)로 전달한다. ATA 인터페이스(412)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(411)의 제어에 따라 CPU 버스를 경유하지 않고 SRAM 캐시(413)를 통해 전달된다. ATA 인터페이스(412)는 S-ATA(serial ATA) 규격 및 P-ATA(parallel ATA) 규격을 포함한다.
SRAM 캐시(413)는 호스트와 불휘발성 메모리 장치들(420 ~ 423) 간의 이동 데이터를 일시 저장한다. 또한 SRAM 캐시(413)는 중앙처리장치(411)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. SRAM 캐시(313)는 일종의 버퍼 메모리로 간주할 수 있으며, 반드시 SRAM으로 구성할 필요는 없다. 플래시 인터페이스(414)는 저장 장치로 사용되는 불휘발성 메모리들과 데이터를 주고받는다. 플래시 인터페이스(414)는 낸드 플래시 메모리, One-NAND 플래시 메모리, 혹은 멀티-레벨 플래시 메모리를 지원하도록 구성될 수 있다.
본 발명에 따른 반도체 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

Claims (10)

  1. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치의 프로그램/소거 횟수를 참조하여 상기 불휘발성 메모리 장치에 적용될 신뢰성 향상 동작을 결정하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 프로그램/소거 횟수가 증가함에 따라 상비 불휘발성 메모리 장치에 적용될 신뢰성 향상 방법을 강화시키는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 프로그램/소거 횟수가 증가함에 따라 상기 불휘발성 메모리 장치에 의한 페이지 단위의 간섭 보상을 상기 신뢰성 향상 동작으로서 결정하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 프로그램/소거 횟수가 증가함에 따라 상기 메모리 컨트롤러에 의한 메모리 블록 단위의 간섭 보상을 상기 신뢰성 향상 동작으로서 결정하는 메모리 시스템.
  5. 불휘발성 메모리 장치의 프로그램/소거 횟수를 검출하는 단계;
    상기 프로그램 소거 횟수에 따라 상기 불휘발성 메모리 장치에 적용될 신뢰성 향상 동작을 결정하는 단계;
    상기 결정된 신뢰성 향상 동작에 따라 상기 불휘발성 메모리 장치의 읽기 조건을 변경하는 단계; 및
    상기 변경된 읽기 조건에 따라 상기 불휘발성 메모리 장치에 저장된 데이터를 독출하는 단계를 포함하는 메모리 시스템의 액세스 방법.
  6. 제 5 항에 있어서,
    상기 독출된 데이터에 대한 오류 발생 여부를 검출하는 단계; 및
    검출된 오류를 정정하는 단계를 더 포함하는 메모리 시스템의 액세스 방법.
  7. 제 6 항에 있어서,
    상기 검출된 오류가 정정 불가능한 경우 강화된 신뢰성 향상 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 액세스 방법.
  8. 프로그램/소거 횟수(Program/Erase cycle)에 따라 메모리 컨트롤러의 제어 값을 구분하는 단계;
    불휘발성 메모리 장치의 프로그램/소거 횟수(Program/Erase cycle)를 감지하는 단계; 및
    상기 감지된 프로그램/소거 횟수에 따라 메모리 컨트롤러의 제어 값을 변경하는 단계를 포함하는 메모리 시스템의 액세스 방법.
  9. 제 8 항에 있어서
    상기 메모리 컨트롤러의 제어 값은 읽기 제어에 관한 것이며, 상기 프로그램/소거 횟수가 증가함에 따라 단계적으로 읽기 성능을 낮추도록 설정되는 메모리 시스템의 액세스 방법.
  10. 제 8 항에 있어서,
    상기 메모리 컨트롤러의 제어 값에 따라 불휘발성 메모리 장치에 의한 페이지 단위의 간섭 보상 기능과 상기 메모리 컨트롤러에 의한 메모리 블록 단위의 간섭 보상 기능이 선택적으로 동작하는 메모리 시스템의 액세스 방법.
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