KR20110082934A - 전기 이중층 커패시터 - Google Patents

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KR20110082934A
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이성호
정창렬
양완석
정현철
조영수
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삼성전기주식회사
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Abstract

본 발명은 전기 이중층 커패시터에 관한 것으로, 본 발명에 따른 전기 이중층 커패시터는 서로 대향 배치되는 제1 및 제2 전극과 그 사이에 형성된 이온 투과성 분리막을 구비하는 적층형 전기 이중층 커패시터 셀; 및 상기 적층형 전기 이중층 커패시터 셀의 외면을 감싸며, 복수 개의 공극을 갖는 절연 테이프를 포함한다. 본 발명에 따른 전기 이중층 커패시터는 제1 및 제2 전극과 분리막의 움직임이 최소화되고, 제1 및 제2 전극의 대향하는 면적이 넓어진다. 이에 따라 우수한 전기 용량을 구현할 수 있다. 또한, 절연 테이프에 형성된 공극에 의하여 전해액의 이동 경로가 확보되고, 전기 이중층 커패시터 셀 내에 전해액의 함침이 원활하게 이루어 진다.

Description

전기 이중층 커패시터 {Electric Double Layer Capacitor}
본 발명은 전기 이중층 커패시터에 관한 것으로서, 보다 구체적으로는 우수한 용량 및 낮은 저항을 갖는 전기 이중층 커패시터에 관한 것이다.
정보통신 기기와 같은 각종 전자제품에서 안정적인 에너지의 공급은 중요한 요소가 되고 있다. 일반적으로 이러한 기능은 커패시터(Capacitor)에 의해 수행된다. 즉, 커패시터는 정보통신 기기 및 각종 전자제품의 회로에서 전기를 모았다가 내보내는 기능을 담당하여 회로 내의 전기흐름을 안정화시키는 역할을 한다. 일반적인 커패시터는 충방전 시간이 매우 짧고 수명이 길며, 출력 밀도가 높지만 에너지 밀도가 작아 저장장치로의 사용에 제한이 있다.
이러한 한계를 극복하기 위하여 최근에는 충방전 시간이 짧으면서 출력 밀도가 높은 전기이중층 커패시터와 같은 새로운 범주의 커패시터가 개발되고 있으며, 이차전치와 함께 차세대 에너지 장치로 각광받고 있다.
전기 이중층 커패시터(Electric Double Layer Capacitor)는 극성이 서로 다른 한 쌍의 전극을 이용하는 에너지 저장장치로서, 계속적인 충방전이 가능하며, 일반적인 다른 커패시터에 비하여 에너지 효울과 출력이 높고 내구성 및 안정성이 뛰어난 장점이 있다. 이에 따라, 최근, 대전류로 충방전 할 수 있는 전기 이중층 커패시터가 핸드폰용 보조 전원, 전기 자동차용 보조 전원, 태양전지용 보조 전원 등과 같이 충방전 빈도가 높은 축전 장치로서 유망시되고 있다.
전기 이중층 커패시터의 기본적인 구조는 다공성 전극과 같이 표면적이 상대적으로 큰 전극(electrode), 전해액(electrolyte), 집전체(current collector), 분리막(separator)로 이루어져 있으며, 단위 셀 전극의 양단에 수 볼트의 전압을 가해 전해액 내의 이온들이 전기장을 따라 이동하여 전극 표면에 흡착되어 발생되는 전기 화학적 메카니즘을 작동원리로 한다.
일반적으로, 한 쌍의 전극 사이에는 한 장의 분리막이 적층되어 단위 셀을 구성하고, 단위 셀이 적층되어 커패시터 셀을 구성한다. 이때, 한 쌍의 전극의 겹쳐지는 면적이 넓고, 전해액의 이동이 원활할 수록 커패시터의 용량은 증대된다.
본 발명의 목적은 우수한 용량 및 낮은 저항을 갖는 전기 이중층 커패시터를 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시형태는 서로 대향 배치되는 제1 및 제2 전극과 그 사이에 형성된 이온 투과성 분리막을 구비하는 적층형 전기 이중층 커패시터 셀; 및 상기 적층형 전기 이중층 커패시터 셀의 외면을 감싸며, 복수 개의 공극을 갖는 절연 테이프;를 포함하는 전기 이중층 캐패시터를 제공한다.
상기 절연 테이프는 상기 적층형 전기 이중층 커패시터 셀의 외면 전체를 감쌀 수 있다.
상기 절연 테이프는 상기 적층형 전기 이중층 커패시터 셀의 외면 일부를 감쌀 수 있다.
상기 절연 테이프는 복수 개로 구성되며, 서로 이격되어 상기 적층형 전기 이중층 커패시터 셀의 외면 일부를 감쌀 수 있다.
상기 적층형 전기 이중층 커패시터 셀은 각각 하나의 제1 및 제2 전극과 그 사이에 형성된 분리막을 포함하는 단위 셀일 수 있다.
상기 적층형 전기 이중층 커패시터 셀은 각각 하나의 제1 및 제2 전극과 그 사이에 형성된 분리막을 단위 셀로 했을 때, 상기 단위 셀이 복수 개 적층된 것일 수 있다.
상기 분리막은 평균 직경이 0.1 내지 1.0 mm인 복수 개의 개구부를 가질 수 있다.
상기 적층형 전기 이중층 커패시터 셀은 상기 제1 및 제2 전극에 각각 형성된 제1 및 제2 집전체를 추가로 포함할 수 있다.
본 발명의 다른 실시형태는 서로 대향 배치되는 제1 및 제2 전극과 그 사이에 형성되는 이온 투과성 분리막이 구비된 전기 이중층 커패시터 셀을 포함하고, 상기 분리막은 평균 직경이 0.1 내지 1.0 mm인 복수 개의 개구부를 갖는 전기 이중층 커패시터를 제공한다.
상기 전기 이중층 커패시터 셀은 각각 하나의 제1 및 제2 전극과 그 사이에 형성된 분리막을 단위 셀로 했을 때, 상기 단위 셀이 복수 개 적층된 것일 수 있다.
상기 적층형 전기 이중층 커패시터 셀은 상기 제1 및 제2 전극에 각각 형성된 제1 및 제2 집전체를 추가로 포함할 수 있다.
본 실시형태에 따르면, 적층형 전기 이중층 커패시터 셀은 절연 테이프에 의하여 감싸져 있고, 상기 절연 테이프는 복수 개의 공극을 갖는다.
상기 절연 테이프에 의하여 제1 및 제2 전극과 분리막의 움직임이 최소화되고, 제1 및 제2 전극의 대향하는 면적이 넓어진다. 이에 따라 우수한 전기 용량을 구현할 수 있다.
또한, 절연 테이프에 형성된 공극에 의하여 전해액의 이동 경로가 확보되고, 전기 이중층 커패시터 셀 내에 전해액의 함침이 원활하게 이루어 진다.
또한, 적층형 전기 이중층 커패시터 셀에 포함되는 분리막은 복수 개의 개구부를 포함하여 전해액의 점성 및 이온의 크기에 제약없이 이온의 이동 경로가 확보되어 저항을 낮출 수 있다.
도 1a는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터를 나타내는 개략적인 사시도이고, 도 1b는 도 1a의 I-I'를 따라 취한 전기 이중층 커패시터를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 전기 이중층 커패시터 단위 셀을 나타내는 개략적인 사시도이다.
도 3는 본 발명의 다른 실시 형태에 따른 전기 이중층 커패시터를 나타내는 개략적인 사시도이다.
도 4는 본 발명의 또 다른 실시 형태에 따른 전기 이중층 커패시터를 나타내는 개략적인 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터를 나타내는 개략적인 사시도이고, 도 1b는 도 1a의 I-I'를 따라 취한 전기 이중층 커패시터를 나타내는 개략적인 단면도이다.
도 1a 및 도 1b를 참조하면, 본 실시 형태에 따른 전기 이중층 커패시터(100)는 적층형 전기 이중층 커패시터 셀(C)과 상기 적층형 전기 이중층 커패시터 셀을 감싸는 절연 테이프(120)를 포함한다.
상기 적층형 전기 이중층 커패시터 셀(C)은 서로 대향 배치되는 제1 및 제2전극(111, 112)과 그 사이에 형성된 이온 투과성 분리막(115)을 포함한다.
하나의 제1 및 제2 전극(111, 112)과 하나의 분리막(115)은 전기 이중층 커패시터의 단위 셀(110)을 구성하며, 복수 개의 단위 셀이 적층되면 보다 높은 전기 용량을 얻을 수 있다. 본 실시형태에서는 전기 이중층 커패시터의 단위 셀(110)이 복수 개 적층된 전기 이중층 커패시터 셀(C)을 나타내었다.
또한, 도시되지 않았으나 상기 적층형 전기 이중층 커패시터 셀은 단위 셀로 이루어질 수 있다.
도 2는 본 발명의 일 실시형태에 따른 전기 이중층 커패시터 단위 셀(110)을 나타내는 개략적인 사시도이다.
본 실시형태에 따른 전기 이중층 커패시터 단위 셀(110)은 서로 대향 배치되는 제1 및 제2 전극(111, 112)과 상기 제1 및 제2 전극 사이에 형성된 이온 투과성 분리막(115)을 포함한다.
상기 제1 및 제2 전극(111, 112)에는 각각 제1 및 제2 집전체(113, 114)가 형성될 수 있다.
상기 제1 및 제2 집전체(113, 114)에 전극 물질을 도포하여 제1 및 제2 전극을 형성할 수 있고, 제1 및 제2 집전체(113, 114)는 전극 물질이 형성되지 않은 제1 및 제2 단자 인출부(113a, 114a)를 가질 수 있다.
상기 전극 물질은 특별히 제한되지 않고, 당업계에서 사용되는 전극 재료를 사용할 수 있고, 예를 들면, 비표면적이 높은 활성탄 등을 이용할 수 있다.
제1 및 제2 집전체(113, 114)는 각각 상기 제1 및 제2 전극에 전기적 신호를 전달하기 위한 도전성 시트로서, 도전성 폴리머나 고무시트 또는 금속박(metallic foil)으로 이루어질 수 있다.
제1 및 제2 집전체(113, 114)는 전기 이중층 커패시터에 전기적 신호를 전달하기 위한 단자(미도시)와 연결되기 위하여 그 형상은 적절히 변경될 수 있다. 예를 들면 복수 개이 단위 셀이 적층된 이후에, 복수 개의 제1 및 제2 집전체(113, 114)의 제1 및 제2 단자 인출부(113a, 114a)는 하나로 모아지고, 일부 절곡된 형상을 가질 수 있다.
또한, 제1 및 제2 집전체를 포함하지 않는 경우라면, 전극 물질을 고체 상태의 시트로 제조하여, 제1 및 제2 전극을 제조할 수 있다.
상기 분리막(115)은 이온의 투과가 가능하도록 다공성 물질로 이루어질 수 있다. 이 경우, 다공성 물질의 예를 들면, 폴리프로필렌, 폴리에틸렌, 유리섬유 등을 들 수 있다.
상기 분리막(115)은 다공성 물질로써, 물질 자체에 미세 공극을 포함하고 있다. 본 실시형태에서, 상기 이온 투과성 분리막(115)은 상기 미세 공극 이외에 복수 개의 개구부(P)를 갖는다.
일반적으로 이온 투과성 분리막이 갖는 미세 공극은 평균 입경이 ㎛ 수준이다. 본 실시형태에서 상기 개구부의 평균 직경은 mm 수준의 크기를 가질 수 있다. 보다 구체적으로 상기 개구부의 평균 직경은 0.1 내지 1.0 mm일 수 있다.
전기 이중층 커패시터에서, 전해액 내의 이온 들은 전기장을 따라 이동하여 전극 표면에 흡착된다.
이때, 전해액 내의 이온들은 상기 이온 투과성 분리막을 통과하여 전극의 표면에 흡착된다. 이온 투과성 분리막(115)은 미세 공극을 포함하나, 본 실시형태에서는 보다 큰 크기의 개구부를 포함하여, 이온의 이동을 보다 원활하게 한다.
따라서, 전해액의 점성 및 이온의 크기에 제약없이 이온의 이동 경로가 확보되어 저항을 낮출 수 있다. 또한, 전해액의 함침 공정에서 전해액의 침투를 원활하게 할 수 있다.
본 실시형태에 따르면, 전기 이중층 커패시터(100)는 적층형 전기 이중층 커패시터 셀(C)을 감싸는 절연 테이프(120)를 포함한다.
본 실시형태에 따르면, 서로 대향하는 하나의 제1 및 제2 전극(111, 112)과 그 사이에 이온 투과성 분리막(115)을 적층하여 전기 이중층 커패시터 단위 셀(110)을 제조하고, 단위 셀(110)을 적층하여 적층형 전기 이중층 커패시터 셀(C)을 제조한다.
제1 및 제2 전극과 이온 투과성 분리막의 적층 공정 중 두 전극의 겹침 부분을 최대화하고, 이온 투과성 분리막과 전극의 움직임을 최소화하기 위하여, 전기 이중층 커패시터 셀은 절연성 테이프로 감싸 질 수 있다.
이 후 절연성 테이프로 감긴 전기 이중층 커패시터 셀은 진공 중에서 전해액으로 함침되어 진다. 함침 공정을 통하여 전해액은 전기 이중층 커패시터 셀에 깊숙히 침투해야 하며, 또 충분히 웨팅(wetting)되어져야 한다.
전해액은 양이온과 음이온으로 구성되며, 전압이 걸렸을 때, 각각 대향 전극으로 가서 전극에 흡착되어야 한다.
그러나, 절연성 테이프가 덮여진 부분에 의하여 전해액이 빠르게 침투하기 어려울 수 있다. 또한, 전해액의 침투는 전해액의 점성, 이온의 크기 및 이온의 이동 경로에 따라 영향을 받을 수 있고, 절연성 테이프에 의하여 전해액의 이동 경로가 방해받을 수 있다.
전해액이 전기 이중층 커패시터 셀에 충분히 침투되지 않으면, 전기 이중층 커패시터는 충방전 성능이 제대로 구현되기 어렵다. 이러한 문제는 단위 셀의 적층수가 증가할 수록 심각해진다.
본 실시형태에 따르면, 상기 절연성 테이프(120)는 복수 개의 공극(D)을 포함한다. 상기 공극에 의하여 전기 이중층 커패시터 셀 내에 전해액의 함침을 원활하게 한다. 절연성 테이프에 의하여 전극 및 이온 투과성 분리막의 적층 구조를 유지함과 동시에, 전해액의 이동 경로를 확보할 수 있다.
상기 공극의 모양은 특별히 제한되지 않으며, 원형, 세모형, 네모형 등 다양하게 설계될 수 있다.
또한, 공극의 크기는 특별히 제한되지 않으며, 적층형 전기 이중층 커패시터 셀의 크기 및 전해액의 종류 등을 고려하여 적절히 선택될 수 있다. 이에 제한되는 것은 아니나, 예를 들면 상기 공극의 평균 직경은 0.1 내지 5.0mm 일 수 있다.
또한, 상기 절연성 테이프(120)는 적층형 전기 이중층 커패시터 셀의 외면 전체 영역을 감싸도록 형성될 수 있다. 절연성 테이프의 면적은 적층형 전기 이중층 커패시터 셀 외면의 면적과 동일할 수 있다.
도 3는 본 발명의 다른 실시 형태에 따른 전기 이중층 커패시터를 나타내는 개략적인 사시도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 3을 참조하면, 본 실시 형태에 따른 전기 이중층 커패시터(200)는 적층형 전기 이중층 커패시터 셀(C)과 상기 적층형 전기 이중층 커패시터 셀을 감싸는 절연 테이프(220)를 포함한다.
상기 적층형 전기 이중층 커패시터 셀(C)은 복수 개의 단위 셀(210)이 적층된 것으로, 상기 적층형 전기 이중층 커패시터 셀을 하나의 절연성 테이프(220)가 감싸고 있다. 상기 절연 테이프(220)는 상기 적층형 전기 이중층 커패시터 셀(C)의 일 영역을 감싸는 것으로, 상기 절연 테이프(220)에 의하여 제1 및 제2 전극과 분리막의 움직임이 최소화되고, 전해액의 함침이 원활하게 이루어진다. 또한, 본 실시형태에서는 상기 절연성 테이프(220)의 형성 영역이 적어, 전해액의 침투가 방해되는 영역이 작다.
도 4는 본 발명의 또 다른 실시 형태에 따른 전기 이중층 커패시터를 나타내는 개략적인 사시도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 4를 참조하면, 본 실시 형태에 따른 전기 이중층 커패시터(300)는 적층형 전기 이중층 커패시터 셀(C)과 상기 적층형 전기 이중층 커패시터 셀을 감싸는 절연 테이프(320)를 포함한다.
상기 적층형 전기 이중층 커패시터 셀(C)은 복수 개의 단위 셀(310)이 적층된 것으로, 상기 적층형 전기 이중층 커패시터 셀(C)을 다수 개의 절연 테이프(321, 322, 323)가 감싸고 있다. 상기 절연 테이프(320)는 복수 개로 구성되며, 서로 이격되어 상기 적층형 전기 이중층 커패시터 셀 외면의 일부를 감싸고 있다.
상기 절연 테이프(320)에 의하여 제1 및 제2 전극과 분리막의 움직임이 최소화되고, 전해액의 함침이 원활하게 이루어진다. 또한, 본 실시형태에서는 상기 절연성 테이프(320)의 형성 영역이 적어, 전해액의 침투가 방해되는 영역이 작다.
100, 200, 300: 전기 이중층 커패시터 C: 적층형 전기 이중층 커패시터 셀
110, 210, 310: 단위셀 120, 220, 320: 절연 테이프
111, 112: 제1 및 제2 전극 113, 114: 제1 및 제2 집전체
115: 이온 투과성 분리막

Claims (11)

  1. 서로 대향 배치되는 제1 및 제2 전극과 그 사이에 형성된 이온 투과성 분리막을 구비하는 적층형 전기 이중층 커패시터 셀; 및
    상기 적층형 전기 이중층 커패시터 셀의 외면을 감싸며, 복수 개의 공극을 갖는 절연 테이프;
    를 포함하는 전기 이중층 캐패시터.
  2. 제1항에 있어서,
    상기 절연 테이프는 상기 적층형 전기 이중층 커패시터 셀의 외면 전체를 감싸는 것을 특징으로 하는 전기 이중층 커패시터.
  3. 제1항에 있어서,
    상기 절연 테이프는 상기 적층형 전기 이중층 커패시터 셀의 외면 일부를 감싸는 것을 특징으로 하는 전기 이중층 커패시터.
  4. 제1항에 있어서,
    상기 절연 테이프는 복수 개로 구성되며, 서로 이격되어 상기 적층형 전기 이중층 커패시터 셀의 외면 일부를 감싸는 것을 특징으로 하는 전기 이중층 커패시터.
  5. 제1항에 있어서,
    상기 적층형 전기 이중층 커패시터 셀은 각각 하나의 제1 및 제2 전극과 그 사이에 형성된 분리막을 포함하는 단위 셀인 것을 특징으로 하는 전기 이중층 커패시터.
  6. 제1항에 있어서,
    상기 적층형 전기 이중층 커패시터 셀은 각각 하나의 제1 및 제2 전극과 그 사이에 형성된 분리막을 단위 셀로 했을 때, 상기 단위 셀이 복수 개 적층된 것을 특징으로 하는 전기 이중층 커패시터.
  7. 제1항에 있어서,
    상기 분리막은 평균 직경이 0.1 내지 1.0 mm인 복수 개의 개구부를 갖는 것을 특징으로 하는 전기 이중층 커패시터.
  8. 제1항에 있어서,
    상기 적층형 전기 이중층 커패시터 셀은 상기 제1 및 제2 전극에 각각 형성된 제1 및 제2 집전체를 추가로 포함하는 것을 특징으로 하는 전기 이중층 커패시터.
  9. 서로 대향 배치되는 제1 및 제2 전극과 그 사이에 형성되는 이온 투과성 분리막이 구비된 전기 이중층 커패시터 셀을 포함하고,
    상기 분리막은 평균 직경이 0.1 내지 1.0 mm인 복수 개의 개구부를 갖는 전기 이중층 커패시터.
  10. 제9항에 있어서,
    상기 전기 이중층 커패시터 셀은 각각 하나의 제1 및 제2 전극과 그 사이에 형성된 분리막을 단위 셀로 했을 때, 상기 단위 셀이 복수 개 적층된 것을 특징으로 하는 전기 이중층 커패시터.
  11. 제9항에 있어서,
    상기 적층형 전기 이중층 커패시터 셀은 상기 제1 및 제2 전극에 각각 형성된 제1 및 제2 집전체를 추가로 포함하는 것을 특징으로 하는 전기 이중층 커패시터.
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