KR20110078741A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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박성훈
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주식회사 하이닉스반도체
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  • Read Only Memory (AREA)
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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 노멀 메모리 셀 및 다수의 엑스트라 셀을 포함하며, 상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 반도체 기판의 서로 다른 웰 영역에 형성되는 반도체 메모리 장치의 소거 동작 방법에 있어서, 상기 다수의 노멀 메모리 셀의 소거 동작시 상기 다수의 노멀 메모리 셀이 형성된 제1 웰 영역에 소거 전압을 인가하는 동시에 상기 다수의 엑스트라 셀이 형성된 제2 웰 영역에 상기 다수의 엑스트라 셀의 동작 전압이 인가되는 단계, 및 상기 다수의 엑스트라 셀의 소거 동작시 상기 제2 웰 영역에 소거 전압을 인가하는 동시에 상기 제1 웰 영역에 상기 다수의 노멀 메모리 셀의 동작 전압이 인가되는 단계를 포함하는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
메모리 셀, 엑스트라 셀, 소거 동작, 웰

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operation the same}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 소자는 프로그램 데이터를 저장하는 노멀 메모리 셀들과 소자의 주요 정보를 저장하는 엑스트라(extra) 셀들을 포함한다.
엑스트라 셀들은 원-타임-프로그래머블 셀(One-Time Programmable cell; OTP Cell), 유니크(unique) ID 셀, 리드(read) ID2 셀, 캠셀(CAM Cell) 등을 포함한다. 이러한 엑스트라 셀들은 단위 메모리(Single Memory) 또는 메모리 어레이(Memory Array) 형식으로 적용되며, 다이(Die) 또는 칩의 ID 표시와, 파라미터 값 설정(Parameter setting)과, 내부전압의 레벨 조절을 목적으로 주로 사용된다.
이러한 엑스트라 셀들은 일반적인 노멀 메모리 셀들 처럼 1K 내지 100K 사이클의 프로그램 소거 동작을 반복 수행하는 것이 아니라, 메모리 소자가 초기 출고되기전에 유저 데이터가 프로그램되거나, 메모리 소자의 초기 동작시 프로그램된 다.
도 1a 및 도 1b는 일반적인 반도체 메모리 소자의 노멀 메모리 셀들과 엑스트라 셀들의 배치를 나타내는 소자의 평면도 및 단면도이다.
도 1a 및 도 1b를 참조하면, 엑스트라 셀들(11)과 노멀 메모리 셀들(12)은 반도체 기판(10)의 동일한 P-Well(10A) 상에 형성된다. 이로 인하여 노멀 메모리 셀들(12)의 소거 동작시 P-Well(10A)과 연결된 금속 배선(13)을 통해 인가되는 고전위의 소거 전압이 인가되면, 동일한 P-Well(10A) 상에 형성된 엑스트라 셀들(11)에 웰 스트레스가 발생된다. 이로 인하여 엑스트라 셀들(11)은 문턱 전압 분포가 변화된다.
도 2는 초기 프로그램된 엑스트라 셀들의 문턱 전압 분포와 웰 스트레스 발생 후 엑스트라 셀들의 문턱 전압 분포를 나타내는 그래프이다.
도 2를 참조하면, 노멀 메모리 셀들의 소거 동작으로 인하여 엑스트라 셀들이 웰 스트레스를 받게되면 엑스트라 셀들의 문턱 전압 분포가 불규칙하게 변화된다. 이로 인하여 엑스트라 셀들에 프로그램된 다이(Die) 또는 칩의 ID 표시와, 파라미터 값 설정(Parameter setting)과, 내부전압의 레벨 조절을 위한 데이터들이 변화되어 소자 동작의 페일을 유발한다.
본 발명은 노멀 셀 블럭의 소거 동작시 엑스트라 블럭의 웰 스트레스를 방지하기 위한 반도체 메모리 장치 및 이의 소거 동작 방법에 관한 것이다.
이를 위해 본 발명은 반도체 기판에 형성된 제1 및 제2 웰 영역과, 상기 제1 웰 영역 상에 형성된 다수의 노멀 메모리 셀과, 상기 제2 웰 영역 상에 형성된 다수의 엑스트라 셀을 포함하며, 상기 다수의 노멀 셀의 소거 동작시 상기 제1 웰 영역에 소거 전압이 인가되고 상기 제2 웰 영역에는 상기 다수의 엑스트라 셀의 동작 전압이 인가되며, 상기 다수의 엑스트라 셀의 소거 동작시 상기 제2 웰 영역에 소거 전압이 인가되고, 상기 제1 웰 영역에는 상기 다수의 노멀 메모리 셀의 동작 전압이 인가된다.
상기 제1 웰 영역과 연결된 제1 금속 배선, 및 상기 제2 웰 영역과 연결된 제2 금속 배선을 더 포함한다.
상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 상기 반도체 기판 상에 인접하게 형성된다.
상기 엑스트라 블럭은 원-타임-프로그래머블 셀(One-Time Programmable cell; OTP Cell) 블럭, 유니크(unique) ID 블럭, 리드(read) ID2 블럭, 캠셀(CAM Cell) 블럭을 포함한다.
상기 다수의 엑스트라 셀은 다이(Die) 또는 칩의 ID 표시와, 파라미터 값 설정(Parameter setting)과, 내부전압의 레벨 조절을 위한 데이터들이 프로그램된다.
또한, 본 발명은반도체 기판 상에 형성된 다수의 노멀 메모리 셀 및 다수의 엑스트라 셀을 포함하며, 상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 상기 반도체 기판의 서로 다른 웰 영역에 배치된다.
상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 상기 반도체 기판 상에 인접하게 배치된다.
상기 다수의 엑스트라 셀은 원-타임-프로그래머블 셀(One-Time Programmable cell; OTP Cell), 유니크(unique) ID 셀, 리드(read) ID2 셀, 캠셀(CAM Cell)을 포함한다.
상기 다수의 엑스트라 셀은 다이(Die) 또는 칩의 ID 표시와, 파라미터 값 설정(Parameter setting)과, 내부전압의 레벨 조절을 위한 데이터들이 프로그램된다.
또한 본 발명은 다수의 노멀 메모리 셀 및 다수의 엑스트라 셀을 포함하며, 상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 반도체 기판의 서로 다른 웰 영역에 형성되는 반도체 메모리 장치의 소거 동작 방법에 있어서, 상기 다수의 노멀 메모리 셀의 소거 동작시 상기 다수의 노멀 메모리 셀이 형성된 제1 웰 영역에 소거 전압을 인가하는 동시에 상기 다수의 엑스트라 셀이 형성된 제2 웰 영역에 상기 다수의 엑스트라 셀의 동작 전압이 인가되는 단계, 및 상기 다수의 엑스트라 셀의 소거 동작시 상기 제2 웰 영역에 소거 전압을 인가하는 동시에 상기 제1 웰 영역에 상기 다수의 노멀 메모리 셀의 동작 전압이 인가되는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 3a 및 도 3b는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100)은 P형 서브(P-sub) 기판에 이온 주입 공정을 실시하여 형성된 N 웰(N-Well) 영역과 N 웰(N-Well) 영역의 표면 일정 영역에 형성된 P 웰(P-Well) 영역을 포함한다. 이때, 하나의 N 웰(N-Well) 영역의 표면 영역에 형성된 P 웰(P-Well) 영역은 두개 이상 형성될 수 있으며, 본원 발명의 실시 예에서는 설명의 편의상 제1 P 웰 영역(111)과 제2 P 웰 영역(112)을 도시 및 기재한다.
제1 P 웰 영역(111) 상에는 다수의 노멀 메모리 셀들(120)이 형성되고, 제2 P 웰 영역(112) 상에는 다수의 엑스트라 셀들(130)이 형성된다.
다수의 노멀 메모리 셀들(120)은 반도체 메모리 소자의 일반적인 프로그램, 독출, 및 소거 동작을 반복 실시한다.
다수의 엑스트라 셀들(130)은 원-타임-프로그래머블 셀(One-Time Programmable cell; OTP Cell), 유니크(unique) ID 셀, 리드(read) ID2 셀, 캠셀(CAM Cell) 등을 포함한다. 다수의 엑스트라 셀들(120)은 다이(Die) 또는 칩의 ID 표시와, 파라미터 값 설정(Parameter setting)과, 내부전압의 레벨 조절을 위한 데이터들이 프로그램된다.
상술한 다수의 노멀 메모리 셀들(120)과 다수의 엑스트라 셀들(130)은 반도체 기판(100) 상에 인접하게 형성된다. 즉, 다수의 노멀 메모리 셀들(120)이 일정한 배열로 배치되고, 노멀 셀 메모리 셀들(120)의 인접한 반도체 기판(100) 상에 엑스트라 셀들(130)이 일정한 배열로 배치된다.
제1 P 웰 영역(111)은 다수의 노멀 메모리 셀들(120)의 소거 동작시 소거 전압이 인가되는 제1 금속 배선(141)과 연결된다.
제2 P 웰 영역(112)은 다수의 엑스트라 셀들(130)의 소거 동작시 소거 전압이 인가되는 제2 금속 배선(142)과 연결된다.
상술한 바와 같이 본원 발명의 실시 예에 따른 반도체 메모리 소자는 다수의 노멀 메모리 셀들(120)과 다수의 엑스트라 셀들(130)은 서로 다른 P 웰 영역 상에 형성되며, 제1 P 웰 영역(111) 및 제2 P 웰 영역(112)은 소거 동작시 소거 전압이 인가되는 제1 금속 배선(141) 및 제2 금속 배선(142)과 각각 연결된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 메모리 소자의 노멀 셀 블럭 및 엑스트라 블럭의 소거 동작시 인가되는 소거 전압을 나타내는 신호 파형도이다.
도 3a 및 도 3b, 도 4a 및 도 4b를 참조하면, 노멀 메모리 셀들(120)의 소거 동작시에는 노멀 메모리 셀들(120)이 형성된 제1 P 웰 영역(111)에 제1 금속 배선(141)을 통해 소거 전압이 인가된다. 이때 엑스트라 셀들(130)이 형성된 제2 P 웰 영역(112)에는 엑스트라 셀들(130)의 동작에 대응하는 동작 전압 예를 들어 프로그램 동작시 및 독출 동작시에 대응하는 전압이 안가된다. 반대로 엑스트라 셀들(130)의 소거 동작시에는 엑스트라 셀들(130)이 형성된 제2 P 웰 영역(112)에 제2 금속 배선(142)을 통해 소거 전압이 인가된다. 이때 노멀 메모리 셀들(120)이 형성된 제1 P 웰 영역(111)에는 노멀 메모리 셀들(120)의 동작에 대응하는 동작 전압 예를 들어 로그램 동작시 및 독출 동작시에 대응하는 전압이 안가된다.
상술한 것과 같이 노멀 메모리 셀들(120)과 엑스트라 셀들(130)은 서로 다른 P웰에 형성되므로, 노멀 메모리 셀들(120)의 소거 동작시 엑스트라 셀들(130)이 형성된 제2 P 웰 영역(112)에 소거 전압이 인가되지 않아 엑스트라 셀들(130)은 웰 스트레스를 받지 않는다. 이로 인하여 엑스트라 셀들(130)은 웰 스트레스에 의한 문턱 전압 변화가 방지된다. 또한 엑스트라 셀들(130)의 소거 동작시 노멀 메모리 셀들(120)은 제1 P웰 영역(111)에 소거 전압이 인가되지 않아 웰 스트레스를 받지 않는다. 이로 인하여 노멀 메모리 셀들(120)은 웰 스트레스에 의한 문턱 전압 변화가 방지된다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이 다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 일반적인 반도체 메모리 소자의 노멀 셀 블럭과 엑스트라 블럭의 배치를 나타내는 소자의 단면도이다.
도 2는 초기 프로그램된 엑스트라 블럭의 문턱 전압 분포와 웰 스트레스 발생 후 엑스트라 블럭의 문턱 전압 분포를 나타내는 그래프이다.
도 3은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 단면도이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 메모리 소자의 노멀 셀 블럭 및 엑스트라 블럭의 소거 동작시 인가되는 소거 전압을 나타내는 신호 파형도이다.
<도면의 주요 부호에 대한 설명>
100 : 반도체 기판 111, 112 : 제1 및 제2 P웰 영역
120 : 노멀 셀 블럭 130 : 엑스트라 블럭
141, 142 : 제1 및 제2 금속 배선

Claims (10)

  1. 반도체 기판에 형성된 제1 및 제2 웰 영역;
    상기 제1 웰 영역 상에 형성된 다수의 노멀 메모리 셀;
    상기 제2 웰 영역 상에 형성된 다수의 엑스트라 셀을 포함하며,
    상기 다수의 노멀 셀의 소거 동작시 상기 제1 웰 영역에 소거 전압이 인가되고 상기 제2 웰 영역에는 상기 다수의 엑스트라 셀의 동작 전압이 인가되며, 상기 다수의 엑스트라 셀의 소거 동작시 상기 제2 웰 영역에 소거 전압이 인가되고, 상기 제1 웰 영역에는 상기 다수의 노멀 메모리 셀의 동작 전압이 인가되는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 제1 웰 영역과 연결된 제1 금속 배선; 및
    상기 제2 웰 영역과 연결된 제2 금속 배선을 더 포함하는 반도체 메모리 장치.
  3. 청구항 1에 있어서,
    상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 상기 반도체 기판 상에 인접하게 형성된 반도체 메모리 장치.
  4. 청구항 1에 있어서,
    상기 엑스트라 블럭은 원-타임-프로그래머블 셀(One-Time Programmable cell; OTP Cell) 블럭, 유니크(unique) ID 블럭, 리드(read) ID2 블럭, 캠셀(CAM Cell) 블럭을 포함하는 반도체 메모리 장치.
  5. 청구항 1에 있어서,
    상기 다수의 엑스트라 셀은 다이(Die) 또는 칩의 ID 표시와, 파라미터 값 설정(Parameter setting)과, 내부전압의 레벨 조절을 위한 데이터들이 프로그램되는 반도체 메모리 장치.
  6. 반도체 기판 상에 형성된 다수의 노멀 메모리 셀 및 다수의 엑스트라 셀을 포함하며,
    상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 상기 반도체 기판의 서로 다른 웰 영역에 배치되는 반도체 메모리 장치.
  7. 청구항 6에 있어서,
    상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 상기 반도체 기판 상에 인접하게 배치된 반도체 메모리 장치.
  8. 청구항 6에 있어서,
    상기 다수의 엑스트라 셀은 원-타임-프로그래머블 셀(One-Time Programmable cell; OTP Cell), 유니크(unique) ID 셀, 리드(read) ID2 셀, 캠셀(CAM Cell)을 포함하는 반도체 메모리 장치.
  9. 청구항 6에 있어서,
    상기 다수의 엑스트라 셀은 다이(Die) 또는 칩의 ID 표시와, 파라미터 값 설정(Parameter setting)과, 내부전압의 레벨 조절을 위한 데이터들이 프로그램되는 반도체 메모리 장치.
  10. 다수의 노멀 메모리 셀 및 다수의 엑스트라 셀을 포함하며, 상기 다수의 노멀 메모리 셀과 상기 다수의 엑스트라 셀은 반도체 기판의 서로 다른 웰 영역에 형 성되는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 다수의 노멀 메모리 셀의 소거 동작시 상기 다수의 노멀 메모리 셀이 형성된 제1 웰 영역에 소거 전압을 인가하는 동시에 상기 다수의 엑스트라 셀이 형성된 제2 웰 영역에 상기 다수의 엑스트라 셀의 동작 전압이 인가되는 단계; 및
    상기 다수의 엑스트라 셀의 소거 동작시 상기 제2 웰 영역에 소거 전압을 인가하는 동시에 상기 제1 웰 영역에 상기 다수의 노멀 메모리 셀의 동작 전압이 인가되는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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