KR20110078639A - Method of manufacturing a semiconductor light emitting device - Google Patents

Method of manufacturing a semiconductor light emitting device Download PDF

Info

Publication number
KR20110078639A
KR20110078639A KR1020090135498A KR20090135498A KR20110078639A KR 20110078639 A KR20110078639 A KR 20110078639A KR 1020090135498 A KR1020090135498 A KR 1020090135498A KR 20090135498 A KR20090135498 A KR 20090135498A KR 20110078639 A KR20110078639 A KR 20110078639A
Authority
KR
South Korea
Prior art keywords
substrate
light emitting
emitting device
manufacturing
layer
Prior art date
Application number
KR1020090135498A
Other languages
Korean (ko)
Other versions
KR101124474B1 (en
Inventor
전수근
박은현
김종원
박준천
Original Assignee
주식회사 세미콘라이트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 세미콘라이트 filed Critical 주식회사 세미콘라이트
Priority to KR1020090135498A priority Critical patent/KR101124474B1/en
Priority to US13/498,656 priority patent/US8431939B2/en
Priority to PCT/KR2010/005250 priority patent/WO2011040703A2/en
Publication of KR20110078639A publication Critical patent/KR20110078639A/en
Application granted granted Critical
Publication of KR101124474B1 publication Critical patent/KR101124474B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

PURPOSE: A method of manufacturing a semiconductor light emitting device is provided to prevent damage to a semiconductor layer due to laser by controlling the size of an opening through adjusting of a growth suppression zone. CONSTITUTION: In a method of manufacturing a semiconductor light emitting device, a substrate(10) having a first side and a second side is prepared. An n-type semiconductor layer(30), an active layer(40), and a p-type semiconductor layer(50) are formed on the substrate. A hole(11) is formed in the substrate through laser processing . A growth suppression zone controlling the growth of a plurality of semiconductor layers is formed in the substrate. An electrical path is formed in the substrate corresponding to the growth suppression zone.

Description

반도체 발광소자를 제조하는 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR LIGHT EMITTING DEVICE}METHODS OF MANUFACTURING A SEMICONDUCTOR LIGHT EMITTING DEVICE

본 개시(Disclosure)는 전체적으로 반도체 발광소자를 제조하는 방법에 관한 것으로, 특히 발광소자 형성 과정에서 반도체층의 손상을 줄일 수 있는 반도체 발광소자를 제조하는 방법에 관한 것이다.The present disclosure relates to a method of manufacturing a semiconductor light emitting device as a whole, and more particularly, to a method of manufacturing a semiconductor light emitting device capable of reducing damage to a semiconductor layer during a light emitting device forming process.

여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다. 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물롤 이루어진다. 이외에도 적색 발광에 사용되는 GaAs계 반도체 발광소자 등을 예로 들 수 있다.Here, the semiconductor light emitting device refers to a semiconductor optical device that generates light through recombination of electrons and holes, for example, a group III nitride semiconductor light emitting device. The group III nitride semiconductor consists of a compound of Al (x) Ga (y) In (1-x-y) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). In addition, GaAs type semiconductor light emitting elements used for red light emission, etc. are mentioned.

여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).This section provides background information related to the present disclosure which is not necessarily prior art.

도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500), p형 3족 질화물 반도체층(500) 위에 형성되는 전류 확산 전극(600), 전류 확산 전극(600) 위에 형성되는 p측 전극(700), p형 3족 질화물 반도체층(500)과 활성층(400)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(300) 위에 형성되는 n측 전극(800), 그리고 보호막(900)을 포함한다.1 is a view illustrating an example of a conventional Group III nitride semiconductor light emitting device, wherein the Group III nitride semiconductor light emitting device is grown on the substrate 100, the buffer layer 200 grown on the substrate 100, and the buffer layer 200. n-type group III nitride semiconductor layer 300, an active layer 400 grown on the n-type group III nitride semiconductor layer 300, p-type group III nitride semiconductor layer 500, p-type 3 grown on the active layer 400 The current diffusion electrode 600 formed on the group nitride semiconductor layer 500, the p-side electrode 700 formed on the current diffusion electrode 600, the p-type group III nitride semiconductor layer 500 and the active layer 400 are mesas. And an n-side electrode 800 and a passivation layer 900 formed on the etched and exposed n-type group III nitride semiconductor layer 300.

기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 3족 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. SiC 기판이 사용될 경우에 n측 전극(800)은 SiC 기판 측에 형성될 수 있다.As the substrate 100, a GaN-based substrate is used as the homogeneous substrate, and a sapphire substrate, a SiC substrate, or a Si substrate is used as the heterogeneous substrate. Any substrate may be used as long as the group III nitride semiconductor layer can be grown. When a SiC substrate is used, the n-side electrode 800 may be formed on the SiC substrate side.

기판(100) 위에 성장되는 3족 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.Group III nitride semiconductor layers grown on the substrate 100 are mainly grown by MOCVD (organic metal vapor growth method).

버퍼층(200)은 이종기판(100)과 3족 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 기재되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/154454호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 기재되어 있다. 바람 직하게는 n형 3족 질화물 반도체층(300)의 성장에 앞서 도핑되지 않는 GaN층이 성장되며, 이는 버퍼층(200)의 일부로 보아도 좋고, n형 3족 질화물 반도체층(300)의 일부로 보아도 좋다.The buffer layer 200 is intended to overcome the difference in lattice constant and thermal expansion coefficient between the dissimilar substrate 100 and the group III nitride semiconductor, and US Pat. A technique for growing an AlN buffer layer having a thickness of US Pat. No. 5,290,393 describes Al (x) Ga (1-x) N having a thickness of 10 kPa to 5000 kPa at a temperature of 200 to 900 C on a sapphire substrate. (0 ≦ x <1) A technique for growing a buffer layer is described, and US Patent Publication No. 2006/154454 discloses growing a SiC buffer layer (seed layer) at a temperature of 600 ° C. to 990 ° C., followed by In (x Techniques for growing a Ga (1-x) N (0 <x≤1) layer are described. Preferably, the undoped GaN layer is grown prior to the growth of the n-type group III nitride semiconductor layer 300, which may be viewed as part of the buffer layer 200 or as part of the n-type group III nitride semiconductor layer 300. good.

n형 3족 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 기재되어 있다.In the n-type group III nitride semiconductor layer 300, at least a region (n-type contact layer) in which the n-side electrode 800 is formed is doped with impurities, and the n-type contact layer is preferably made of GaN and doped with Si. . U. S. Patent No. 5,733, 796 describes a technique for doping an n-type contact layer to a desired doping concentration by controlling the mixing ratio of Si and other source materials.

활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다.The active layer 400 is a layer that generates photons (light) through recombination of electrons and holes, and is mainly composed of In (x) Ga (1-x) N (0 <x≤1), and one quantum well layer (single quantum wells) or multiple quantum wells.

p형 3족 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/157714호에는 p형 3족 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 3족 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 기재되어 있다.The p-type III-nitride semiconductor layer 500 is doped with an appropriate impurity such as Mg, and has an p-type conductivity through an activation process. U.S. Patent No. 5,247,533 describes a technique for activating a p-type group III nitride semiconductor layer by electron beam irradiation, and U.S. Patent No. 5,306,662 annealing at a temperature of 400 DEG C or higher to provide a p-type group III nitride semiconductor layer. A technique for activating is described, and US Patent Publication No. 2006/157714 discloses a p-type III-nitride semiconductor layer without an activation process by using ammonia and a hydrazine-based source material together as a nitrogen precursor for growing the p-type III-nitride semiconductor layer. Techniques for having this p-type conductivity have been described.

전류 확산 전극(600)은 p형 3족 질화물 반도체층(500) 전체로 전류가 잘 공 급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 3족 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 3족 질화물 반도체층(500)과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극(light-transmitting electrode)에 관한 기술이 기재되어 있으며, 미국특허 제6,515,306호에는 p형 3족 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 기재되어 있다.The current spreading electrode 600 is provided to supply the current well to the entire p-type group III nitride semiconductor layer 500. US Patent No. 5,563,422 is formed over almost the entire surface of the p-type group III nitride semiconductor layer. And a light-transmitting electrode made of Ni and Au in ohmic contact with the p-type III-nitride semiconductor layer 500 and described in US Patent No. 6,515,306 on the p-type III-nitride semiconductor layer. A technique has been described in which an n-type superlattice layer is formed and then a translucent electrode made of indium tin oxide (ITO) is formed thereon.

한편, 전류 확산 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 기술을 플립칩(flip chip) 기술이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 기재되어 있다.On the other hand, the current diffusion electrode 600 may be formed to have a thick thickness so as not to transmit light, that is, to reflect the light toward the substrate side, this technique is referred to as flip chip (flip chip) technology. U. S. Patent No. 6,194, 743 describes a technique relating to an electrode structure including an Ag layer having a thickness of 20 nm or more, a diffusion barrier layer covering the Ag layer, and a bonding layer made of Au and Al covering the diffusion barrier layer.

p측 전극(700)과 n측 전극(800)은 전류의 공급을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극을 Ti과 Al으로 구성한 기술이 기재되어 있다.The p-side electrode 700 and the n-side electrode 800 are for supply of current, and US Patent No. 5,563,422 describes a technique in which the n-side electrode is composed of Ti and Al.

보호막(900)은 이산화규소와 같은 물질로 형성되며, 생략될 수도 있다.The passivation layer 900 is formed of a material such as silicon dioxide and may be omitted.

한편, n형 3족 질화물 반도체층(300)이나 p형 3족 질화물 반도체층(500)은 단일의 층이나 복수개의 층으로 구성될 수 있으며, 최근에는 레이저 또는 습식 식각을 통해 기판(100)을 3족 질화물 반도체층들로부터 분리하여 수직형 발광소자를 제조하는 기술이 도입되고 있다.Meanwhile, the n-type III-nitride semiconductor layer 300 or the p-type III-nitride semiconductor layer 500 may be composed of a single layer or a plurality of layers, and recently, the substrate 100 may be formed by laser or wet etching. A technique for manufacturing a vertical light emitting device by separating from group III nitride semiconductor layers has been introduced.

도 2 및 도 3은 일본공개특허공보 제H08-083929호에 기재된 반도체 발광소자의 예들을 나타내는 도면으로서, n측 전극(800)이 도전성 물질로 이루어져 기 판(100)의 후면에 위치해 있으며, n측 전극(800)은 기판(100)과 반도체층(200,300)에 형성된 홀(110)을 통해 n형 질화물 반도체층(300)과 전기적으로 연통한다. 이러한 형태의 수직 구조 발광소자를 형성하기 위해서는, n측 전극(800)이 전기 절연체인 기판(100)의 후면에 위치하는 것의 대가로, 기판(100)에 전기적 통로(810)의 형성이 필요한데, 홀(110)을 레이저를 이용하여 형성하는 과정에서 n형 질화물 반도체층(300)에 손상을 가져오는 문제점이 있다.2 and 3 show examples of the semiconductor light emitting device disclosed in Japanese Patent Application Laid-Open No. H08-083929, wherein the n-side electrode 800 is made of a conductive material and is positioned on the rear surface of the substrate 100. The side electrode 800 is in electrical communication with the n-type nitride semiconductor layer 300 through the holes 110 formed in the substrate 100 and the semiconductor layers 200 and 300. In order to form the vertical structure light emitting device of this type, an electrical passage 810 needs to be formed in the substrate 100 in exchange for the n-side electrode 800 located on the rear surface of the substrate 100 which is an electrical insulator. In the process of forming the hole 110 by using a laser, there is a problem of damaging the n-type nitride semiconductor layer 300.

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described later in the Specification for Implementation of the Invention.

여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).SUMMARY OF THE INVENTION Herein, a general summary of the present disclosure is provided, which should not be construed as limiting the scope of the present disclosure. of its features).

본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 제1 면과 제2 면을 가지는 기판; 기판의 제1 면 측에 위치하는 복수의 반도체층;으로서, 제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 이용해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차로 적층된 복수의 반도체층; 제2 면으로부터 제1 면으로 이어지며 복수의 반도체층과 전기적으로 연통하는 전기적 통로;를 구비하는 반도체 발광소자를 제조하는 방법에 있어서, 기판에, 복수의 반도체층의 성장을 억제하는 성장 억제 영역을 형성하는 단계; 기판에, 성장 억제 영역의 상부에 개구부를 가지는 복수의 반도체층을 성장시키는 단계; 그리고, 성장 억제 영역에 대응하는 기판 부분에 전기적 통로를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법이 제공된다.According to one aspect of the disclosure, a substrate having a first side and a second side; A plurality of semiconductor layers located on the first surface side of the substrate, comprising: a first semiconductor layer having a first conductivity, an active layer for generating light by recombination of electrons and holes, and a second conductive layer having a second conductivity different from the first conductivity A plurality of semiconductor layers in which two semiconductor layers are sequentially stacked; A method for manufacturing a semiconductor light emitting device comprising: an electrical passage extending from a second surface to a first surface and in electrical communication with a plurality of semiconductor layers, the method comprising: a growth inhibition region for inhibiting growth of a plurality of semiconductor layers on a substrate; Forming a; Growing a plurality of semiconductor layers having openings in the growth inhibition region on the substrate; And forming an electrical passage in the portion of the substrate corresponding to the growth inhibition region.

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described later in the Specification for Implementation of the Invention.

이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)). The present disclosure will now be described in detail with reference to the accompanying drawing (s).

도 4는 본 개시에 따른 반도체 발광소자의 일 예를 그 제조 방법의 일 예와 함께 나타내는 도면으로서, 먼저 기판(10) 위에, n형 반도체층(30), 활성층(40) 그리고 p형 반도체층(50)이 형성된다. 기판(10)의 예로 절연성 기판인 사파이어 기판을 들 수 있으며, 이때 사용되는 반도체는 3족 질화물 반도체층일 수 있다. 바람직하게는 n형 질화물 반도체층의 성장에 앞서 버퍼층이 사용될 수 있다.4 is a view illustrating an example of a semiconductor light emitting device according to the present disclosure together with an example of a method of manufacturing the same. First, an n-type semiconductor layer 30, an active layer 40, and a p-type semiconductor layer are formed on a substrate 10. 50 is formed. An example of the substrate 10 may include an sapphire substrate which is an insulating substrate, and the semiconductor used may be a group III nitride semiconductor layer. Preferably, a buffer layer may be used prior to the growth of the n-type nitride semiconductor layer.

다음으로, 식각 공정을 통해, n형 반도체층(30), 활성층(40) 그리고 p형 반도체층(50)의 일부가 제거된다. 이때 n형 반도체층(30)이 완전히 제거되어 기판(10)이 노출되는 것이 바람직한데, 이는 후술하는 레이저 공정에서 발생하는 열에 의해 반도체층(30,40,50)이 손상되는 것을 확실히 방지하기 위해서이다. 식각은 RIE, RIBE, ICP 등의 건식 식각을 통해 행해질 수 있으며, 노출되는 직경의 크기는 30um ~ 300um 정도가 적당하다.Next, a portion of the n-type semiconductor layer 30, the active layer 40 and the p-type semiconductor layer 50 are removed through an etching process. In this case, it is preferable that the n-type semiconductor layer 30 is completely removed and the substrate 10 is exposed. This is to prevent the semiconductor layers 30, 40, and 50 from being damaged by heat generated in a laser process described later. to be. Etching may be performed through dry etching such as RIE, RIBE, ICP, etc., and the size of the exposed diameter is about 30 μm to 300 μm.

다음으로, 기판(10)에 홀(11)을 형성한다. 홀(11)은 레이저 가공을 통해 형성될 수 있다. 사용되는 레이저는 diode-pumped(UV) laser가 적당하며, 홀의 크기는 10~40um정도가 적당하고, 그 깊이는 60um ~ 300um 정도가 적당하다.Next, the holes 11 are formed in the substrate 10. The hole 11 may be formed through laser processing. The laser used is a diode-pumped (UV) laser, suitable for the hole size of 10 ~ 40um, the depth of 60um ~ 300um is appropriate.

다음으로, 마스크(1)를 형성한다. 마스크(1) 물질의 예로 SiO2를 들 수 있다.Next, the mask 1 is formed. An example of the mask 1 material is SiO 2 .

다음으로, 식각을 통해, 홀(11)의 입구를 확장하여, 확장부(11a)를 형성한다. 식각은 예를 들어 인산용액을 200도 이상의 온도로 올린 후, 5분 정도면 확장부(11a)를 형성할 수 있다.Next, through the etching, the inlet of the hole 11 is expanded to form the extension portion 11a. For example, after the phosphoric acid solution is raised to a temperature of 200 degrees or more, the etching portion may form the extension part 11a in about 5 minutes.

다음으로, 마스크(1)를 제거하고, 포토리소그라피 공정을 거쳐, 도 1에 도시된 발광소자에서와 마찬가지로 전류 확산 전극(60), p측 전극(70) 그리고 n측 전극(80)을 형성한다. 전류 확산 전극(60)은 ITO와 같은 물질로 된 투광성 전극으로 기능할 수도 있으며, 반사판으로 이루어질 수도 있다. n측 전극(80)은 Cr,Ti,Al,Pt,Au,TiW,Ni,Cu과 같은 물질 또는 이들의 조합으로 이루어질 수 있다. n측 전극(80)을 형성하기 위한 n형 반도체층(30)의 노출은 기판(10)을 노출하는 공정에 앞서 행해질 수도 있다. n측 전극(80)은 n형 반도체층(30)으로부터 노출된 기판(10)의 면, 확장부(11a)를 거쳐 홀(11)로 이어지며, n형 반도체층(30)을 턱으로 하여 기판(10) 위에서 계단 즉, 단차(80a; step)를 가진다.Next, the mask 1 is removed and a photolithography process is performed to form the current diffusion electrode 60, the p-side electrode 70, and the n-side electrode 80 as in the light emitting device shown in FIG. 1. . The current spreading electrode 60 may function as a light transmissive electrode made of a material such as ITO, or may be formed of a reflecting plate. The n-side electrode 80 may be made of a material such as Cr, Ti, Al, Pt, Au, TiW, Ni, Cu, or a combination thereof. The exposure of the n-type semiconductor layer 30 for forming the n-side electrode 80 may be performed prior to the process of exposing the substrate 10. The n-side electrode 80 is connected to the hole 11 through the surface 11 of the substrate 10 exposed from the n-type semiconductor layer 30 and the expansion portion 11a, and the n-type semiconductor layer 30 is a jaw. It has a step, ie a step 80a, on the substrate 10.

이후, 기판(10)을 연마하여 홀(11)이 관통되도록 한 다음, 분리하는 공정(예: 스크라이빙 및 브레이킹 공정)을 통해 개별 칩으로 만들 수 있다.Thereafter, the substrate 10 may be polished to allow the holes 11 to penetrate, and then separated into separate chips (eg, a scribing and breaking process).

이러한 발광소자 또는 발광소자의 제조 방법을 통해, n측 전극(80)이 기판(10)의 반도체층(30,40,50)으로부터의 분리없이도, 기판(10)의 후면과 연통할 수 있게 된다. 또한 레이저를 이용한 홀(11)의 형성에 있어 반도체층(30,40,50)의 손 상을 최소화할 수 있게 된다. 바람직하게는 홀(11)이 확장부(11a)를 구비함으로써, n측 전극(80)의 홀(11)로의 이어짐을 확실히 할 수 있게 된다.Through the light emitting device or the method of manufacturing the light emitting device, the n-side electrode 80 can communicate with the rear surface of the substrate 10 without being separated from the semiconductor layers 30, 40, and 50 of the substrate 10. . In addition, damage to the semiconductor layers 30, 40, and 50 may be minimized in forming the holes 11 using the laser. Preferably, since the hole 11 is provided with the expansion part 11a, it can be ensured that the n-side electrode 80 is connected to the hole 11.

도 5는 본 개시에 따른 반도체 발광소자의 다른 예를 그 제조 방법의 일 예와 함께 나타내는 도면으로서, 도 4에 도시된 발광소자와 달리, 기판(10)을 연마하기에 앞서, 마스크(2)를 형성한다. 예를 들어, 마스크(2)는 SiO2, 포토리지스트 등으로 형성될 수 있다.FIG. 5 is a view illustrating another example of a semiconductor light emitting device according to the present disclosure together with an example of a method of manufacturing the same. Unlike the light emitting device shown in FIG. 4, prior to polishing the substrate 10, the mask 2 may be used. To form. For example, the mask 2 may be formed of SiO 2 , photoresist, or the like.

다음으로, 홀 삽입재(81; Hole Insert)를 형성한다. 홀 삽입재(81)는 후술하는 공정에서 사용되는 금속재, 페이스트 등이 홀(11)을 통해 반도체층(30,40,50) 측으로 이동하는 것을 막는 기능을 하거나, n측 전극(80)과 기판(10) 후면 측의 전기적 연결을 확실히 하는데 이용된다. 홀 삽입재(81)가 도전 물질로 형성되는 경우에, 도금을 통해 형성될 수 있다. 도금 물질로는 Cu,Ni,Au,Ag,Al등을 들 수 있으며, 도금 방법으로는 전해 도금, 비전해 도금과 같은 방법이 사용될 수 있다. 예를 들어, 구리 전해 도금의 경우에, cuprabase50을 도금액으로 하여, 50mA 전류를 사용하여 도금할 수 있다. 이때 공정시간은 100분정도 소요된다.Next, a hole insert 81 is formed. The hole insert 81 serves to prevent metal materials, pastes, and the like, which are used in the process described later, from moving to the semiconductor layers 30, 40, and 50 through the holes 11, or the n-side electrode 80 and the substrate. (10) Used to ensure electrical connection on the back side. When the hole insert 81 is formed of a conductive material, it may be formed through plating. The plating material may be Cu, Ni, Au, Ag, Al, and the like, and the plating method may be a method such as electrolytic plating or non-electrolytic plating. For example, in the case of copper electroplating, plating may be performed using 50 mA current using cuprabase 50 as a plating solution. The process takes about 100 minutes.

다음으로, p측 전극(70)이 노출된 보호막(90)을 형성한다. 마스크(2) 물질로 SiO2가 사용된 경우에, 포토리지스트가 사용된 경우와 비교하여, 단순히 p측 전극(70) 위의 SiO2를 제거함으로써 공정을 완료할 수 있다.Next, the protective film 90 in which the p-side electrode 70 is exposed is formed. When SiO 2 is used as the mask 2 material, the process can be completed by simply removing SiO 2 on the p-side electrode 70 as compared with the case where photoresist is used.

다음으로, 기판(10)이 연마되고, 홀 삽입재(81)가 노출된 상태에서 기판(10)의 후면 전체 또는 일부에 후면 전극(82)을 형성한다. 후면 전극(82)은 기판(10) 후면 전체에 형성되어 반사판으로 기능하거나, 일부에 형성되어 플립칩의 패드로서 기능할 수 있다. 후면 전극(82)을 반사판으로 사용하는 경우에, 기판(10)과 후면 전극(82) 사이에 SiO2, TiO2, CaF, MgF 등과 같은 물질로 된 층(85)을 도입함으로써, 발광소자의 광취출효율을 높일 수 있다.Next, the substrate 10 is polished, and the rear electrode 82 is formed on the whole or part of the rear surface of the substrate 10 with the hole insert 81 exposed. The back electrode 82 may be formed on the entire back surface of the substrate 10 to function as a reflecting plate, or may be formed on a portion of the back electrode 82 to function as a pad of a flip chip. In the case where the back electrode 82 is used as a reflecting plate, a layer 85 made of a material such as SiO 2 , TiO 2 , CaF, MgF, or the like is introduced between the substrate 10 and the back electrode 82, thereby providing a light emitting device. The light extraction efficiency can be improved.

도 6은 본 개시에 따른 반도체 발광소자의 또다른 예를 그 제조 방법의 일 예와 함께 나타내는 도면으로서, 플립칩을 형성하는 방법의 일 예를 나타내고 있다. 도 4에 도시된 발광소자에서와 같이 확장부(11a)를 형성한 다음, 전류 확산 전극(60)과 n측 전극(80)을 형성한다.FIG. 6 is a view illustrating another example of a semiconductor light emitting device according to the present disclosure together with an example of a method of manufacturing the same, and illustrates an example of a method of forming a flip chip. As in the light emitting device shown in FIG. 4, the extension part 11a is formed, and then the current diffusion electrode 60 and the n-side electrode 80 are formed.

다음으로, 마스크(3)를 형성한다. 마스크(3)는 예를 들어 포토리지스트를 사용하여 형성될 수 있다. 포토리지스트는 스핀 코팅(spin-coating)을 통해 도포되는데, 표면장력에 의해 홀(11) 안으로 들어가지 못하고, 홀(11) 주변에 도면과 같이 형성이 된다. 이와 같이 하면, 별도의 마스크 작업없이 자기 정렬법과 같이 포토리지스트를 이용할 수 있는 장점이 있다.Next, the mask 3 is formed. The mask 3 can be formed using a photoresist, for example. The photoresist is applied through spin-coating, and is not formed into the hole 11 by surface tension, and is formed around the hole 11 as shown in the drawing. In this way, there is an advantage that the photoresist can be used like a self-aligning method without a separate mask work.

다음으로, 금속막(83)을 증착하는 것이 바람직하다. 금속막(83)은 Ti, Al, Ni, Au, Cr 과 같은 물질이나 이들의 조합으로 이루어질 수 있으며, 이는 후에 진행될 도금 공정에 전기를 공급시켜 주는 역할을 하게 된다. 증착에는 이빔(E-beam) 증착, 스퍼터(sputter) 증착, 열(thermal) 증착 등의 방법이 이용될 수 있다.Next, it is preferable to deposit the metal film 83. The metal film 83 may be made of a material such as Ti, Al, Ni, Au, Cr, or a combination thereof, which serves to supply electricity to a plating process to be performed later. E-beam deposition, sputter deposition, thermal deposition and the like can be used for the deposition.

다음으로, 마스크(4)를 형성(예: 포토리지스트의 스핀 코팅)한 상태에서, 홀 삽입재(81)를 형성한다.Next, in the state where the mask 4 is formed (for example, spin coating of a photoresist), the hole insertion material 81 is formed.

다음으로, 마스크(3)와 마스크(4)를 제거한다. 이때 상부의 금속막(83)도 함께 제거된다.Next, the mask 3 and the mask 4 are removed. At this time, the upper metal film 83 is also removed.

다음으로, 보호막(90)을 형성한다.Next, the protective film 90 is formed.

이후, 기판(10) 후면을 연마하고, 후면 전극(82)을 형성한다.Thereafter, the back surface of the substrate 10 is polished and the back electrode 82 is formed.

도 7은 본 개시에 따른 발광소자를 제조하는 방법의 또다른 예를 나타내는 도면으로서, 기판(10)에 n형 반도체층(30), 활성층(40) 그리고 p형 반도체층(50)을 형성한다. 식각 후 홀(11)을 형성한다.7 is a view illustrating another example of a method of manufacturing a light emitting device according to the present disclosure, in which an n-type semiconductor layer 30, an active layer 40, and a p-type semiconductor layer 50 are formed on a substrate 10. . After etching, holes 11 are formed.

다음으로, 마스크(1; 예: SiO2)를 형성하고, 확장부(11a)을 형성한다.Next, a mask 1 (for example, SiO 2 ) is formed, and an extension portion 11a is formed.

다음으로, 도 6에 제시된 과정을 거쳐, 마스크(1)를 남겨 둔 상태로 금속막(83)과 홀 삽입재(81)를 형성한다.Next, through the process shown in FIG. 6, the metal film 83 and the hole inserting material 81 are formed while the mask 1 is left.

다음으로, 마스크(1)의 일부를 제거하여 전류 확산 전극(60)을 형성한 다음, p측 전극(70)과 n측 전극(80)을 형성한다.Next, a part of the mask 1 is removed to form the current diffusion electrode 60, and then the p-side electrode 70 and the n-side electrode 80 are formed.

마지막으로, 층(85)을 형성한 다음, 후면 전극(82)을 형성한다.Finally, layer 85 is formed, followed by back electrode 82.

도 8은 본 개시에 따른 발광소자의 또다른 예를 나타내는 도면으로서, n측 전극(80)은 종래와 같이 형성되어 있으나, p측 전극(70)이 본 개시에 따른 제조 방법에 따라 전류 확산 전극(60)으로 이어져 있다. 미설명 동일 부호에 대한 설명은 생략한다.8 is a view showing another example of a light emitting device according to the present disclosure. Although the n-side electrode 80 is formed as in the prior art, the p-side electrode 70 is a current diffusion electrode according to the manufacturing method according to the present disclosure. (60). Description of the same reference numerals will be omitted.

도 9는 본 개시에 따른 반도체 발광소자의 또다른 예를 그 제조 방법의 일 예와 함께 나타내는 도면으로서, 반도체층(30,40,50)을 성장하기에 앞서, 기판(10) 에 반도체층(30,40,50)의 성장을 억제하는 성장 억제 영역(15)을 형성한다. 성장 억제 영역(15)은 기판(10)에 홀(11)이 위치할 영역에 SiO2막을 증착함으로써 형성될 수 있다. 성장 억제 영역(15) 에피의 성장과 홀(11)의 크기를 고려할 때, 40um ~ 100um 정도의 크기를 가질 수 있다. 이와 같이 성장된 반도체층(30,40,50)에는 개구부(19)가 형성된다.FIG. 9 is a view showing another example of a semiconductor light emitting device according to the present disclosure together with an example of a method of manufacturing the semiconductor light emitting device, and prior to growing the semiconductor layers 30, 40, and 50, a semiconductor layer ( The growth inhibition region 15 which suppresses the growth of 30, 40, 50 is formed. The growth inhibition region 15 may be formed by depositing a SiO 2 film in a region where the hole 11 is to be located in the substrate 10. Considering the growth of the growth inhibition region 15 epi and the size of the hole 11, it may have a size of about 40um ~ 100um. Openings 19 are formed in the semiconductor layers 30, 40, and 50 grown as described above.

다음으로, 바람직하게는 성장 억제 영역(15)을 제거한 다음, 홀(11)을 형성하고, 예를 들어, 도 6에 도시된 것과 같은 발광소자를 제조할 수 있다. 홀(11)을 형성하는 과정에서, 기판(10)이 이미 노출되어 있으므로, 레이저에 의한 반도체층(30,40,50)의 손상을 줄일 수 있게 된다. 또한, 홀(11)이 형성되는 영역에 반도체층(30,40,50)의 잔류물이 형성되는 것을 원천적으로 봉쇄하여, 공정 수율을 향상시킬 수 있다. 한편 성장 억제 영역(15)을 제거하지 않고, 홀(11)을 형성하는 것도 가능하다. 또한 도 8에 도시된 것과 같은 발광소자(p측 전극(70)이 개구부(19)를 통해 p형 반도체층(50)에 전기적으로 연결된 발광소자)를 제조할 수 있으며, 도 6에 도시된 발광소자(n측 전극(80)이 메사 식각된 n형 반도체층(30)에 전기적으로 연결된 발광소자)의 경우에 메사 식각의 과정에서 개구부(19)를 함께 식각을 통해 확장할 수도 있지만, 도 8에 도시된 발광소자의 경우에는 반도체층(30,40,50)의 성장에서 형성된 개구부(19)를 그대로 사용할 수 있다.Next, the growth suppression region 15 is preferably removed, and then, the holes 11 are formed, and for example, a light emitting device as shown in FIG. 6 can be manufactured. In the process of forming the hole 11, since the substrate 10 is already exposed, damage to the semiconductor layers 30, 40, and 50 by the laser can be reduced. In addition, since the residues of the semiconductor layers 30, 40, and 50 are formed in the region where the holes 11 are formed, the process yield can be improved. On the other hand, it is also possible to form the holes 11 without removing the growth inhibition region 15. In addition, as shown in FIG. 8, a light emitting device (a light emitting device having a p-side electrode 70 electrically connected to the p-type semiconductor layer 50 through the opening 19) may be manufactured. In the case of the device (a light emitting device electrically connected to the n-type semiconductor layer 30 in which the n-side electrode 80 is mesa-etched), the openings 19 may be expanded together through etching in the process of mesa etching. In the case of the light emitting device shown in FIG. 1, the openings 19 formed by the growth of the semiconductor layers 30, 40, and 50 may be used as they are.

도 10은 본 개시에 따른 반도체 발광소자의 또다른 예를 그 제조 방법의 일 예와 함께 나타내는 도면으로서, 먼저 홀(11)을 기판(10)에 형성한 다음, 성장 억 제 영역(15)을 형성하고, 발광소자를 제조하는 예를 나타내고 있다. 이러한 방법에 의하면, 홀(11)의 크기가 주어지더라도, 성장 억제 영역(15)의 크기를 조절함으로써, 개구부(19)의 크기를 조절할 수 있을 뿐만 아니라, 레이저에 의한 반도체층(30,40,50)의 손상을 원천적으로 봉쇄할 수 있게 된다. 미설명 동일 부호에 대한 설명은 생략한다.FIG. 10 is a view showing another example of a semiconductor light emitting device according to the present disclosure together with an example of a method of manufacturing the same. First, a hole 11 is formed in a substrate 10 and a growth inhibiting region 15 is formed. The example which forms and manufactures a light emitting element is shown. According to this method, even if the size of the hole 11 is given, by controlling the size of the growth inhibition region 15, not only the size of the opening 19 can be adjusted, but also the semiconductor layers 30 and 40 by laser. It is possible to block the damage of the source. Description of the same reference numerals will be omitted.

이하 본 개시의 다양한 실시 형태에 대하여 설명한다.Various embodiments of the present disclosure will be described below.

(1) 전기적 통로를 형성하는 단계가 전기적 통로를 위한 홀을 기판에 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.(1) The method of manufacturing a semiconductor light emitting device according to claim 1, wherein the step of forming an electrical passage includes forming a hole in the substrate for the electrical passage.

(2) 성장 억제 영역을 형성하는 단계에 앞서, 전기적 통로를 위한 홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.(2) prior to forming the growth inhibition region, forming a hole for an electrical passage.

(3) 성장 억제 영역이 복수의 반도체층의 성장을 억제하는 물질을 기판에 구비함으로써 형성되는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.(3) A method of manufacturing a semiconductor light emitting element, wherein the growth inhibiting region is formed by providing a substrate with a substance that suppresses growth of a plurality of semiconductor layers.

(4) 전기적 통로를 형성하는 단계에 앞서, 상기 물질을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.(4) prior to forming the electrical passage, removing the material; manufacturing method of a semiconductor light emitting device comprising a.

(5) 전기적 통로가 제1 반도체층과 전기적으로 연통하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.(5) A method of manufacturing a semiconductor light emitting element, wherein an electrical passage is in electrical communication with the first semiconductor layer.

(6) 전기적 통로가 제2 반도체층과 전기적으로 연통하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.(6) A method of manufacturing a semiconductor light emitting element, wherein an electrical passage is in electrical communication with the second semiconductor layer.

(7) 기판이 사파이어 기판인 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.(7) A method of manufacturing a semiconductor light emitting element, wherein the substrate is a sapphire substrate.

(8) 홀에서의 전기적 통로의 형성은 금속의 증착, 도금, 금속의 증착과 도금의 조합, 도전성 물질의 삽입 등 홀에 삽입되어 전기적 통로를 형성할 수 있는 것이라면 어떠한 방법이 사용되어도 좋다.(8) The formation of the electrical passage in the hole may be any method as long as it can be inserted into the hole to form the electrical passage, such as metal deposition, plating, a combination of metal deposition and plating, and insertion of a conductive material.

본 개시에 따른 하나의 반도체 발광소자를 제조하는 방법에 의하면, 기판에 전기적 통로를 형성할 때에 레이저에 의한 반도체층의 손상을 줄일 수 있게 된다.According to the method of manufacturing a semiconductor light emitting device according to the present disclosure, it is possible to reduce the damage of the semiconductor layer by the laser when forming an electrical passage in the substrate.

도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,1 is a view showing an example of a conventional group III nitride semiconductor light emitting device,

도 2 및 도 3은 일본공개특허공보 제H08-083929호에 기재된 반도체 발광소자의 예들을 나타내는 도면,2 and 3 show examples of the semiconductor light emitting device disclosed in Japanese Patent Application Laid-Open No. H08-083929;

도 4는 본 개시에 따른 반도체 발광소자의 일 예를 그 제조 방법의 일 예와 함께 나타내는 도면,4 is a view showing an example of a semiconductor light emitting device according to the present disclosure with an example of a manufacturing method thereof;

도 5는 본 개시에 따른 반도체 발광소자의 다른 예를 그 제조 방법의 일 예와 함께 나타내는 도면,5 is a view showing another example of a semiconductor light emitting device according to the present disclosure with an example of a manufacturing method thereof;

도 6은 본 개시에 따른 반도체 발광소자의 또다른 예를 그 제조 방법의 일 예와 함께 나타내는 도면,6 is a view showing another example of a semiconductor light emitting device according to the present disclosure with an example of a manufacturing method thereof;

도 7은 본 개시에 따른 발광소자를 제조하는 방법의 또다른 예를 나타내는 도면,7 is a view showing another example of a method of manufacturing a light emitting device according to the present disclosure;

도 8은 본 개시에 따른 발광소자의 또다른 예를 나타내는 도면,8 is a view showing another example of a light emitting device according to the present disclosure;

도 9는 본 개시에 따른 반도체 발광소자의 또다른 예를 그 제조 방법의 일 예와 함께 나타내는 도면,9 is a view showing another example of a semiconductor light emitting device according to the present disclosure with an example of a manufacturing method thereof;

도 10은 본 개시에 따른 반도체 발광소자의 또다른 예를 그 제조 방법의 일 예와 함께 나타내는 도면.10 is a view showing another example of a semiconductor light emitting device according to the present disclosure with an example of a manufacturing method thereof.

Claims (8)

제1 면과 제2 면을 가지는 기판; 기판의 제1 면 측에 위치하는 복수의 반도체층;으로서, 제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 이용해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차로 적층된 복수의 반도체층; 제2 면으로부터 제1 면으로 이어지며 복수의 반도체층과 전기적으로 연통하는 전기적 통로;를 구비하는 반도체 발광소자를 제조하는 방법에 있어서,A substrate having a first side and a second side; A plurality of semiconductor layers located on the first surface side of the substrate, comprising: a first semiconductor layer having a first conductivity, an active layer for generating light by recombination of electrons and holes, and a second conductive layer having a second conductivity different from the first conductivity A plurality of semiconductor layers in which two semiconductor layers are sequentially stacked; In the method of manufacturing a semiconductor light emitting device comprising: an electrical passage extending from the second surface to the first surface and in electrical communication with the plurality of semiconductor layers, 기판에, 복수의 반도체층의 성장을 억제하는 성장 억제 영역을 형성하는 단계;Forming a growth inhibition region in the substrate, the growth inhibition region inhibiting the growth of the plurality of semiconductor layers; 기판에, 성장 억제 영역의 상부에 개구부를 가지는 복수의 반도체층을 성장시키는 단계; 그리고,Growing a plurality of semiconductor layers having openings in the growth inhibition region on the substrate; And, 성장 억제 영역에 대응하는 기판 부분에 전기적 통로를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.Forming an electrical passage in a portion of the substrate corresponding to the growth inhibition region. 청구항 1에 있어서,The method according to claim 1, 전기적 통로를 형성하는 단계는 전기적 통로를 위한 홀을 기판에 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.Forming the electrical passage comprises the step of forming a hole for the electrical passage in the substrate. 청구항 1에 있어서,The method according to claim 1, 성장 억제 영역을 형성하는 단계에 앞서, 전기적 통로를 위한 홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.Prior to forming the growth inhibition region, forming a hole for the electrical passage; manufacturing method of a semiconductor light emitting device comprising a. 청구항 1에 있어서,The method according to claim 1, 성장 억제 영역은 복수의 반도체층의 성장을 억제하는 물질을 기판에 구비함으로써 형성되는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.The growth inhibition region is formed by providing a substrate with a substance that suppresses growth of a plurality of semiconductor layers. 청구항 4에 있어서,The method according to claim 4, 전기적 통로를 형성하는 단계에 앞서, 상기 물질을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.Prior to forming an electrical passage, removing the material; manufacturing a semiconductor light emitting device comprising a. 청구항 1에 있어서,The method according to claim 1, 전기적 통로가 제1 반도체층과 전기적으로 연통하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.An electrical passage is in electrical communication with a first semiconductor layer. 청구항 1에 있어서,The method according to claim 1, 전기적 통로가 제2 반도체층과 전기적으로 연통하는 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.An electrical passage is in electrical communication with a second semiconductor layer. 청구항 1에 있어서,The method according to claim 1, 기판은 사파이어 기판인 것을 특징으로 하는 반도체 발광소자를 제조하는 방법.The substrate is a method of manufacturing a semiconductor light emitting device, characterized in that the sapphire substrate.
KR1020090135498A 2009-09-30 2009-12-31 Method of manufacturing a semiconductor light emitting device KR101124474B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090135498A KR101124474B1 (en) 2009-12-31 2009-12-31 Method of manufacturing a semiconductor light emitting device
US13/498,656 US8431939B2 (en) 2009-09-30 2010-08-11 Semiconductor light-emitting device
PCT/KR2010/005250 WO2011040703A2 (en) 2009-09-30 2010-08-11 Semiconductor light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090135498A KR101124474B1 (en) 2009-12-31 2009-12-31 Method of manufacturing a semiconductor light emitting device

Publications (2)

Publication Number Publication Date
KR20110078639A true KR20110078639A (en) 2011-07-07
KR101124474B1 KR101124474B1 (en) 2012-03-16

Family

ID=44918090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090135498A KR101124474B1 (en) 2009-09-30 2009-12-31 Method of manufacturing a semiconductor light emitting device

Country Status (1)

Country Link
KR (1) KR101124474B1 (en)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100743471B1 (en) 2006-06-30 2007-07-30 에피밸리 주식회사 Manufacturnig of iii-nitride semiconductor light emitting device
KR101004712B1 (en) * 2006-12-30 2011-01-04 주식회사 에피밸리 ?-nitride semiconductor light emitting device
KR100960279B1 (en) * 2007-12-31 2010-06-04 주식회사 에피밸리 Iii-nitride semiconductor light emitting device
KR20090045156A (en) * 2009-03-09 2009-05-07 주식회사 에피밸리 Iii-nitride semiconductor light emitting device

Also Published As

Publication number Publication date
KR101124474B1 (en) 2012-03-16

Similar Documents

Publication Publication Date Title
JP4999696B2 (en) GaN-based compound semiconductor light emitting device and manufacturing method thereof
US7023026B2 (en) Light emitting device of III-V group compound semiconductor and fabrication method therefor
KR101677770B1 (en) Contact for a semiconductor light emitting device
US8581295B2 (en) Semiconductor light-emitting diode
US8120047B2 (en) III-nitride semiconductor light emitting device
US20050179045A1 (en) Nitride semiconductor light emitting diode having improved ohmic contact structure and fabrication method thereof
TWI434433B (en) Method for fabricating light-emitting diode
US20140217457A1 (en) Light-emitting element chip and manufacturing method therefor
US20150053918A1 (en) Light-emitting diode with current-spreading region
US20140203287A1 (en) Nitride light-emitting device with current-blocking mechanism and method for fabricating the same
KR101000276B1 (en) Semiconductor light emiitting device
JP2020182003A (en) Method of forming p-type layer for light emitting device
US9048348B2 (en) Method of separating substrate and method of fabricating semiconductor device using the same
KR101018280B1 (en) Vertical Light Emitting Diode and manufacturing method of the same
KR101069362B1 (en) Semiconductor light emitting device
KR101032987B1 (en) Semiconductor light emitting device
KR100960277B1 (en) Manufacturing method of ?-nitride semiconductor light emitting device
US20090020771A1 (en) III-Nitride Semiconductor Light Emitting Device And Method For Manufacturing The Same
KR101124470B1 (en) Semiconductor light emitting device
KR20090109598A (en) Fabrication of vertical structured light emitting diodes using group 3 nitride-based semiconductors and its related methods
KR101090178B1 (en) Semiconductor light emitting device
KR101124474B1 (en) Method of manufacturing a semiconductor light emitting device
KR101084641B1 (en) Iii-nitride semiconductor light emitting device
KR100743468B1 (en) Iii-nitride semiconductor light emitting device
KR101147715B1 (en) Semiconductor light emitting device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150209

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160225

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161223

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171222

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191231

Year of fee payment: 9