KR20090045156A

KR20090045156A - Iii-nitride semiconductor light emitting device

Info

Publication number: KR20090045156A
Application number: KR1020090019736A
Authority: KR
Inventors: 김창태; 정현민; 남기연; 김현석
Original assignee: 주식회사 에피밸리
Priority date: 2009-03-09
Filing date: 2009-03-09
Publication date: 2009-05-07

Abstract

본 발명은 기판; 그리고, 기판 위에 성장되는 복수개의 3족 질화물 반도체층으로서, 제1 도전성을 가지는 제1 3족 질화물 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 3족 질화물 반도체층, 제1 3족 질화물 반도체층과 제2 3족 질화물 반도체층 사이에 위치하며 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 구비하는 복수개의 3족 질화물 반도체층; 그리고, 기판과 복수개의 3족 질화물 반도체층을 관통하여 형성되는 홀;을 포함하는 3족 질화물 반도체 발광소자에 관한 것으로, 그 전극 구조를 제시한다.The present invention is a substrate; And a plurality of Group III nitride semiconductor layers grown on the substrate, the first Group III nitride semiconductor layers having first conductivity, the second Group III nitride semiconductor layers having second conductivity different from the first conductivity, and the first Group III A plurality of group III nitride semiconductor layers positioned between the nitride semiconductor layer and the second group III nitride semiconductor layer and having an active layer that generates light by recombination of electrons and holes; And a hole formed through the substrate and the plurality of Group III nitride semiconductor layers. The present invention relates to a Group III nitride semiconductor light emitting device including an electrode structure.

질화물, 반도체, 발광소자, 전극, 개구부, 홀, 도금, 재결합, 도전성 Nitride, Semiconductor, Light Emitting Diode, Electrode, Opening, Hole, Plating, Recombination, Conductive

Description

Group III nitride semiconductor light emitting device {III-NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE}

본 발명은 3족 질화물 반도체 발광소자에 관한 것으로, 특히 소자를 관통하는 홀이 구비된 수직형 3족 질화물 반도체 발광소자에 관한 것이며, 보다 상세하게는 이 수직형 3족 질화물 반도체 발광소자의 전극 구조에 관한 것이다.The present invention relates to a group III nitride semiconductor light emitting device, and more particularly, to a vertical group III nitride semiconductor light emitting device having a hole penetrating the device, and more particularly, to an electrode structure of the vertical group III nitride semiconductor light emitting device. It is about.

여기서, 3족 질화물 반도체 발광소자는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물 반도체층을 포함하는 발광다이오드와 같은 발광소자를 의미하며, 추가적으로 SiC, SiN, SiCN, CN와 같은 다른 족(group)의 원소들로 물질이나 이들 물질로 된 반도체층을 포함하는 것을 배제하는 것은 아니다.Here, the group III nitride semiconductor light emitting device has a compound semiconductor layer of Al (x) Ga (y) In (1-xy) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). Means a light emitting device, such as a light emitting diode including, and does not exclude the inclusion of a material or a semiconductor layer of these materials with elements of other groups such as SiC, SiN, SiCN, CN.

도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 에피성장되는 버퍼층(200), 버퍼층(200) 위에 에피성장되는 n형 질화물 반도체층(300), n형 질화물 반도체층(300) 위에 에피성장되는 활성층(400), 활성층(400) 위에 에피성장되는 p형 질화물 반도체층(500), p형 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), p형 질화물 반도체 층(500)과 활성층(400)이 메사 식각되어 노출된 n형 질화물 반도체층 위에 형성되는 n측 전극(800), 그리고 보호막(900)을 포함한다.1 is a view showing an example of a conventional group III nitride semiconductor light emitting device, the group III nitride semiconductor light emitting device is epitaxially grown on the substrate 100, the substrate 100, the buffer layer 200, the buffer layer 200 N-type nitride semiconductor layer 300 to be grown, active layer 400 epitaxially grown on n-type nitride semiconductor layer 300, p-type nitride semiconductor layer 500 and p-type nitride semiconductor layer to be epitaxially grown on active layer 400 The p-side electrode 600 formed on the 500, the p-side bonding pad 700 formed on the p-side electrode 600, the p-type nitride semiconductor layer 500 and the active layer 400 are exposed by mesa etching. And an n-side electrode 800 and a protective film 900 formed on the type nitride semiconductor layer.

기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사피이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. SiC 기판이 사용될 경우에 n측 전극(800)은 SiC 기판 측에 형성될 수 있다.As the substrate 100, a GaN-based substrate is used as the homogeneous substrate, and a sapphire substrate, a SiC substrate, or a Si substrate is used as the heterogeneous substrate. Any substrate may be used as long as the nitride semiconductor layer can be grown. When a SiC substrate is used, the n-side electrode 800 may be formed on the SiC substrate side.

기판(100) 위에 에피성장되는 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.The nitride semiconductor layers epitaxially grown on the substrate 100 are mainly grown by MOCVD (organic metal vapor growth method).

버퍼층(200)은 이종기판(100)과 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 개시되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 개시되어 있고, 국제공개공보 WO/05/053042호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 개시되어 있다.The buffer layer 200 is for overcoming the difference in lattice constant and thermal expansion coefficient between the dissimilar substrate 100 and the nitride semiconductor, and US Pat. A technique for growing an AlN buffer layer having a thickness is disclosed, and U.S. Patent No. 5,290,393 discloses Al (x) Ga (1-x) N (0) having a thickness of 10 Pa to 5000 Pa at a temperature of 200 to 900 ° C. on a sapphire substrate. ≤ x <1) A technique for growing a buffer layer is disclosed. International Publication No. WO / 05/053042 discloses growing a SiC buffer layer (seed layer) at a temperature of 600 ° C. to 990 ° C., followed by In (x) Ga. Techniques for growing a (1-x) N (0 <x≤1) layer are disclosed.

n형 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 개시되어 있다.In the n-type nitride semiconductor layer 300, at least a region (n-type contact layer) on which the n-side electrode 800 is formed is doped with an impurity, and the n-type contact layer is preferably made of GaN and doped with Si. U.S. Patent No. 5,733,796 discloses a technique for doping an n-type contact layer to a desired doping concentration by controlling the mixing ratio of Si and other source materials.

활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다. 국제공개공보 WO/02/021121호에는 복수개의 양자우물층들과 장벽층들의 일부에만 도핑을 하는 기술이 개시되어 있다.The active layer 400 is a layer that generates photons (light) through recombination of electrons and holes, and is mainly composed of In (x) Ga (1-x) N (0 <x≤1), and one quantum well layer (single quantum wells) or multiple quantum wells. International Publication WO / 02/021121 discloses a technique for doping only a plurality of quantum well layers and a part of barrier layers.

p형 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 질화물 반도체층을 활성화시키는 기술이 개시되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 질화물 반도체층을 활성화시키는 기술이 개시되어 있고, 국제공개공보 WO/05/022655호에는 p형 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 개시되어 있다.The p-type nitride semiconductor layer 500 is doped with an appropriate impurity such as Mg, and has an p-type conductivity through an activation process. US Patent No. 5,247,533 discloses a technique for activating a p-type nitride semiconductor layer by electron beam irradiation, and US Patent No. 5,306,662 discloses a technique for activating a p-type nitride semiconductor layer by annealing at a temperature of 400 ° C or higher. International Patent Publication No. WO / 05/022655 discloses a technique in which a p-type nitride semiconductor layer has a p-type conductivity without an activation process by using ammonia and a hydrazine-based source material together as a nitrogen precursor for growth of a p-type nitride semiconductor layer. Is disclosed.

투광성 전극(600; light-transmitting electrode)은 p형 질화물 반도체층(500) 전체로 전류가 잘 공급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 질화물 반도체층(500)과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극에 관한 기술이 개시되어 있으며, 미국특허 제6,515,306호에는 p형 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 개시되어 있다.The light-transmitting electrode 600 is provided to provide a good current to the entire p-type nitride semiconductor layer 500. US Pat. No. 5,563,422 is formed over almost the entire surface of the p-type nitride semiconductor layer. A light transmissive electrode of Ni and Au in ohmic contact with the p-type nitride semiconductor layer 500 is disclosed. US Pat. No. 6,515,306 discloses an n-type superlattice layer formed on a p-type nitride semiconductor layer, and then Disclosed is a technology in which a translucent electrode made of indium tin oxide (ITO) is formed.

한편, 투광성 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 기술을 플립칩(flip chip) 기술이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 개시되어 있다.On the other hand, the transparent electrode 600 may be formed to have a thick thickness so as not to transmit light, that is, to reflect the light toward the substrate side, this technique is referred to as flip chip (flip chip) technology. U. S. Patent No. 6,194, 743 discloses a technique for an electrode structure including an Ag layer having a thickness of 20 nm or more, a diffusion barrier layer covering the Ag layer, and a bonding layer made of Au and Al covering the diffusion barrier layer.

p측 본딩 패드(700)와 n측 전극(800)은 전류의 공급과 외부로의 와이어 본딩을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극을 Ti과 Al으로 구성한 기술이 개시되어 있으며, 미국특허 제5,652,434호에는 투광성 전극이 일부가 제거되어 p측 본딩 패드가 p형 질화물 반도체층에 직접 접하는 기술이 개시되어 있다.The p-side bonding pad 700 and the n-side electrode 800 are for supplying current and wire bonding to the outside, and US Patent No. 5,563,422 discloses a technique in which the n-side electrode is composed of Ti and Al. Patent 5,652, 434 discloses a technique in which a part of the light transmitting electrode is removed so that the p-side bonding pad is directly in contact with the p-type nitride semiconductor layer.

보호막(900)은 이산화규소와 같은 물질로 형성되며, 생략되어도 좋다.The protective film 900 is formed of a material such as silicon dioxide and may be omitted.

한편, n형 질화물 반도체층(300)이나 p형 질화물 반도체층(500)은 단일의 층이나 복수개의 층으로 구성될 수 있으며, WO/00/010595호에는 초격자 구조를 포함할 뿐만 아니라, 이들 질화물 반도체층에 다양한 형태로 도핑의 정도를 변경하거나 Al(x)Ga(y)In(1-x-y)N의 조성을 변경한 기술이 개시되어 있다.Meanwhile, the n-type nitride semiconductor layer 300 or the p-type nitride semiconductor layer 500 may be composed of a single layer or a plurality of layers, and WO / 00/010595 not only includes a superlattice structure, but also these A technique is disclosed in which the degree of doping or the composition of Al (x) Ga (y) In (1-xy) N is changed in various forms in the nitride semiconductor layer.

일반적으로 3족 질화물 반도체 발광소자의 경우 기판(100)으로는 사파이어가 주로 사용되어 지는데, 사파이어는 전기가 통하지 않기 때문에 전류를 공급하기 위한 전극이 수평으로 위치하게 된다. 이때, 활성층(400)에서 발생한 빛의 일부는 외부로 탈출하여 외부양자효율에 영향을 주지만, 많은 양의 빛은 사파이어 기판(100)과 질화물 반도체층 내부에 갇혀 빠져나오지 못하고 열로 소멸된다. 또한 수평방향으로 전류 인가되어 발광소자 내부에 전류밀도의 불균형이 발생하여 소자의 성능에 좋지 않은 영향을 준다.In general, in the case of the group III nitride semiconductor light emitting device, sapphire is mainly used as the substrate 100. Since sapphire does not conduct electricity, electrodes for supplying current are horizontally positioned. At this time, some of the light generated in the active layer 400 escapes to the outside to affect the external quantum efficiency, but a large amount of light is trapped in the sapphire substrate 100 and the nitride semiconductor layer is not escaped by heat disappears. In addition, since current is applied in the horizontal direction, an imbalance in current density occurs in the light emitting device, which adversely affects the performance of the device.

그래서 사파이어 기판(100) 위에 복수개의 질화물 반도체층을 성장한 후 사파이어 기판(100)을 제거하고 수직 방향의 전극 구조를 가지는 고효율의 발광소자를 제작하기 위한 기술들이 연구되고 있다. 일반적으로 사파이어 기판(100)을 제거하기 방법으로 레이저를 이용하는 방법이 사용된다. 사파이어 기판(100)의 하부에 레이저를 조사하면 사파이어 기판(100)은 레이저 빛을 흡수하지 못하고 그대로 투과시키지만, 질화물 반도체층은 레이저 빛을 흡수하여 삼족 원소와 질소 원소가 분리된다. 주된 3족 원소인 갈륨은 상온에서도 액상을 유지하기 때문에 사파이어 기판(100)과 질화물 반도체층이 분리되는 것이다. 그러나 레이저를 이용한 방법은 레이저 조사시 높은 열이 발생하여 소자에 좋지 않은 영향을 주고 또한 사파이어 기판(100)과 질화물 반도체층 사이의 스트레스로 인하여 질화물 반도체층이 깨지기도 한다.Therefore, after growing a plurality of nitride semiconductor layers on the sapphire substrate 100, techniques for removing the sapphire substrate 100 and manufacturing a highly efficient light emitting device having an electrode structure in the vertical direction have been studied. In general, a method using a laser is used to remove the sapphire substrate 100. When the laser is irradiated to the lower part of the sapphire substrate 100, the sapphire substrate 100 does not absorb the laser light but transmits it as it is, but the nitride semiconductor layer absorbs the laser light to separate the group III element and the nitrogen element. Since gallium, which is the main group III element, maintains a liquid phase even at room temperature, the sapphire substrate 100 and the nitride semiconductor layer are separated. However, the method using the laser generates high heat during laser irradiation, which adversely affects the device, and also the nitride semiconductor layer is broken due to the stress between the sapphire substrate 100 and the nitride semiconductor layer.

도 2는 본원인이 권리자인 수직형 3족 질화물 반도체 발광소자(한국 특허출원 제2006-35149호)의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 홈(110)이 형성된 사파이어 기판(100), 버퍼층(200), n형 질화물 반도체층(300), 전자와 정공의 재결합에 의하여 빛을 생성하는 활성층(400), p형 질화물 반도체층(500), p측 전극(600), p측 본딩 패드(700)을 포함한다. 복수개의 질화물 반도체층(200,300,400,500)에는 홈(110)을 따라 개구부(910)가 형성되어 있으며, 제1 n측 전극(800a)이 개구부(910)를 통해 n형 질화물 반도체층(300)에 전기적으로 접촉되어 있고, 제2 n측 전극(800b)이 홈(110)을 통해 n형 질화물 반도체층(300)에 전기적으로 접촉되어, 수직형 발광소자를 형성하고 있다. 여기서 제1 n측 전극(800a)은 생략될 수 있다.FIG. 2 is a view showing an example of a vertical group III nitride semiconductor light emitting device (Korean Patent Application No. 2006-35149), which is the owner of the present application, and the group III nitride semiconductor light emitting device has a sapphire substrate having a groove 110 formed therein ( 100), buffer layer 200, n-type nitride semiconductor layer 300, active layer 400 for generating light by recombination of electrons and holes, p-type nitride semiconductor layer 500, p-side electrode 600, p Side bonding pads 700. An opening 910 is formed in the plurality of nitride semiconductor layers 200, 300, 400, and 500 along the groove 110, and the first n-side electrode 800a is electrically connected to the n-type nitride semiconductor layer 300 through the opening 910. The second n-side electrode 800b is in electrical contact with the n-type nitride semiconductor layer 300 through the groove 110 to form a vertical light emitting device. In this case, the first n-side electrode 800a may be omitted.

홈(110)에 대응하는 개구부(910)의 형성은 복수개의 질화물 반도체층(200,300,400,500)을 수평방향 성장이 일어나지 않는 조건에서 성장시킴으로써 이루질 수 있다. 예를 들어, n형 질화물 반도체층(300)으로서, 트리메탈갈륨(TMGa), 암모니아(NH₃) 및 SiH₄을 각각 365sccm, 11slm. 8.5slm로 공급하여, 성장온도 1050℃, 도핑 농도 3x10¹⁸/cm³, 압력 300~500torr정도에서, 4㎛ 정도의 GaN층을 성장시킴으로써, 개구부(910)을 형성할 수 있다(이때, 직경 30㎛의 원형 홈(110)이 이용됨).The opening 910 corresponding to the groove 110 may be formed by growing the plurality of nitride semiconductor layers 200, 300, 400, and 500 under conditions in which horizontal growth does not occur. For example, as the n-type nitride semiconductor layer 300, trimetalgallium (TMGa), ammonia (NH ₃ ), and SiH ₄ are 365 sccm and 11 slm, respectively. It is supplied at 8.5 slm, and the opening 910 can be formed by growing a GaN layer of about 4 μm at a growth temperature of 1050 ° C., a doping concentration of 3 × ¹⁰ ¹⁸ / cm ³ , and a pressure of 300 to 500 torr (at this time, diameter 30). Circular groove 110 of μm is used).

한편 이러한 발광소자는 발광소자의 상부에 개구부(910)가 형성되므로, 전류의 원활한 공급을 위해, 이러한 개구부(910)에 맞추어 적절히 p측 본딩 패드(700) 및/또는 이로부터 뻗어 있는 가지 전극을 배치할 필요가 있다.On the other hand, since the opening 910 is formed in the upper portion of the light emitting device, the p-side bonding pad 700 and / or the branch electrode extending therefrom appropriately match the opening 910 in order to smoothly supply current. Need to be deployed.

또한 이러한 발광소자는 홈(110) 및 개구부(910)에 의해 발광소자가 관통되어 있어, 패캐지를 만들 때 발광소자의 하부에 위치해야 하는 에폭시 등의 물질이 발광소자의 상부로 올라갈 수 있는 문제점이 있다.In addition, the light emitting device has a problem that the light emitting device is penetrated by the groove 110 and the opening 910, so that a material such as epoxy, which should be located below the light emitting device, may rise to the top of the light emitting device when the package is made. have.

또한 이러한 발광소자는 제1 n측 전극(800a)과 제2 n측 전극(800b)이 모두 형성되는 경우에, 이들 사이의 전기적 접촉의 불안정성으로 인해 전류 밀도의 불균형 및 누설 전류를 발생시킬 수 있다.In addition, when the first n-side electrode 800a and the second n-side electrode 800b are both formed, the light emitting device may generate an imbalance in current density and leakage current due to instability of electrical contact therebetween. .

본 발명은 상기한 문제점을 해소하는 수직형 3족 질화물 반도체 발광소자를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a vertical group III nitride semiconductor light emitting device which solves the above problems.

또한 본 발명은 수직형 3족 질화물 반도체 발광소자를 위한 전극 구조를 제공하는 것을 목적으로 한다.Another object of the present invention is to provide an electrode structure for a vertical group III nitride semiconductor light emitting device.

또한 본 발명은 도금을 이용하는 전극 구조를 구비한 수직형 3족 질화물 반도체 발광소자를 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a vertical group III nitride semiconductor light emitting device having an electrode structure using plating.

이를 위해, 본 발명은 출원시 청구범위 제1항 내지 제6항 기재의 발명을 제공한다.To this end, the present invention provides the invention as described in claims 1 to 6 at the time of filing.

본 발명에 따른 3족 질화물 반도체 발광소자에 의하면, 두 전극이 일측에 함께 형성되는 발광소자의 문제점을 극복하는 한편, 기판이 제거되어 형성되는 수직형 발광소자의 문제점도 극복할 수 있게 된다.According to the group III nitride semiconductor light emitting device according to the present invention, it is possible to overcome the problem of the light emitting device in which two electrodes are formed together on one side, and also to overcome the problem of the vertical light emitting device in which the substrate is removed.

이하 도면을 참고로 하여 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.

도 3은 본 발명에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 홈(91)이 형성된 기판(10), 기판(10) 위에 에피성장되는 버퍼층(20), 버퍼층(20) 위에 에피성장되는 n형 질화물 반도체 층(30), n형 질화물 반도체층(30) 위에 성장되며 전자와 정공의 재결합에 의하여 빛을 생성하는 활성층(40), 활성층(40) 위에 에피성장되는 p형 질화물 반도체층(50), p형 질화물 반도체층(50) 위에 형성되는 투광성 전극인 p측 전극(60), p측 전극(60) 위에 성장되는 p측 본딩 패드(70), 개구부(90)에 의하여 노출된 n형 질화물 반도체층(30) 위에 형성된 제1 n측 전극(81)과 홈(91)을 통하여 n형 질화물 반도체층(30)에 전기적으로 접촉되는 제2 n측 전극(82) 및 제1 n측 전극(81)과 제2 n측 전극(82)의 외벽에 형성되는 보조 금속전극(80)을 포함한다.3 is a view showing an example of a group III nitride semiconductor light emitting device according to the present invention, in which the group III nitride semiconductor light emitting device is epitaxially grown on the substrate 10 and the substrate 10 on which the grooves 91 are formed. ), An n-type nitride semiconductor layer 30 epitaxially grown on the buffer layer 20, an active layer 40 and an active layer 40 grown on the n-type nitride semiconductor layer 30 to generate light by recombination of electrons and holes. A p-type nitride semiconductor layer 50 epitaxially grown thereon, a p-side electrode 60 which is a translucent electrode formed on the p-type nitride semiconductor layer 50, and a p-side bonding pad 70 grown on the p-side electrode 60 And a second n electrically contacting the n-type nitride semiconductor layer 30 through the first n-side electrode 81 and the groove 91 formed on the n-type nitride semiconductor layer 30 exposed by the opening 90. And an auxiliary metal electrode 80 formed on an outer wall of the side electrode 82, the first n-side electrode 81, and the second n-side electrode 82.

홈(91)이 형성된 기판(10)의 홈을 형성하는 방법은 355nm 파장 영역의 레이저를 이용하며, 레이저의 초점이 잡힌 상태에서 수 ㎛에서 수백 ㎛ 사이의 직경을 가지는 원형, 타원형 또는 여러 형태의 다각형 모양의 홈(91)을 형성할 수 있다. 또한 홈(91)의 깊이는 레이저의 에너지 등에 의해서 수 ㎛에서 수백 ㎛까지 홈(91)의 깊이를 조절할 수 있으며, 홈(91)은 기판(10)을 관통하여 형성하여도 된다.The method of forming the groove of the substrate 10 in which the groove 91 is formed uses a laser in the 355 nm wavelength region, and has a circular, elliptical, or various shapes having a diameter of several micrometers to several hundred micrometers while the laser is focused. The polygonal groove 91 may be formed. In addition, the depth of the groove 91 can be adjusted by a laser energy or the like to control the depth of the groove 91 from several micrometers to several hundred micrometers, and the groove 91 may be formed through the substrate 10.

홈(91)의 형성을 위해 사용한 레이저는 활성 매체가 네오드뮴이 포함된 이트리아계 산화물이며, 레이저의 파장은 532nm의 DPSS(Diod Pumped Solid State)레이저를 사용하였다. 이때, 레이저의 출력은 10W(10~100KHz)이며, 드릴링 속도는 20~50 holes/sec이었다.The laser used for the formation of the groove 91 is an yttria-based oxide containing neodymium as an active medium, and a wavelength of 532 nm DPSS (Diod Pumped Solid State) laser was used. At this time, the output of the laser was 10W (10 ~ 100KHz), the drilling speed was 20 ~ 50 holes / sec.

버퍼층(20) 위에 에피성장되는 n형 질화물 반도체층(30), 전자와 정공의 재결합에 의하여 빛을 생성하는 활성층(40), p형 질화물 반도체층(50)을 포함하는 복수개의 3족 질화물 반도체층은 성장조건 즉 성장 온도, 성장 속도 및 성장 압력 등을 조절하여 수평방향 성장이 발생하지 않도록 성장한다. 상기와 같이 수평방향 성 장이 일어나지 않는 성장 조건에서 성장된 복수개의 질화물 반도체층은 기판에 형성된 홈(91)으로부터 시작되는 개구부(90)가 형성된다. 한편, 홈(91)을 덮도록 복수개의 3족 질화물 반도체층을 성장시킨 다음, 식각을 통해 개구부(90)를 형성할 수도 있다.A plurality of group III nitride semiconductors including an n-type nitride semiconductor layer 30 epitaxially grown on the buffer layer 20, an active layer 40 generating light by recombination of electrons and holes, and a p-type nitride semiconductor layer 50. The layer grows so that horizontal growth does not occur by controlling growth conditions, that is, growth temperature, growth rate and growth pressure. As described above, in the plurality of nitride semiconductor layers grown under growth conditions in which the horizontal growth does not occur, an opening 90 starting from the groove 91 formed in the substrate is formed. Meanwhile, the plurality of group III nitride semiconductor layers may be grown to cover the grooves 91, and then the openings 90 may be formed by etching.

p형 질화물 반도체층(50) 위에 p측 전극(60)을 형성한 후 n형 질화물 반도체층(30)을 노출시키는 공정을 수행한다. n형 질화물 반도체층(30)을 노출시키는 방법은 건식식각 및/또는 습식식각법을 이용한다. 이때 n형 질화물 반도체층(30)이 노출되는 표면적을 크게 하기 위해서 하나의 스텝(step)을 가지는 형태로 식각하는 것이 바람직하다.After the p-side electrode 60 is formed on the p-type nitride semiconductor layer 50, a process of exposing the n-type nitride semiconductor layer 30 is performed. The method of exposing the n-type nitride semiconductor layer 30 uses dry etching and / or wet etching. In this case, in order to increase the surface area where the n-type nitride semiconductor layer 30 is exposed, it is preferable to etch in a form having one step.

p측 전극(60)을 형성한 후 p형 질화물 반도체층(50)과 p측 전극(60) 위에 p측 본딩 패드(70)를 형성하며 이 과정에서 개구부(90)의 노출된 n형 질화물 반도체층(30)에 제1 n측 전극(81)을 동시에 형성한다. 제1 n측 전극(81)은 n형 질화물 반도체층(30)에 대한 전류 공급을 위한 전극 접촉 면적을 확대하는 역할을 한다.After the p-side electrode 60 is formed, a p-side bonding pad 70 is formed on the p-type nitride semiconductor layer 50 and the p-side electrode 60. In this process, the n-type nitride semiconductor exposed through the opening 90 is exposed. The first n-side electrode 81 is simultaneously formed in the layer 30. The first n-side electrode 81 serves to enlarge an electrode contact area for supplying current to the n-type nitride semiconductor layer 30.

p측 본딩 패드(60)와 제1 n측 전극(81)을 형성한 후 기판(10)의 후면을 연마하는 공정을 수행한다. 기판(10)의 연마는 적어도 홈(91)이 형성된 곳까지 연마하여 기판(10)의 제1 면으로부터 형성된 홈(91)이 노출되도록 한다. 기판(10)의 후면을 연마하는 공정을 수행한 후 제2 n측 전극(82)을 형성한다. 제2 n측 전극(82)은 형성된 홈(91)을 통하여 n형 질화물 반도체층(30)의 아래에 형성되며, 제1 n측 전극(81)과 전기적으로 접촉된다. 바람직하게는 제2 n측 전극(82)은 기판(10)의 후면 전체에 형성되어 반사막으로 기능한다.After forming the p-side bonding pad 60 and the first n-side electrode 81, a process of polishing the rear surface of the substrate 10 is performed. Polishing of the substrate 10 causes the groove 91 formed from the first surface of the substrate 10 to be exposed at least to the place where the groove 91 is formed. After the process of polishing the back surface of the substrate 10 is performed, the second n-side electrode 82 is formed. The second n-side electrode 82 is formed below the n-type nitride semiconductor layer 30 through the formed groove 91, and is in electrical contact with the first n-side electrode 81. Preferably, the second n-side electrode 82 is formed on the entire rear surface of the substrate 10 to function as a reflective film.

전기도금법(plating)은 도금할 물체를 (-)극에 연결하고, 도금재료를 (+)극에 연결한다. 이때 도금재료는 금, 은, 구리, 알루미늄 등 전기 전도성이 좋은 금속 이온을 포함하는 용액을 이용한다. 전기 전도성이 좋은 금속 이온을 포함하는 용액에 전류를 흘려주면 (-)극에서는 환원 반응이 일어나고, (+)극에서는 산화 반응이 발생한다. 이때 (-)극에 연결된 도금할 물체에 환원 반응으로 인하여 용액에 포함되어 있는 금속 이온이 보조 금속전극(80)을 형성하게 된다. Electroplating connects the object to be plated to the (-) pole and the plating material to the (+) pole. At this time, the plating material is a solution containing metal ions having good electrical conductivity such as gold, silver, copper, aluminum. When a current is flowed into a solution containing metal ions having good electrical conductivity, a reduction reaction occurs at the negative electrode and an oxidation reaction occurs at the positive electrode. At this time, the metal ions included in the solution form the auxiliary metal electrode 80 due to the reduction reaction on the object to be plated connected to the negative electrode.

본 발명에서는 구리 이온을 포함하는 용액을 이용하여 보조 금속전극(80)을 형성하였다. 전기도금 공정의 조건은 홈 내부에 도금이 잘되게 하기 위하여 웨이퍼(wafer)와 도금재료를 수평이 되도록 위치시켰다. 또한 용기 내부에 마그네틱 바를 이용하여 난류를 발생시켜 도금이 균일하게 되도록 하였다. 이를 도 4에 나타내었다. In the present invention, the auxiliary metal electrode 80 is formed using a solution containing copper ions. The conditions of the electroplating process were to position the wafer and the plating material horizontally so that the plating was well inside the groove. In addition, by using a magnetic bar inside the container to generate turbulence to make the plating uniform. This is shown in FIG. 4.

그리고, 보조 금속전극(80)을 형성함에 있어서 보조 금속전극(80)의 막질을 좋게 하기 위하여 도금 공정에서 인가되는 전류는 최대한 저전류를 인가하였다. 본 발명에서는 150mA의 전류를 인가하였으며 이때, 보조 금속전극(80)은 분당 약 1700Å의 보조 금속전극(80)이 형성되었다.In forming the auxiliary metal electrode 80, in order to improve the quality of the auxiliary metal electrode 80, a low current is applied as much as possible to the current applied in the plating process. In the present invention, a current of 150 mA was applied. At this time, the auxiliary metal electrode 80 was formed with an auxiliary metal electrode 80 of about 1700 kW per minute.

보조 금속전극(80)을 형성함으로써, 제1 n측 전극(81)의 얇은 두께에 의하여 발생하는 전류의 몰림 현상에 따른 열적 문제 및 전기적 접촉 특성을 비교적 쉬운 전기도금법을 통하여 개선할 수 있으며 소자의 신뢰성을 높을 수 있다. 또한, 제2 n측 전극(82)을 형성한 후 전기도금법을 이용하여 보조 금속전극(80)을 형성함으로써, 제1 n측 전극(81)과 제2 n측 전극(82)이 원활히 접촉되어 전기적 특성이 개선 된다. By forming the auxiliary metal electrode 80, thermal problems and electrical contact characteristics due to the current drift caused by the thin thickness of the first n-side electrode 81 can be improved by a relatively easy electroplating method. It can increase the reliability. In addition, after the second n-side electrode 82 is formed, the auxiliary metal electrode 80 is formed using the electroplating method, so that the first n-side electrode 81 and the second n-side electrode 82 are smoothly contacted. The electrical characteristics are improved.

도 5 내지 도 8은 본 발명에 따른 3족 질화물 반도체 발광소자의 보조 금속전극의 실제 사진으로서, 보조 금속전극(80)을 전자 현미경(SEM)으로 관찰한 것이다. 도 5는 보조 금속전극(80)이 형성된 전체적인 모습을 나타내며, 도 6은 보조 금속전극(80)이 제1 n측 전극 위에 형성된 모습을 나타내고, 도 7은 보조 금속전극(80)이 제2 n측 전극 위에 형성된 모습을 나타내며, 도 8은 홈의 내부에 보조 금속전(80)극이 형성된 모습을 나타낸다. 제1 n측 전극 부분에 형성되는 보조 금속전극(80)의 두께는 약 4.4㎛이며, 홈 내부에 형성되는 보조 금속전극(80)의 두께는 약 2.8㎛이다.5 to 8 are actual photographs of the auxiliary metal electrode of the group III nitride semiconductor light emitting device according to the present invention, and the auxiliary metal electrode 80 is observed with an electron microscope (SEM). FIG. 5 shows the overall shape of the auxiliary metal electrode 80, FIG. 6 shows the auxiliary metal electrode 80 formed on the first n-side electrode, and FIG. 7 shows the auxiliary metal electrode 80 of the second n electrode. 8 illustrates a state in which the auxiliary metal field 80 electrode is formed in the groove. The thickness of the auxiliary metal electrode 80 formed in the first n-side electrode portion is about 4.4 μm, and the thickness of the auxiliary metal electrode 80 formed in the groove is about 2.8 μm.

보조 금속전극(80)의 두께는 1㎛에서 10㎛의 두께가 바람직하며, 보조 금속전극(80)의 두께가 1㎛ 이하이면 전극의 단위 면적당 전류의 값이 너무 낮아 전기적 컨택 특성의 개선 효과를 기대하기 어려우며, 두께가 10㎛ 이상이면 소자의 절단 및 격리 공정에서 보조 금속전극(80)의 박리와 같은 기계적 결함이 발생할 수 있다.The thickness of the auxiliary metal electrode 80 is preferably 1 μm to 10 μm. When the thickness of the auxiliary metal electrode 80 is 1 μm or less, the value of the current per unit area of the electrode is too low to improve the electrical contact characteristics. It is difficult to expect, and when the thickness is 10 μm or more, mechanical defects such as peeling of the auxiliary metal electrode 80 may occur in the cutting and isolation of the device.

도 9는 본 발명에 따른 3족 질화물 반도체 발광소자의 일 예를 위에서 본 도면으로서, 발광소자는 1000㎛ x 1000㎛ 크기의 대면적 소자이며 16개의 개구부(90)를 포함하고 p측 본딩 패드(70) 및 이로부터 뻗은 가지 전극은 개구부(90)를 감싸는 형태를 가진다. 9 is a view showing an example of a group III nitride semiconductor light emitting device according to the present invention from above, wherein the light emitting device is a large-area device having a size of 1000 µm x 1000 µm and includes 16 openings 90 and a p-side bonding pad ( 70 and branch electrodes extending therefrom have a shape surrounding the opening 90.

한편 본 발명에 따른 3족 질화물 반도체 발광소자는 발광소자의 상부에 개구부(90)를 구비하므로, 이를 고려한 p측 본딩 패드(70) 및 가지 전극의 배치가 요구 된다.On the other hand, since the Group III nitride semiconductor light emitting device according to the present invention has an opening 90 above the light emitting device, arrangement of the p-side bonding pad 70 and the branch electrode is required.

도 10은 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 하나의 개구부(90)가 소자의 중심부에 위치하여 n측 전극(81,82)이 형성되며, p측 본딩 패드(70)는 개구부(90)를 감싸는 ㄷ자 형태의 가지 전극(71)을 가진다. 개구부(90)를 통하여 형성된 n측 전극(81,82)으로부터 주입되는 전자와 p측 본딩 패드(70)로부터 공급되는 홀의 흐름을 원활히 하여 수직의 전극 구조를 가지는 발광소자의 휘도를 향상시킨다. ㄷ자 형태의 p측 본딩 패드(70) 및 가지 전극(71)을 구비함으로써 p측 본딩 패드(70)에서 멀리 떨어진 p형 질화물 반도체층까지 정공의 공급이 원활하게 이루어져 효율적인 전류 공급이 가능하다. 즉, 전자의 운동성(electron mobility)이 좋은 n형 질화물 반도체층과 달리 정공의 운동성(hole mobility)이 떨어지는 p형 질화물 반도체층의 경우 전류 주입성을 높이기 위한 전류 확산층(current spreading)층을 도입 및 p측 본딩 패드(70) 및 p측 가지 전극(71)의 모양 및 배치가 중요한 것이다. FIG. 10 is a view showing an example of a p-side electrode structure of a group III nitride semiconductor light emitting device according to the present invention. In the group III nitride semiconductor light emitting device, one opening 90 is positioned at the center of the device so that the n-side electrode ( 81 and 82 are formed, and the p-side bonding pad 70 has a branch electrode 71 having a c-shape surrounding the opening 90. The luminance of the light emitting device having the vertical electrode structure is improved by smoothly flowing the electrons injected from the n-side electrodes 81 and 82 formed through the opening 90 and the holes supplied from the p-side bonding pad 70. By providing the p-shaped p-side bonding pad 70 and the branch electrode 71, holes can be smoothly supplied to the p-type nitride semiconductor layer far from the p-side bonding pad 70, thereby enabling efficient current supply. That is, unlike an n-type nitride semiconductor layer having good electron mobility, a p-type nitride semiconductor layer having poor hole mobility has a current spreading layer for improving current injection. The shape and arrangement of the p-side bonding pad 70 and the p-side branch electrode 71 are important.

도 11은 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 다른 예를 나타내는 도면으로서, 도 10의 실시예의 변형예로서, ㄷ자 형태의 가지 전극(71)이 부드러운 곡선 형태를 가진다. 도 10의 실시예와 비교하여 상대적으로 가지 전극(71)의 길이가 짧아 발광부(A)를 가리는 면적이 작기 때문에 이러한 측면에서 보다 나은 효과 가진다.FIG. 11 is a view showing another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention. As a variation of the embodiment of FIG. 10, the branch electrode 71 having a U-shape has a smooth curved shape. Compared with the embodiment of FIG. 10, the branch electrode 71 has a relatively short length, so that the area covering the light emitting portion A is small.

도 12는 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또 다른 예를 나타내는 도면으로서, 가지 전극(71)은 n측 전극(81,82)이 형성된 개구부(90)를 완전히 감싸는 폐루프 형태를 가진다. 또한, 가지 전극(71)은 발광소자의 테두리 부분에 형성되어 발광소자 전체에 효율적인 전류의 공급이 가능하다. 개구부(90)를 감싸는 폐루프 형태의 가지 전극(71)은 사각형의 구조 뿐만 아니라 원형 및 곡선과 직선의 조합으로 구성된 구조 또한 가능하다.12 is a view showing another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention, wherein the branch electrode 71 completely surrounds the opening 90 in which the n-side electrodes 81 and 82 are formed. It has a closed loop shape. In addition, the branch electrode 71 is formed at the edge of the light emitting device, and thus, the current can be efficiently supplied to the entire light emitting device. The branched electrode 71 in the form of a closed loop surrounding the opening 90 may be formed of not only a rectangular structure but also a combination of a circle, a curve, and a straight line.

도 13은 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면으로서, n측 전극(81,82)이 형성된 개구부(90)가 발광소자의 중심에서 벗어난 경우의 가지 전극(71)의 위치 및 형태를 나타낸다. 개구부(90)가 발광소자의 중심에 위치하는 경우 ㄱ자 형태의 가지 전극(71)을 가짐으로써 효율적으로 전류의 주입이 가능하다. 또한 발광 영역(A)에 형성되는 가지 전극(71)의 면적이 작기 때문에 발광소자의 휘도 감소를 유발하지도 않는다.FIG. 13 is a view showing another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention, in which the opening 90 in which the n-side electrodes 81 and 82 are formed is out of the center of the light emitting device. The position and shape of the branch electrode 71 are shown. When the opening 90 is positioned at the center of the light emitting device, the branch electrode 71 having an L-shaped shape can be efficiently injected with current. In addition, since the area of the branch electrode 71 formed in the light emitting area A is small, it does not cause a decrease in the luminance of the light emitting device.

도 14는 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면으로서, n측 전극(81,82)이 형성된 개구부(90)가 발광소자의 한 변의 테두리 부분에 위치하는 경우를 나타낸다. 이 경우에 p측 패드 전극(70)은 개구부(90)가 위치하는 변에 대응하는 변의 테두리 부분에 형성되며 가지 전극은 별도로 구비되지 않는다.FIG. 14 is a view showing another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention, in which an opening 90 having n-side electrodes 81 and 82 is formed at the edge of one side of the light emitting device. It indicates the position. In this case, the p-side pad electrode 70 is formed at the edge portion of the side corresponding to the side where the opening 90 is located, and the branch electrode is not provided separately.

도 15 및 도 16은 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면으로서, 복수개의 개구부(90)가 발광소자에 형성된 경우 p측 본딩 패드(70) 및 가지 전극(71)의 위치 및 형태를 나타낸다. 발광소자의 크기에 따라 발광소자에 형성되는 개구부(90)의 개수는 하나 이상으로 많아지 게 되며 이런 경우 발광소자에 효율적으로 전류를 공급하기 위해 가지 전극(71)을 어레이 형태로 형성한다. 가지 전극(71)의 어레이 형태는 사각형, 육각형, 마름모, 삼각형, 사다리꼴, 평행사변형 및 곡률을 포함하는 다각형 등 가지 전극(71)의 면적이 최소로 배치될 수 있는 형태면 가능하다. 도 15는 사각형 어레이 형태의 가지 전극(71)을 나타내며, 도 16은 육각형 어레이 형태의 가지 전극(71)을 나타낸다. p측 본딩 패드(70)는 가지 전극(71)이 교차하는 지점에 하나 또는 그 이상을 형성하여 전류 주입을 최대로 할 수 있도록 한다.15 and 16 illustrate another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention, in which the p-side bonding pad 70 and the plurality of openings 90 are formed in the light emitting device. The position and shape of the branch electrode 71 are shown. According to the size of the light emitting device, the number of the openings 90 formed in the light emitting device increases to one or more. In this case, the branch electrodes 71 are formed in an array form in order to efficiently supply current to the light emitting devices. The form of the array of the branch electrodes 71 may be any shape in which the area of the branch electrodes 71 may be disposed to the minimum, such as a quadrangle, a hexagon, a rhombus, a triangle, a trapezoid, a parallelogram, and a polygon including curvature. 15 shows the branch electrodes 71 in the form of a square array, and FIG. 16 shows the branch electrodes 71 in the form of a hexagonal array. The p-side bonding pad 70 is formed at one or more points where the branch electrodes 71 intersect to maximize the current injection.

도 17 내지 도 19는 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면으로서, 도 15 및 도 16에 도시된 어레이 형태의 가지 전극 구조가 발광 영역(A)에서 차지하는 면적이 크게 되게 되면 가지 전극(71)을 이루는 금속 물질 때문에 활성층에서 발생하는 빛을 흡수하여 소자의 발광 효율에 좋지 않은 영향을 주게 된다. 도 17 내지 도 19에 도시된 가지 전극 구조의 경우에, 폐루프를 형성한 가지 전극(71)의 일부를 제거하여 가지 전극(71)의 면적을 줄이고 또한 전류 주입에는 큰 영향을 주지 않게 하여 발광 효율을 높일 수 있다.17 to 19 are diagrams showing still another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention, in which the branch electrode structures of the array type shown in FIGS. When the area occupied in the substrate becomes large, the metal material constituting the branch electrode 71 absorbs light generated from the active layer, which adversely affects the luminous efficiency of the device. In the case of the branch electrode structure shown in Figs. 17 to 19, a part of the branch electrode 71 having the closed loop is removed to reduce the area of the branch electrode 71 and to emit light by not affecting the current injection. The efficiency can be improved.

도 20은 본 발명에 따른 3족 질화물 반도체 발광소자의 다른 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 홈(91) 내에 패키지 시에 발광소자 하부에 놓이는 에폭시 등의 물질이 발광소자 상부로 이동하는 것을 방지하기 위하여 도금된 보호막(83)을 구비한다. 이러한 보호막(83)은 도 5의 보조 금속전극(80)을 형성하는 공정에서 형성된다.20 is a view showing another example of the group III nitride semiconductor light emitting device according to the present invention, in which the group III nitride semiconductor light emitting device has a material such as an epoxy, which is placed under the light emitting device at the time of packaging in the groove 91, to the upper part of the light emitting device. A plated protective film 83 is provided to prevent movement. The passivation layer 83 is formed in the process of forming the auxiliary metal electrode 80 of FIG. 5.

도금(plating) 방법은 양극에 백금 혹은 함인동(P: 0.04~0.06%) 금속을 사용하고, 도금하고자 하는 웨이퍼를 음극으로 하여 진행한다. 이때 사용하는 전해질액은 황산 기반의 액을 사용하는데 시중에서 사용하는 도금액을 사용하거나 직접 제조도 가능하다. 도금시 온도는 25℃를 유지하였으며, 일반적으로 30℃를 넘는 경우 도금 표면이 거칠어지는 경향이 있다. 전류 밀도는 1~4A/dm²이 되도록 조절한다. 1A/dm² 보다 낮은 경우 도금 속도가 저하되고, 도금 균일도가 나빠질 문제점이 있으며, 4A/dm² 보다 높을 경우 도금 속도는 증가하나 표면이 거칠어지고, 부착성 등이 나빠진다. 도금 두께에 따라 증착되는 도금 금속의 양은 (부피x밀도)로 계산되어지며 이를 위해 도금 횟수에 따라 전해질액을 보충하는 방법 등을 통해 도금의 균일도를 유지할 수 있다. 일반적으로 보호막(83)은 기존 금속과 접착성 및 전기 전도성이 좋은 금, 은, 구리 등의 물질중 하나 혹은 그 이상이 선택된다. 보호막(83)의 두께는 바람직하기로는 1~15um가 좋다. (보호막(83) 즉, 보조 금속전극(80))의 두께가 너무 얇은 경우 전극 단위 면적당 전류의 값이 낮아서 컨택 특성 등의 효과가 개선되지 않으며, 너무 두꺼운 경우에는 칩의 절단과 같은 발광소자 격리에서 도금 금속의 박리와 같은 기계적 결함이 나타난다. 본 발명에서는 전해질의 온도가 24℃ 근처에서 2inch 웨이퍼에 2A/dm²의 전류를 공급하여 분당 약 0.2um의 속도로 두께 10~14um 정도가 되도록 시간을 조절하였다. 물론 도금 횟수는 1회로 한정하였다. 그러나, 도금 횟수를 경우에 따라 2회 이상 반복하는 경우도 가능하다. 전자의 경 우는 복수개의 질화물 반도체층(20,30,40,50)에 가까운 곳에 얇은 디스크 형태의 보호막이 생기며, 후자의 경우는 전자보다 훨씬 아래에서 보호막이 생긴다.In the plating method, platinum or phosphorus copper (P: 0.04% to 0.06%) metal is used as the anode, and the wafer to be plated is used as the cathode. In this case, the electrolyte solution used is a sulfuric acid-based liquid, and commercially available plating solutions may be used. The temperature at the time of plating was maintained at 25 ℃, generally over 30 ℃ tends to rough the surface of the plating. Adjust the current density so that it is 1 ~ 4A / dm ² . If it is lower than 1A / dm ² , the plating rate is lowered, there is a problem that the plating uniformity is worse, and when higher than 4A / dm ² , the plating rate is increased, but the surface is rough, adhesion is worse. The amount of plating metal deposited according to the plating thickness is calculated as (volume x density). For this purpose, the uniformity of the plating may be maintained by a method of replenishing the electrolyte depending on the number of plating. In general, the protective layer 83 is selected from one or more of materials such as gold, silver, and copper, which have good adhesion and electrical conductivity with existing metals. The thickness of the protective film 83 is preferably 1 to 15 um. If the thickness of the passivation layer 83 (that is, the auxiliary metal electrode 80) is too thin, the value of the current per electrode unit area is low, so that effects such as contact characteristics are not improved. Mechanical defects such as peeling of the plated metal appear. In the present invention, the temperature of the electrolyte was controlled to supply a current of ² A / dm ^{2 to} a ² inch wafer at about 24 ° C. to a thickness of about 10 μm to 14 μm at a rate of about 0.2 μm per minute. Of course, the number of plating was limited to one. However, it is also possible to repeat the number of times of plating twice or more as the case may be. In the former case, a thin disk-type protective film is formed near the plurality of nitride semiconductor layers 20, 30, 40, and 50. In the latter case, a protective film is formed much lower than the former.

도 21 내지 도 23은 본 발명에 따라 형성된 보호막의 전자 현미경 사진으로서, 도 21은 두께 약 0.5um의 얇은 보호막이 형성된 상태를 위에서 찍은 단면을 나타내고 있으며, 보호막의 형성은 홈 위에 걸친 질화물 반도체층에서, 도금 시간이 지나면서 위보다는 옆으로의 전해질액 몰림으로 인해 옆으로 도금되는 확률이 증가함으로써 이루어진다. 그 결과, 도 22에서와 같이 홈 위에 걸친 질화물 반도체층의 아래에서 보호막이 얇은 디스크 형태로 진행되기도 하고, 경우에 따라 도 23에서와 같이 도금 공정을 중단한 후 다시 시작하는 경우 홈 중간 부분에 얇은 디스크 형태의 보호막이 생성되기도 한다.21 to 23 are electron micrographs of a protective film formed in accordance with the present invention. FIG. 21 is a cross-sectional view taken from above in a state in which a thin protective film having a thickness of about 0.5 μm is formed, and the formation of the protective film is performed on the nitride semiconductor layer over the groove. As the plating time passes, the probability of plating sideways is increased due to the electrolyte flow to the side rather than the top. As a result, as shown in FIG. 22, the protective film may be formed in the form of a thin disk under the nitride semiconductor layer over the groove, and in some cases, when the plating process is stopped and restarted, as shown in FIG. A protective film in the form of a disc may be generated.

도 24는 본 발명에 따른 3족 질화물 반도체 발광소자의 또다른 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 도 2 및 도 3에 도시된 발광소자와 달리, 제2 n측 전극(82)의 형성에 앞서, 도금을 통해 형성되며, 홈(91)을 메우는 보조 금속전극(80)과, 도금 후에 형성되는 제2 n측 전극(82)을 포함한다. 이러한 구성을 통해, 발광소자의 하면에 제2 n측 전극(82) 만이 위치하므로, 기판에 더해지는 전극 두께가 감소되어 단위 발광소자로의 분리를 용이하게 할 수 있다. 보조 금속전극(80)은 도 20에서의 보호막(83)의 기능을 가짐은 물론이며, 마찬가지의 공정으로 형성될 수 있다.24 is a view showing another example of the group III nitride semiconductor light emitting device according to the present invention. Unlike the light emitting devices shown in FIGS. 2 and 3, the group III nitride semiconductor light emitting device is the second n-side electrode 82. Prior to the formation, the auxiliary metal electrode 80 formed through plating and filling the groove 91 and a second n-side electrode 82 formed after the plating are included. Through such a configuration, since only the second n-side electrode 82 is positioned on the bottom surface of the light emitting device, the thickness of the electrode added to the substrate may be reduced to facilitate separation into the unit light emitting device. The auxiliary metal electrode 80 has a function of the protective film 83 in FIG. 20 and may be formed by the same process.

도 25 및 도 26은 설명을 위해 과도하게 홈을 채운 상태에서 취한 주사 전자 현미경 사진으로서, 홈 내부에 보조 금속전극(80)이 채워져 있다.25 and 26 are scanning electron micrographs taken with the grooves excessively filled for explanation, and the auxiliary metal electrode 80 is filled in the grooves.

도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,1 is a view showing an example of a conventional group III nitride semiconductor light emitting device,

도 2는 본원인이 권리자인 수직형 3족 질화물 반도체 발광소자(한국 특허출원 제2006-35149호)의 일 예를 나타내는 도면,2 is a view showing an example of a vertical group III nitride semiconductor light emitting device (Korean Patent Application No. 2006-35149) to which the present owner is entitled;

도 3은 본 발명에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,3 is a view showing an example of a group III nitride semiconductor light emitting device according to the present invention;

도 5 내지 도 8은 본 발명에 따른 3족 질화물 반도체 발광소자의 보조 금속전극의 실제 사진,5 to 8 are actual pictures of the auxiliary metal electrode of the group III nitride semiconductor light emitting device according to the present invention,

도 9는 본 발명에 따른 3족 질화물 반도체 발광소자의 일 예를 위에서 본 도면,9 is a view of an example of a group III nitride semiconductor light emitting device according to the present invention;

도 10은 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 일 예를 나타내는 도면,10 is a view showing an example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention;

도 11은 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 다른 예를 나타내는 도면,11 is a view showing another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention;

도 12는 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면,12 is a view showing still another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention;

도 13은 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면,13 is a view showing still another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention;

도 14는 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면, 14 is a view showing still another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention;

도 15 및 도 16은 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면,15 and 16 show still another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention;

도 17 내지 도 19는 본 발명에 따른 3족 질화물 반도체 발광소자의 p측 전극 구조의 또다른 예를 나타내는 도면,17 to 19 show still another example of the p-side electrode structure of the group III nitride semiconductor light emitting device according to the present invention;

도 20은 본 발명에 따른 3족 질화물 반도체 발광소자의 다른 예를 나타내는 도면,20 is a view showing another example of a group III nitride semiconductor light emitting device according to the present invention;

도 21 내지 도 23은 본 발명에 따라 형성된 보호막의 전자 현미경 사진,21 to 23 are electron micrographs of the protective film formed according to the present invention,

도 24는 본 발명에 따른 3족 질화물 반도체 발광소자의 또다른 예를 나타내는 도면,24 is a view showing still another example of the group III nitride semiconductor light emitting device according to the present invention;

도 25 및 도 26은 설명을 위해 과도하게 홈을 채운 상태에서 취한 주사 전자 현미경 사진.25 and 26 are scanning electron micrographs taken in an excessively filled groove for explanation.

Claims

A grooved substrate;

A plurality of group III nitride semiconductor layers formed on the substrate and including an active layer that generates light through recombination and a first group III nitride semiconductor layer positioned between the substrate and the active layer;

An opening formed along the plurality of group III nitride semiconductor layers over the groove;

A first electrode electrically contacting the first group III nitride semiconductor layer through the groove; And,

And a second electrode in electrical contact with the first group III nitride semiconductor layer via the first electrode.

The method of claim 1,

And a third electrode electrically contacting the first group III nitride semiconductor layer through the opening. 3.

The method of claim 1,

The group III nitride semiconductor light emitting device of claim 1, wherein the first electrode fills the groove.

The method of claim 3, wherein

The group III nitride semiconductor light emitting device of claim 1, wherein the first electrode is electroplated.

The method of claim 4, wherein

The method of claim 5, wherein

The group III nitride semiconductor light emitting device of claim 1, wherein the first electrode is in contact with the third electrode.