KR20110072451A - 터치스크린 기판, 이의 제조 방법 및 표시 패널 - Google Patents

터치스크린 기판, 이의 제조 방법 및 표시 패널 Download PDF

Info

Publication number
KR20110072451A
KR20110072451A KR1020090129383A KR20090129383A KR20110072451A KR 20110072451 A KR20110072451 A KR 20110072451A KR 1020090129383 A KR1020090129383 A KR 1020090129383A KR 20090129383 A KR20090129383 A KR 20090129383A KR 20110072451 A KR20110072451 A KR 20110072451A
Authority
KR
South Korea
Prior art keywords
sensing
switching
electrode
layer
active pattern
Prior art date
Application number
KR1020090129383A
Other languages
English (en)
Other versions
KR101588355B1 (ko
Inventor
김웅권
방정석
양성훈
한상윤
정석원
조병훈
김대철
정기훈
전경숙
서승미
한근욱
서미선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090129383A priority Critical patent/KR101588355B1/ko
Priority to US12/898,839 priority patent/US9087750B2/en
Publication of KR20110072451A publication Critical patent/KR20110072451A/ko
Application granted granted Critical
Publication of KR101588355B1 publication Critical patent/KR101588355B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/042—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by opto-electronic means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Human Computer Interaction (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

터치 감도를 향상시킨 터치스크린 기판, 이의 제조 방법 및 표시 패널이 개시된다. 터치스크린 기판은 베이스 기판 상에 형성된 제1 스위칭 게이트 전극, 제1 스위칭 게이트 전극 상에 형성된 제1 액티브 패턴, 제1 액티브 패턴 상에 이격되어 배치된 제1 스위칭 소스 및 드레인 전극들을 포함하는 제1 스위칭 소자와, 제1 스위칭 소스 전극과 연결된 제1 센싱 드레인 전극, 제1 센싱 드레인 전극과 이격된 제1 센싱 소스 전극, 제1 센싱 드레인 및 소스 전극들의 하부에 형성되고 제1 비정질층, 도핑 비정질층 및 제2 비정질층을 포함하는 제2 액티브 패턴 및 제1 센싱 드레인 및 소스 전극들 상에 형성된 제1 센싱 게이트 전극을 포함하고, 적외선을 센싱하는 제1 센싱 소자를 포함한다. 이에 따라, 표시 패널의 터치 신뢰성을 향상시킬 수 있다.
멀티 터치, 적외선, 가시광선, 터치 패널, 터치스크린, 전자 우물

Description

터치스크린 기판, 이의 제조 방법 및 표시 패널{TOUCH SCREEN SUBSTRATE, METHOD OF MANUFACTURING THE SAME, AND DISPLAY PANEL HAVING THE TOUCH SCREEN SUBSTRATE}
본 발명은 터치스크린 기판, 이의 제조 방법 및 표시 패널에 관한 것으로, 더욱 상세하게는 터치 감도를 향상시킨 터치스크린 기판, 이의 제조 방법 및 표시 패널에 관한 것이다.
일반적으로, 액정표시패널은 각 화소 영역을 구동하기 위한 박막 트랜지스터가 형성된 제1 기판과, 상기 제1 기판과 대향하는 제2 기판과, 상기 제1 기판 및 상기 제2 기판 사이에 개재되어 형성된 액정층을 포함한다. 상기 액정표시패널은 상기 액정층에 전압을 인가하여 광의 투과율을 제어하는 방식으로 화상을 표시한다.
한편, 액정표시패널은 외부의 터치를 통해 동작하는 터치 패널의 기능을 할 수 있다. 상기 액정표시패널이 터치 패널의 기능을 하기 위해서는, 상기 제2 기판이 광센서 및 이를 제어하기 위한 스위칭 소자를 포함한다. 상기 외부의 터치가 가해지면, 상기 광센서는 특정한 파장대의 입사광을 흡수하여 광전류(photo current) 를 발생한다. 상기 액정표시패널과 연결된 중앙처리장치는, 상기 광전류와 상기 입사광이 조사되기 전의 광센서의 암전류(dark current)와의 차이를 이용하여 상기 액정표시패널에서의 터치 지점을 계산할 수 있다.
상기 광센서와 상기 스위칭 소자는 서로 요구되는 전기적 특성이 상이하다. 상기 스위칭 소자는 게이트 신호에 의해서 온/오프만을 조절하면 되지만, 상기 광센서는 상기 입사광에 의해 상기 광전류를 발생하기 때문에 상기 입사광에 의한 감도 향상이 요구된다. 상기 광센서의 감도 향상을 위해서는, 근본적으로 다양한 반도체 재료의 개발이 필요하지만 연구 및 개발에 소비되는 고비용에 의해 생산성 측면에서 한계가 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 터치 감도를 향상시키는 터치스크린 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 터치스크린 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 터치스크린 기판을 포함하는 표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 터치스크린 기판은 제1 스위칭 소자 및 상기 제1 스위칭 소자와 전기적으로 연결된 제1 센싱 소자를 포함한다. 상기 제1 스위칭 소자는 제1 스위칭 게이트 전극, 상기 제1 스위칭 게이트 전극 상에 형성된 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 이격되어 배치된 제1 스위칭 소스 및 드레인 전극들을 포함한다. 상기 제1 센싱 소자는 상기 제1 스위칭 소스 전극과 연결된 제1 센싱 드레인 전극, 상기 제1 센싱 드레인 전극과 이격된 제1 센싱 소스 전극, 상기 제1 센싱 드레인 및 소스 전극들의 하부에 형성되고 제1 비정질층, 도핑 비정질층 및 제2 비정질층을 포함하는 제2 액티브 패턴 및 상기 제1 센싱 드레인 및 소스 전극들 상에 형성된 제1 센싱 게이트 전극을 포함하고, 적외선을 센싱한다.
상기 제1 및 제2 비정질층 각각은 비정질 실리콘-게르마늄(amorphous silicon-germanium, a-SiGe) 또는 비정질 게르마늄(a-Ge)을 포함할 수 있다.
상기 도핑 비정질층은 인(P), 비소(As) 또는 안티모니(Sb)가 도핑된 비정질 실리콘 게르마늄(a-SiGe) 또는 비정질 게르마늄(a-Ge)을 포함할 수 있다.
상기 도핑 비정질층의 두께(d)는 0＜d≤100Å일 수 있다.
상기 터치스크린 기판은 상기 제1 센싱 소자의 하부에 배치되고, 상기 제1 센싱 게이트 전극과 전기적으로 연결된 차광 패턴을 더 포함할 수 있다.
상기 터치스크린 기판은 상기 제1 스위칭 게이트 전극과 연결된 제1 센싱 게이트 라인, 상기 제1 센싱 소스 전극과 연결된 바이어스 라인, 상기 제1 스위칭 드레인 전극과 연결되고, 상기 제1 센싱 소자의 적외선 감지 신호를 출력하는 제1 리드 아웃 라인 및 상기 제1 센싱 게이트 전극과 연결된 제2 센싱 게이트 라인을 더 포함할 수 있다.
상기 터치스크린 기판은 가시광선을 센싱하는 제2 센싱 소자 및 상기 제2 센싱 소자와 전기적으로 연결된 제2 스위칭 소자를 더 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 터치스크린 기판의 제조 방법이 제공된다. 상기 터치스크린 기판의 제조 방법에서, 베이스 기판 상에 제1 센싱 게이트 라인 및 상기 제1 센싱 게이트 라인과 연결된 제1 스위칭 게이트 전극을 형성한다. 상기 제1 스위칭 게이트 전극이 형성된 베이스 기판 상에 상기 제1 스위칭 게이트 전극과 중첩하는 제1 액티브 패턴을 형성한다. 상기 제1 액티브 패턴을 포함하는 기판 상에 제1 비정질층, 도핑 비정질층 및 제2 비정질층을 포함하는 제2 액티브 패턴을 형성한다. 상기 제1 및 제2 액티브 패턴들을 포함하는 베이스 기판 상에 상기 제1 액티브 패턴 상에 이격되어 배치되는 제1 스위칭 소스 및 드레인 전극들과 상기 제2 액티브 패턴 상에 이격되어 배치되는 제1 센싱 소스 및 드레인 전극들을 형성한다. 상기 제1 센싱 소스 및 드레인 전극들이 형성된 베이스 기판 상에 바이어스 라인 및 제1 센싱 게이트 전극을 형성한다.
상기 제1 액티브 패턴은, 상기 제1 비정질층을 포함하는 기판에 비정질 반도체 및 저농도의 도펀트를 제공하여 상기 도핑 비정질층을 형성하고, 상기 도핑 비정질층을 포함하는 기판 상에 상기 비정질 반도체를 제공하여 상기 제2 비정질층을 형성한 후, 상기 제1 비정질층, 상기 도핑 비정질층 및 상기 제2 비정질층을 패터닝하여 형성할 수 있다.
상기 도펀트는 상기 도핑 비정질층의 전체 원자수에 대해 0 원자 백분율(atomic percent, at.％) 초과 5 at.％ 이하일 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예에 따른 표시 패널은 어레이 기판 및 상기 어레이 기판과 대향하는 터치스크린 기판을 포함한다. 상기 어레이 기판은 화소 전극 및 상기 화소 전극과 전기적으로 연결된 화소 스위칭 소자를 포함한다. 상기 터치스크린 기판은 상기 어레이 기판과 대향하고, 스위칭 게이트 전극, 상기 스위칭 게이트 전극 상에 형성된 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 이격되어 배치된 스위칭 소스 및 드레인 전극들을 포함하는 스위칭 소자와, 상기 스위칭 소스 전극과 연결된 센싱 드레인 전극, 상기 센싱 드레인 전극과 이격된 센싱 소스 전극, 제1 센싱 드레인 및 소스 전극들의 하부에 형성되고 제1 비정질층, 도핑 비정질층 및 제2 비정질층을 포함하는 제2 액티브 패턴 및 상기 센싱 드레인 및 소스 전극들 상에 형성된 센싱 게이트 전극을 포함하고, 적외선을 센싱하는 센싱 소자를 포함한다.
이와 같은 터치스크린 기판, 이의 제조 방법 및 표시 패널에 따르면, 적외선을 센싱하는 제1 센싱 소자가, 상기 제1 및 제2 비정질층들의 에너지보다 낮은 에너지를 갖는 상기 도핑 비정질층이 상기 제1 및 제2 비정질층들 사이에 개재된 상기 제2 액티브 패턴을 포함함으로써, 상기 도핑 비정질층에 의한 전자 우물이 형성될 수 있다. 이에 따라, 상기 적외선에 의한 상기 제1 센싱 소자의 감도를 향상시킬 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 제1 표시 장치(500)는 제1 표시 패널(PL1) 및 상기 제1 표시 패널(PL1)에 광을 제공하는 백라이트 어셈블리(400)를 포함한다. 상기 제1 표시 패널(PL1)은 제1 어레이 기판(100), 제1 터치스크린 기판(200) 및 액정층(300)을 포함한다. 상기 제1 표시 장치(500)는 상기 제1 표시 패널(PL1) 상에 접촉된 물체의 위치를 센싱할 수 있다. 또한, 상기 제1 표시 장치(500)는 상기 제1 표시 패널(PL1) 상에 위치한 이미지를 스캔할 수도 있다. 상기 백라이트 어셈블리(400)는 상기 제1 어레이 기판(100)의 하부에 배치된다.
상기 제1 어레이 기판(100)은 제1 베이스 기판(110) 상에 형성된 화소 스위칭 소자(PSW), 상기 화소 스위칭 소자(PSW)와 전기적으로 연결된 화소 전극(PE) 및 어레이층(AL)을 포함한다. 상기 화소 전극(PE)이 상기 제1 어레이 기판(100)의 단 위 화소를 정의할 수 있다.
상기 제1 터치스크린 기판(200)은 상기 제1 어레이 기판(100)과 대향하고, 상기 제1 어레이 기판(100)과 결합되어 상기 액정층(300)을 개재시킨다. 상기 제1 터치스크린 기판(200)은 제1 광센서(LS1) 및 제2 광센서(LS2)를 포함한다. 상기 제1 터치스크린 기판(200)은 블랙 매트릭스(BM), 컬러필터(CF), 오버코팅층(OC) 및 공통 전극(CE)을 더 포함할 수 있다. 상기 공통 전극(CE)은 상기 화소 전극(PE)과 마주하여 상기 액정층(300)에 전계를 형성한다. 상기 제1 광센서(LS1) 및 상기 제2 광센서(LS2) 각각은 상기 제1 어레이 기판(100)의 3개의 단위 화소들과 대응하는 영역에 형성될 수 있다. 상기 제1 광센서(LS1)는 적외선을 감지하는 센서이고, 상기 제2 광센서(LS2)는 가시광선을 감지하는 센서이다.
상기 백라이트 어셈블리(400)는 상기 제1 어레이 기판(100)의 하부에 배치된다. 상기 백라이트 어셈블리(400)는 상기 적외선을 상기 제1 표시 패널(PL1)로 제공하는 적외선 광원과, 상기 가시광선을 상기 제1 표시 패널(PL1)로 제공하는 가시광선 광원을 포함한다. 상기 적외선 광원 및 상기 가시광선 광원 각각은 발광 다이오드일 수 있다.
이하에서는, 도 2를 참조하여 상기 제1 어레이 기판(100)에 대해서 설명하고, 도 3, 도 4a 및 도 4b를 참조하여 상기 제1 터치스크린 기판(200)에 대해서 상세하게 설명하기로 한다.
도 2는 도 1에 도시된 어레이 기판의 확대 단면도이다.
도 2를 참조하면, 상기 화소 스위칭 소자(PSW)는 화소 게이트 전극(PG), 화 소 반도체 패턴(130), 화소 소스 전극(PS) 및 화소 드레인 전극(PD)을 포함한다. 상기 어레이층(AL)은 상기 화소 게이트 전극(PG) 상에 형성된 게이트 절연층(120) 과, 상기 화소 소스 및 드레인 전극들(PS, PD) 상에 형성된 패시베이션층(140)을 포함한다. 상기 어레이층(AL)은 상기 패시베이션층(140) 상에 형성된 유기층(150)을 더 포함할 수 있다. 상기 패시베이션층(140) 및 상기 유기층(150)을 관통하는 화소 콘택홀(PCNT)을 통해, 상기 화소 드레인 전극(PD)은 상기 화소 전극(PE)과 전기적으로 연결된다.
상기 화소 반도체 패턴(130)은 상기 게이트 절연층(120) 상에 형성된 실리콘층(132) 및 도핑 실리콘층(134)을 포함한다. 상기 실리콘층(132)은 비정질 실리콘(amorphous silicon, a-Si)을 포함한다. 상기 도핑 실리콘층(134)은 n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)을 포함한다.
도 3은 도 1에 도시된 터치스크린 기판의 평면도이다.
도 3을 참조하면, 상기 제1 터치스크린 기판(200)은 제1 스위칭 소자(WTR1) 및 제1 센싱 소자(STR1)를 포함하는 상기 제1 광센서(LS1), 제1 센싱 게이트 라인(SGL1), 제2 센싱 게이트 라인(SGL1), 바이어스 라인(VL), 제1 리드 아웃 라인(R/O1), 차광 패턴(220) 및 제1 커패시터(Cst1)를 포함한다.
상기 제1 센싱 게이트 라인(SGL1)은 제1 방향(D1)으로 연장되고, 제1 센싱 게이트 신호를 인가한다. 상기 제2 센싱 게이트 라인(SGL2)은 상기 제1 방향(D1)과 다른 제2 방향(D2)으로 연장되어 상기 제1 센싱 게이트 라인(SGL1)과 교차하고, 제2 센싱 게이트 신호를 인가한다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 수직할 수 있다.
상기 바이어스 라인(VL)은 상기 제2 방향(D2)으로 연장되고, 소스 바이어스를 인가한다. 상기 바이어스 라인(VL)은 상기 제2 센싱 게이트 라인(SGL2)의 상기 제1 방향(D1)에 배치된다.
상기 제1 리드 아웃 라인(R/O1)은 상기 제2 방향(D2)으로 연장된다. 상기 제1 리드 아웃 라인(R/O1)은 상기 제2 센싱 게이트 라인(SGL2)과 인접하게 배치되어, 상기 제2 센싱 게이트 라인(SGL2)은 상기 제1 리드 아웃 라인(R/O1)과 상기 바이어스 라인(VL) 사이에 배치된다. 상기 제1 센싱 소자(STR1)에서 출력되는 적외선 감지 신호를 상기 제1 표시 패널(PL1)과 연결된 중앙처리장치로 출력한다.
상기 제1 스위칭 소자(WTR1)는 상기 제1 센싱 게이트 라인(SGL1)과 상기 제1 리드 아웃 라인(R/O1)과 연결된다. 상기 제1 스위칭 소자(WTR1)는 제1 스위칭 게이트 전극(WG1), 제1 스위칭 소스 전극(WS1), 제1 스위칭 드레인 전극(WD1) 및 제1 액티브 패턴(AP1)을 포함한다. 상기 제1 스위칭 게이트 전극(WG1)은 상기 제1 센싱 게이트 라인(SGL1)과 연결된다. 상기 제1 스위칭 드레인 전극(WD1)은 상기 제1 리드 아웃 라인(R/O1)과 연결된다. 상기 제1 스위칭 소스 전극(WS1)은 상기 제1 스위칭 드레인 전극(WD1)과 이격된다. 상기 제1 액티브 패턴(AP1)은 상기 제1 스위칭 게이트 전극(WG1)과 중첩되고, 상기 제1 스위칭 소스 및 드레인 전극들(WS1, WD1) 각각과 일부가 중첩된다.
상기 제1 스위칭 소자(WTR1)는 제1 탑 게이트 전극(TG1)을 더 포함할 수 있다. 상기 제1 탑 게이트 전극(TG1)은 상기 제1 스위칭 게이트 전극(WG1)과 대향한 다. 상기 제1 탑 게이트 전극(TG1) 및 상기 제1 스위칭 게이트 전극(WG1) 사이에, 상기 제1 스위칭 소스 및 드레인 전극들(WS1, WD1) 및 상기 제1 액티브 패턴(AP1)이 배치된다. 상기 제1 탑 게이트 전극(TG1)은 상기 제1 스위칭 게이트 전극(WG1)과 제1 콘택홀(CNT1)을 통해 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 스위칭 소자(WTR1)는 상기 제1 탑 게이트 전극(TG1) 및 상기 제1 스위칭 게이트 전극(WG1)을 포함하는 더블 게이트 구조를 가질 수 있다.
상기 제1 센싱 소자(STR1)는 상기 백라이트 어셈블리(400)가 제공하는 적외선을 감지한다. 상기 제1 센싱 소자(STR1)는 상기 제2 센싱 게이트 라인(SGL2), 상기 바이어스 라인(VL) 및 상기 제1 스위칭 소자(WTR1)와 전기적으로 연결된다. 상기 제1 센싱 소자(STR1)는 제1 센싱 게이트 전극(SG1), 제1 센싱 소스 전극(SS1), 제1 센싱 드레인 전극(SD1) 및 제2 액티브 패턴(AP2)을 포함한다. 상기 제1 센싱 게이트 전극(SG1)은 상기 제2 센싱 게이트 라인(SGL2)과 연결된다. 상기 제1 센싱 소스 전극(SS1)은 상기 바이어스 라인(VL)과 제2 콘택홀(CNT2)을 통해 연결된다. 상기 제1 센싱 드레인 전극(SD1)은 상기 제1 센싱 소스 전극(SS1)과 이격되고, 상기 제1 스위칭 소스 전극(WS1)과 연결된다. 상기 제1 센싱 드레인 및 소스 전극들(SD1, SS1) 각각은 상기 제1 센싱 소자(STR1)의 채널 영역을 넓게 확보하기 위해서 U-자형이 반복되는 요철 구조를 가질 수 있다. 상기 제2 액티브 패턴(AP2)은 상기 제1 센싱 게이트 전극(SG1)과 중첩되고, 상기 제1 센싱 소스 및 드레인 전극들(SS1, SD1)의 일부와 중첩될 수 있다. 상기 제2 액티브 패턴(AP2)에 대해서는, 도 4a, 도 6a 및 도 6b를 참조하여 상세하게 후술하도록 한다.
상기 차광 패턴(220)은 상기 제1 센싱 소자(STR1)의 하부에 형성된다. 상기 차광 패턴(220)은 반도체로 형성될 수 있다. 예를 들어, 상기 차광 패턴(220)은 비정질 실리콘 게르마늄(amorphous silicon-germanium, a-SiGe)을 포함할 수 있다. 상기 차광 패턴(220)은 상기 적외선은 투과시키고, 상기 가시광선은 흡수하여 차단한다. 상기 백라이트 어셈블리(400)에 의해 제공된 상기 적외선은 상기 차광 패턴(220)을 투과하고, 상기 제2 베이스 기판(210) 상에 물체가 접촉된 경우에는 상기 적외선이 상기 물체에서 반사되어 상기 차광 패턴(220)을 다시 투과하여 상기 제1 센싱 소자(STR1)로 제공된다. 반면, 상기 가시광선은 상기 차광 패턴(220)에 의해 상기 제2 베이스 기판(210)을 통과하지 못한다. 상기 차광 패턴(220)은 상기 제1 센싱 게이트 전극(SG1)과 제3 콘택홀(CNT3)을 통해서 전기적으로 연결될 수 있다. 상기 제2 센싱 게이트 라인(SGL2)을 통해 인가되는 상기 제2 센싱 게이트 신호는 상기 제1 센싱 게이트 전극(SG1) 및 상기 차광 패턴(220)에 인가될 수 있다. 이에 따라, 상기 제1 센싱 소자(STR1)는 상기 차광 패턴(220) 및 상기 제1 센싱 게이트 전극(SG1)을 포함하는 더블 게이트 구조를 가질 수 있다. 이와 달리, 상기 차광 패턴(220)은 별도의 신호 라인과 연결되어 센싱 게이트 신호를 인가할 수 있다.
상기 제1 커패시터(Cst1)는 제1 전극으로서 제1 센싱 드레인 전극(SD1)과 상기 제1 전극과 대향하는 제2 전극으로서 상기 바이어스 라인(VL) 및 상기 제1 및 제2 전극들 사이에 개재된 제2 절연층(270, 도 4a 참조) 및 제3 절연층(280, 도 4a 참조)을 포함하는 유전층에 의해 정의된다. 상기 제1 커패시터(Cst1)는 상기 제1 센싱 소자(STR1)의 상기 제2 액티브 패턴(AP2)에 입사된 적외선에 의해 생성된 전 하를 충전한다.
상기 제1 스위칭 소자(WTR1) 및 상기 제1 센싱 소자(STR1)에 의해서 상기 적외선을 센싱하는 과정을 간략히 설명하면 다음과 같다.
상기 제2 센싱 게이트 라인(SGL2)에 상기 제2 센싱 게이트 신호가 인가되면, 상기 제2 센싱 게이트 신호에 응답하여 상기 바이어스 라인(VL)을 통해서 상기 제1 센싱 소스 전극(SS1)에 상기 소스 바이어스가 인가된다. 상기 제2 센싱 게이트 신호는 음의 레벨을 갖는 게이트 바이어스이다.
상기 제2 센싱 게이트 신호가 인가된 상태에서 상기 제2 액티브 패턴(AP2)에 상기 적외선이 조사되면, 상기 제1 센싱 소스 전극(SS1) 및 상기 제1 센싱 드레인 전극(SD1)이 전기적으로 연결된다. 상기 제2 액티브 패턴(AP2)의 활성화로 인해 상기 제1 센싱 소스 및 드레인 전극들(SS1, SD1) 사이에 광전류(photo current)가 흐르고, 상기 광전류는 상기 제1 커패시터(Cst1)에 충전된다.
상기 제1 커패시터(Cst1)에 충전된 전하는, 상기 제1 센싱 게이트 신호에 응답하여 턴-온된 상기 제1 스위칭 소자(WTR1)를 통해 상기 제1 리드 아웃 라인(R/O1)을 통해 출력된다. 상기 출력된 신호는 상기 중앙처리장치에서 수신하여 이를 기초로 하여, 상기 제1 터치스크린 기판(200) 상의 터치 위치를 센싱할 수 있다.
상기 제1 터치스크린 기판(200)은 제3 센싱 게이트 라인(SGL3), 제2 리드 아웃 라인(R/O2), 제2 스위칭 소자(WTR2), 제2 센싱 소자(STR2) 및 제2 커패시터(Cst2)를 더 포함할 수 있다.
상기 제3 센싱 게이트 라인(SGL3)은 상기 제1 방향(D1)으로 연장된다. 상기 제3 센싱 게이트 라인(SGL3)은 상기 제1 센싱 게이트 라인(SGL1)과 평행하게 배치된다.
상기 제2 리드 아웃 라인(R/O2)은 상기 제2 방향(D2)으로 연장된다. 상기 제2 리드 아웃 라인(R/O2)은 상기 바이어스 라인(VL)과 인접하게 배치된다. 상기 제1 및 제2 리드 아웃 라인들(R/O1, R/O2) 사이에, 상기 제2 센싱 게이트 라인(SGL2) 및 상기 바이어스 라인(VL)이 배치될 수 있다.
상기 제2 스위칭 소자(WTR2)는 제2 스위칭 게이트 전극(WG2), 제2 스위칭 소스 전극(WS2), 제2 스위칭 드레인 전극(WD2) 및 제3 액티브 패턴(AP3)을 포함한다. 상기 제2 스위칭 게이트 전극(WG2)은 상기 제3 센싱 게이트 라인(SGL3)과 연결된다. 상기 제2 스위칭 드레인 전극(WD2)은 상기 제2 리드 아웃 라인(R/O2)과 연결된다. 상기 제2 스위칭 소스 전극(WS2)은 상기 제2 스위칭 드레인 전극(WD2)과 이격된다. 상기 제3 액티브 패턴(AP3)은 상기 제2 스위칭 게이트 전극(WG2)과 중첩된다.
상기 제2 스위칭 소자(WTR2)는 제2 탑 게이트 전극(TG2)을 더 포함할 수 있다. 상기 제2 탑 게이트 전극(TG2)은 상기 제2 스위칭 게이트 전극(WG2)과 대향한다. 상기 제2 탑 게이트 전극(TG2) 및 상기 제2 스위칭 게이트 전극(WG2) 사이에, 상기 제2 스위칭 소스 및 드레인 전극들(WS2, WD2) 및 상기 제2 액티브 패턴(AP2)이 배치된다. 상기 제2 탑 게이트 전극(TG2)은 상기 제2 스위칭 게이트 전극(WG2)과 제4 콘택홀(CNT4)을 통해 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 스 위칭 소자(WTR2)는 상기 제2 탑 게이트 전극(TG2) 및 상기 제2 스위칭 게이트 전극(WG2)을 포함하는 더블 게이트 구조를 가질 수 있다.
상기 제2 센싱 소자(STR2)는 상기 백라이트 어셈블리(400)가 제공하는 가시광선을 감지한다. 상기 제2 센싱 소자(STR2)는 상기 제2 센싱 게이트 라인(SGL2), 상기 바이어스 라인(VL) 및 상기 제2 스위칭 소자(WTR2)와 전기적으로 연결된다. 상기 제2 센싱 소자(STR2)는 제2 센싱 게이트 전극(SG2), 제2 센싱 소스 전극(SS2), 제2 센싱 드레인 전극(SD2) 및 제4 액티브 패턴(AP4)을 포함한다. 상기 제2 센싱 게이트 전극(SG2)은 상기 제2 센싱 게이트 라인(SGL2)과 연결된다. 상기 제2 센싱 소스 전극(SS2)은 상기 바이어스 라인(VL)과 제5 콘택홀(CNT5)을 통해 연결된다. 상기 제2 센싱 드레인 전극(SD2)은 상기 제2 센싱 소스 전극(SS2)과 이격되고, 상기 제2 스위칭 소스 전극(WS2)과 연결된다. 상기 제2 센싱 드레인 및 소스 전극들(SD2, SS2) 각각은 상기 제2 센싱 소자(STR2)의 채널 영역을 넓게 확보하기 위해서 U-자형이 반복되는 요철 구조를 가질 수 있다. 상기 제4 액티브 패턴(AP4)은 상기 제2 센싱 게이트 전극(SG2)과 중첩되고, 상기 제2 센싱 소스 및 드레인 전극들(SS2, SD2)의 일부와 중첩될 수 있다.
상기 제2 커패시터(Cst2)는 제1 전극으로서 상기 제2 센싱 드레인 전극(SD2)과 상기 제1 전극과대향하는 제2 전극으로서 상기 바이어스 라인(VL) 및 상기 제1 및 제2 전극들 사이에 개재된 상기 제2 절연층(270) 및 상기 제3 절연층(280)을 포함하는 유전층에 의해 정의된다. 상기 제2 커패시터(Cst2)는 상기 제2 센싱 소자(STR2)의 상기 제3 액티브 패턴(AP3)에 입사된 가시광선에 의해 생성된 전하를 충전한다.
도 4a는 도 3에 도시된 터치스크린 기판의 I-I' 라인을 따라 절단한 단면도이고, 도 4b는 도 3에 도시된 터치스크린 기판의 II-II' 라인을 따라 절단한 단면도이다.
도 4a 및 도 4b를 참조하면, 상기 제1 터치스크린 기판(200)은 제2 베이스 기판(210) 상에 형성된 제1 절연층(240), 콘택 전극(230), 제2 절연층(270) 및 제3 절연층(280)을 더 포함할 수 있다.
상기 제1 절연층(240)은 상기 제1 및 제2 스위칭 게이트 전극들(WG1, WG2), 상기 콘택 전극(230) 및 상기 차광 패턴(220)을 포함하는 제2 베이스 기판(210) 상에 형성된다.
상기 콘택 전극(230)은 상기 차광 패턴(220) 상에 형성되고, 상기 제3 콘택홀(CNT3)을 통해 노출된다. 상기 콘택 전극(230)은 상기 제3 콘택홀(CNT3)을 형성하는 공정에서 상기 차광 패턴(220)을 보호할 수 있다. 상기 차광 패턴(220) 및 상기 제1 센싱 게이트 전극(SG1)은 상기 콘택 전극(230)을 매개로 하여 전기적으로 연결된다.
상기 제1 액티브 패턴(AP1)은 반도체층(252) 및 제1 오믹 콘택층(254)을 포함한다. 상기 반도체층(252)은 비정질 실리콘(amorphous silicon, a-Si)을 포함하고, 상기 제1 오믹 콘택층(254)은 n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)을 포함한다. 이와 달리, 상기 반도체층(252)은 비정질 실리콘 게르마늄(amorphous silicon germanium, a-SiGe)을 포함하고, 상기 제1 오믹 콘택층(254) 은 n형 불순물이 고농도로 도핑된 비정질 실리콘 게르마늄(n+ a-SiGe)을 포함할 수 있다. 상기 반도체층(262)의 비정질 실리콘 게르마늄은, 상기 차광 패턴(220)의 비정질 실리콘 게르마늄의 조성과 다르다.
상기 제2 액티브 패턴(AP2)은 제1 비정질층(262), 도핑 비정질층(264) 및 제2 비정질층(266)을 포함한다. 상기 제2 액티브 패턴(AP2)에 대해서는 도 5를 참조하여 후술하도록 한다.
상기 제3 액티브 패턴(AP3) 및 상기 제4 액티브 패턴(AP4) 각각은 상기 반도체층(252) 및 상기 제1 오믹 콘택층(254)을 포함한다. 상기 제3 액티브 패턴(AP3) 및 상기 제4 액티브 패턴(AP4)은 상기 제2 베이스 기판(210) 상의 형성 위치를 제외하고는 상기 제1 액티브 패턴(AP1)과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 제2 절연층(270)은 상기 제1 스위칭 소스 및 드레인 전극들(WS1, WD1), 상기 제1 센싱 소스 및 드레인 전극들(SS1, SD1), 상기 제2 스위칭 소스 및 드레인 전극들(WS2, WD2) 및 상기 제2 센싱 소스 및 드레인 전극들(SS2, SD2)을 포함하는 제2 금속 패턴을 포함하는 제2 베이스 기판(210) 상에 형성된다.
상기 제1 및 제2 탑 게이트 전극들(TG1, TG2), 상기 제1 및 제2 스위칭 게이트 전극들(WG1, WG2) 및 상기 제1 및 제2 센싱 게이트 전극들(SG1, SG2)을 포함하는 제3 금속 패턴은 상기 제2 절연층(270) 상에 형성된 제3 절연층(280) 상에 형성될 수 있다. 상기 제3 절연층(280)은 생략될 수 있다.
상기 블랙 매트릭스(BM)는 상기 제1 및 제2 스위칭 소자들(WTR1, WTR2), 상 기 제1 및 제2 센싱 소자들(STR1, STR2), 상기 제1 및 제2 리드 아웃 라인들(R/O1, R/O2), 상기 제1, 제2 및 제3 센싱 게이트 라인들(SGL1, SGL2, SGL3) 및 상기 바이어스 라인(VL) 상에 형성된다.
상기 컬러필터(CF)는 상기 블랙 매트릭스(BM)가 형성되지 않은 영역에 형성된다. 상기 컬러필터(CF)는 상기 제1 어레이 기판(100)의 각 화소 전극(PE)과 마주하는 영역에 형성될 수 있다.
상기 제1 터치스크린 기판(200)은 오버 코팅층(OC)을 더 포함할 수 있다. 상기 오버 코팅층(OC)은 상기 블랙 매트릭스(BM) 및 상기 컬러필터(CF)가 형성된 상기 제2 베이스 기판(210) 상에 형성된다.
상기 공통 전극(CE)은 상기 오버 코팅층(OC) 상에 형성된다. 상기 공통 전극(CE)은 상기 제1 터치스크린 기판(200)의 전면에 형성된다.
이하, 도 5, 도 6a 및 도 6b를 참조하여 상기 제2 액티브 패턴(AP2)에 대해서 구체적으로 설명한다.
도 5는 도 4a에 도시된 제1 센싱 소자의 액티브 패턴을 확대한 확대 단면도이다.
도 4a 및 도 5를 참조하면, 상기 제2 액티브 패턴(AP2)은 제1 비정질층(262), 도핑 비정질층(264), 제2 비정질층(266) 및 제2 오믹 콘택층(268)을 포함한다. 상기 적외선에 의해서 상기 제2 액티브 패턴(AP2)의 전자들이 여기되어 광전류(photo current)가 발생된다.
상기 제1 비정질층(262)은 상기 제1 절연층(240) 상에 형성된다. 상기 제1 비정질층(262)은 비정질 실리콘 게르마늄(amorphous silicon-germanium, a-SiGe) 또는 비정질 게르마늄(a-Ge)을 포함할 수 있다. 상기 제1 비정질층(262)의 두께는 약 2500Å 내지 3500Å 일 수 있다.
상기 도핑 비정질층(264)은 상기 제1 비정질층(262) 상에 형성된다. 상기 도핑 비정질층(264)은 n형 불순물이 저농도로 도핑된 비정질 실리콘 게르마늄 또는 비정질 게르마늄을 포함할 수 있다. 상기 n형 불순물은 5족 화합물일 수 있다. 상기 n형 불순물의 구체적인 예로서는 인(P), 비소(As), 안티모니(Sb) 등을 들 수 있다. 상기 n형 불순물은 상기 도핑 비정질층(264)의 전체 원자수에 대해 0 원자 백분율(atomic percent, at.％) 초과 5 at.％ 이하일 수 있다. 상기 도핑 비정질층(264)의 두께(d)는 약 0Å 초과 약 100Å 이하일 수 있다.
상기 제2 비정질층(266)은 상기 도핑 비정질층(264) 상에 형성된다. 상기 제2 비정질층(266)은 상기 도핑 비정질층(264) 상에 형성된 것을 제외하고는 상기 제1 비정질층(262)과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 제2 오믹 콘택층(268)은 상기 제2 비정질층(266) 상에 형성되고, 상기 제2 비정질층(266)의 일부를 노출시킨다. 상기 제2 오믹 콘택층(268)은 n형 불순물이 고농도로 도핑된 비정질 실리콘 게르마늄 또는 비정질 게르마늄을 포함할 수 있다. 상기 제2 오믹 콘택층(268)의 상기 불순물의 함유량은, 상기 도핑 비정질층(264)의 상기 불순물의 함유량의 약 5 내지 약 50배일 수 있다.
이하, 도 6a 및 도 6b를 참조하여 상기 제1 센싱 소자(STR1)의 상기 제2 액티브 패턴(AP2)에 대해서 보다 더 구체적으로 설명하기로 한다. 도 6a 및 도 6b에 서, 상기 제1 비정질층(262)과 상기 제1 절연층(240)의 접합에 의한 제1 배리어를 "A"로 나타내고, 상기 제2 비정질층(266)과 상기 제2 절연층(270)의 접합에 의한 제2 배리어를 "B"로 나타낸다. 상기 "A"와 상기 "B" 사이의 거리는 상기 제1 및 제2 비정질층들(262, 266)과 상기 도핑 비정질층(264)의 두께의 합과 실질적으로 동일하다. 상기 "A" 및 "B" 의 길이 방향은 에너지의 높이를 나타낸다.
도 6a는 게이트 신호가 인가되기 전의 도 5에 도시된 액티브 패턴의 에너지 밴드를 나타낸 개념도이다.
도 6a를 참조하면, 상기 제1 및 제2 비정질층들(262, 266)의 비정질 실리콘-게르마늄은 가전자대(valence band, Ev)에서 제1 에너지(E1)를 갖는다. 상기 제1 및 제2 비정질층들(262, 264)의 비정질 실리콘-게르마늄은 전도대(conductive band, Ec)에서 제2 에너지(E2)를 갖는다. 상기 제1 및 제2 비정질층들(262, 266)의 비정질 실리콘-게르마늄은 상기 제1 에너지(E1)보다 높고, 상기 제2 에너지(E2)보다 낮은 금지대(forbidden band)에서 소정 레벨의 페르미 에너지(Ef)를 갖는다.
상기 비정질 실리콘-게르마늄에 제5족 원소가 도핑된 상기 도핑 비정질층(264)은 상기 가전자대(Ev)에서 상기 제1 에너지(E1)보다 낮은 제3 에너지(E3)를 갖는다. 또한, 상기 도핑 비정질층(264)은 상기 전도대(Ec)에서 상기 제2 에너지(E2)보다 낮은 제4 에너지(E4)를 갖는다. 이에 따라, 상기 제2 액티브 패턴(AP2)은 상기 제1 비정질층(262)과 상기 도핑 비정질층(264) 사이의 전자 포텐셜 장 벽(electron potential barrier)과 상기 제2 비정질층(266)과 상기 도핑 비정질층(264) 사이의 전자 포텐셜 장벽이 정의하는 에너지 우물(well)과 유사한 에너지 밴드가 형성될 수 있다. 결과적으로, 상기 도핑 비정질층(264)은 전자 우물층의 역할을 할 수 있다. 상기 도핑 비정질층(264)은 상기 제1 및 제2 비정질층들(262, 266) 사이에 아주 얇은 나노 두께를 가지도록 형성되고, 상기 제5족 화합물의 도핑 농도가 매우 낮으므로, 상기 도핑 비정질층(264)이 상기 제1 및 제2 비정질층들(262, 266) 사이에 배치되더라도 입사광이 없는 상태에서는 상기 도핑 비정질층(264)에 의해 암전류가 발생하지 않는다.
상기 제1 및 제2 에너지들(E1, E2) 차이는, 상기 제3 및 제4 에너지들(E3, E4) 차이와 실질적으로 동일할 수 있다. 상기 제3 및 제4 에너지들(E3, E4) 차이가 상기 제1 및 제2 에너지들(E1, E2) 차이와 실질적으로 동일하기 때문에 상기 제1 센싱 소자(STR1)에 상기 적외선이 조사되는 경우, 상기 제1 및 제2 비정질층들(262, 266) 및 상기 도핑 비정질층(264) 모두가 동일한 파장대의 적외선을 흡수할 수 있다.
도 6b는 게이트 신호가 인가된 후의 도 5에 도시된 액티브 패턴의 에너지 밴드를 나타낸 개념도이다.
도 6b를 참조하면, 상기 제1 센싱 게이트 전극(SG1)에 상기 제2 센싱 게이트 라인(SGL2)을 통해 음의 레벨을 갖는 제2 센싱 게이트 신호가 인가되면 상기 페르미 에너지(Ef)는 상기 전도대(Ec)의 에너지 레벨과 가까워진다.
또한, 상기 도핑 비정질층(264)에서 생성된 정공(hole)은 상대적으로 전자 포텐셜이 높은 상기 제1 및 제2 비정질층들(262, 266)로 쉽게 이동한다. 이에 따라, 상기 제1 및 제2 비정질층들(262, 266)에 상기 정공이 축적(accumulation)된다. 동시에, 상기 제1 및 제2 비정질층들(262, 266)의 전자들은 상대적으로 전자 포텐셜이 낮은 상기 도핑 비정질층(264)으로 이동한다. 상기 제2 센싱 게이트 신호에 의해 상기 제1 및 제2 비정질층들(262, 266)의 전자들은 상기 제2 액티브 패턴(AP2)의 내부, 즉 상기 도핑 비정질층(264)으로 쉽게 밀려날 수 있다. 상기 도핑 비정질층(264)으로 이동한 상기 전자들은 상기 제1 비정질층(262), 상기 도핑 비정질층(264) 및 상기 제2 비정질층(266)이 형성하는 상기 전자 우물에 갇혀, 상기 도핑 비정질층(264)에 축적된다. 이에 따라, 상기 도핑 비정질층(264)의 전자 밀도가 상기 제2 액티브 패턴(AP2)의 다른 영역들에 비해 상대적으로 매우 높은 상태가 된다.
한편, 상기 제2 센싱 게이트 신호에 의해, 상기 배리어들(A, B)과 인접한 상기 제1 및 제2 비정질층들(262, 266)에는 공핍 영역(depletion area)이 발생한다. 상기 공핍 영역에서, 상기 배리어들(A, B)에서 상기 제2 액티브 패턴(AP2)의 내부를 향할수록 에너지가 낮아지는 곡선형의 에너지 밴드를 갖게 된다.
이어서, 상기 제2 센싱 게이트 신호가 인가된 상태에서 상기 제1 센싱 소자(STR1)에 적외선이 조사되면, 상기 제2 액티브 패턴(AP2)은 상기 적외선을 흡수한다. 상기 적외선을 흡수하면, 상기 가전자대(Ev)의 우물에 축적된 많은 전자들이 상기 제2 센싱 게이트 신호에 의해 상기 페르미 에너지(Ef)와 가까워진 상기 전도대(Ec)로 이동한다. 상기 전자들의 이동에 의해, 상기 도핑 비정질층(264)이 없는 경우에 비해 상대적으로 상기 적외선에 의한 광전류(photo current)가 증대되는 결과를 갖는다. 또한, 정공 전류(hole current) 측면에서도, 상기 적외선에 의해서 상기 제1 및 제2 비정질층들(262, 266)에 축적된 상기 정공들이 쉽게 상기 전도대(Ec)로 여기됨으로써 상기 정공 전류도 증대될 수 있다.
본 발명에 따르면, 상기 제1 비정질층(262), 상기 도핑 비정질층(264) 및 상기 제2 비정질층(266)을 포함하는 상기 제2 액티브 패턴(AP2)을 이용함으로써 상기 적외선이 조사되지 않은 상태에서는 암전류가 증가되지 않는 동시에, 상기 적외선이 조사된 상태에서는 증대된 광전류를 얻을 수 있다. 이에 따라, 상기 암전류와 상기 광전류 차이를 증가시킬 수 있어, 상기 제1 센싱 소자(STR1)의 감도를 향상시킬 수 있다.
이하, 도 7a 내지 도 7g를 참조하여 도 4a에 도시된 상기 제1 터치스크린 기판(200)의 제조 방법을 설명한다.
도 7a 내지 도 7g는 도 4a에 도시된 터치스크린 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 상기 제2 베이스 기판(210) 상에 상기 차광 패턴(220)을 형성한다. 상기 차광 패턴(220)은 비정질 실리콘 게르마늄(a-SiGe)을 포함하는 반도체층을 상기 제2 베이스 기판(210) 상에 형성한 후, 상기 반도체층을 패터닝하여 형성할 수 있다.
도 7b를 참조하면, 상기 차광 패턴(220)을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제1 스위칭 게이트 전극(WG1) 및 상기 콘택 전극(230)을 포함하는 상기 제1 금속 패턴을 형성한다. 상기 제1 금속 패턴은 상기 차광 패턴(220)을 포함하는 상기 제2 베이스 기판(210) 상에 제1 금속층을 형성하고, 상기 제1 금속층을 패터닝하여 형성할 수 있다. 상기 콘택 전극(230)은 상기 차광 패턴(220) 상에 형성된다. 상기 제1 금속 패턴은 상기 제1 센싱 게이트 라인(SGL1), 상기 제3 센싱 게이트 라인(SGL3) 및 상기 제2 스위칭 게이트 전극(WG2)을 더 포함한다.
이어서, 상기 차광 패턴(220) 및 상기 제1 금속 패턴을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제1 절연층(240)을 형성한다.
도 7c를 참조하면, 상기 제1 절연층(240)을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제1 액티브 패턴(AP1)을 형성한다. 상기 제1 액티브 패턴(AP1)은 상기 제1 절연층(240)을 포함하는 상기 제2 베이스 기판(210) 상에 상기 반도체층(252) 및 상기 제1 오믹 콘택층(254)을 형성하고, 상기 반도체층(252) 및 상기 제1 오믹 콘택층(254)을 패터닝하여 형성할 수 있다. 상기 제1 액티브 패턴(AP1)은 상기 제1 스위칭 게이트 전극(WG1) 상에 형성된다. 도면으로 도시하지 않았으나, 상기 반도체층(252) 및 상기 제1 오믹 콘택층(254)을 패터닝하여 상기 제3 및 제4 액티브 패턴들(AP3, AP4)을 형성한다.
도 7d를 참조하면, 상기 제1, 제3 및 제4 액티브 패턴들(AP1, AP3, AP4)을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제1 비정질층(262), 상기 도핑 비 정질층(264), 상기 제2 비정질층(266) 및 상기 제2 오믹 콘택층(268)을 순차적으로 형성한다. 상기 도핑 비정질층(264)은 상기 제1 비정질층(262)을 포함하는 상기 제2 베이스 기판(210) 상에 비정질 실리콘 게르마늄을 증착하는 공정에서 포스핀(phosphine, PH3) 플라즈마를 가함으로써 형성할 수 있다. 상기 포스핀 플라즈마의 농도는 상기 도핑 비정질층(264)의 전체 원자수에 대해 0 원자 백분율(atomic percent, at.％) 초과 5 at.％ 이하일 수 있다. 이에 따라, 약 3000Å의 상기 제1 비정질층(262) 상에 약 0Å 초과 약 100Å 이하의 상기 도핑 비정질층(264)이 형성될 수 있다. 이어서, 상기 도핑 비정질층(264)을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제2 비정질층(266)을 형성하고, 상기 제2 오믹 콘택층(268)을 형성한다. 상기 제2 오믹 콘택층(268)은 n형 불순물이 고농도로 도핑된 비정질 실리콘 게르마늄을 포함할 수 있다. 상기 제2 오믹 콘택층(268)의 상기 불순물의 함유량은, 상기 도핑 비정질층(264)의 상기 불순물의 함유량의 약 5 내지 약 50배일 수 있다.
이어서, 상기 제2 오믹 콘택층(268) 상에 포토레지스트 패턴(PRP)을 형성한다.
도 7e를 참조하면, 상기 포토레지스트 패턴(PRP)을 식각 방지막으로 이용하여 상기 제1 비정질층(262), 상기 도핑 비정질층(264), 상기 제2 비정질층(266) 및 상기 제2 오믹 콘택층(268)을 패터닝한다. 이에 따라, 상기 제1 절연층(240) 상에 상기 제2 액티브 패턴(AP2)이 형성된다.
도면으로 도시하지 않았으나, 상기 제1 비정질층(262), 상기 도핑 비정질층(264), 상기 제2 비정질층(266) 및 상기 제2 오믹 콘택층(268)을 형성하기 이전에 상기 제1, 제3 및 제4 액티브 패턴들(AP1, AP3, AP4)을 포함하는 상기 제2 베이스 기판(210) 상에 보호 금속 패턴을 형성한다. 상기 보호 금속 패턴은 상기 제1, 제3 및 제4 액티브 패턴들(AP1, AP3, AP4) 상에 형성된다. 상기 보호 금속 패턴은 상기 제2 액티브 패턴(AP2)을 형성하는 공정에서 상기 제1, 제3 및 제4 액티브 패턴들(AP1, AP3, AP4)의 손상을 방지한다. 상기 보호 금속 패턴은 상기 제2 액티브 패턴(AP2)을 형성한 후에 제거한다.
도 7f를 참조하면, 상기 제2 액티브 패턴(AP2)을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제1 스위칭 소스 및 드레인 전극들(WS1, WD1) 및 상기 제1 센싱 소스 및 드레인 전극들(SS1, SD1)을 포함하는 상기 제2 금속 패턴을 형성한다. 상기 제2 금속 패턴은 상기 제2 액티브 패턴(AP2)을 포함하는 상기 제2 베이스 기판(210) 상에 제2 금속층을 형성하고 상기 제2 금속층을 패터닝함으로써 형성할 수 있다. 상기 제2 금속 패턴은 상기 제1 및 제2 리드 아웃 라인들(R/O1, R/O2), 상기 제2 스위칭 소스 및 드레인 전극들(WS2, WD2) 및 상기 제2 센싱 소스 및 드레인 전극들(SS2, SD2)을 더 포함한다.
상기 제1 스위칭 소스 및 드레인 전극들(WS1, WD1)의 이격 공간을 통해서 노출되는 상기 제1 오믹 콘택층(254) 및 상기 제1 센싱 소스 및 드레인 전극들(SS1, SD1)의 이격 공간을 통해서 노출되는 상기 제2 오믹 콘택층(268)은 상기 제2 금속 패턴을 마스크로 이용하여 제거되어, 상기 이격 공간의 상기 반도체층(252) 및 상 기 제2 비정질층(266) 각각이 노출될 수 있다.
도 7g 및 도 4a를 참조하면, 상기 제2 금속 패턴을 포함하는 상기 제2 베이스 기판(210) 상에 상기 제2 및 제3 절연층들(270, 280)을 형성한다. 이어서, 상기 제1 스위칭 게이트 전극(WG1) 상의 상기 제1, 제2 및 제3 절연층들(240, 270, 280)의 일부를 제거하여 상기 제1 콘택홀(CNT1)을 형성한다. 또한, 상기 콘택 전극(230) 상의 상기 제1, 제2 및 제3 절연층들(240, 270, 280)의 일부를 제거하여 상기 제3 콘택홀(CNT3)을 형성한다. 동시에, 상기 제1 센싱 소스 전극(SS1) 상의 상기 제2 및 제3 절연층들(270, 280)을 제거하여 상기 제2 콘택홀(CNT2)을 형성한다.
이어서, 상기 제1, 제2 및 제3 콘택홀들(CNT1, CNT2, CNT3)을 포함하는 상기 제2 베이스 기판(210) 상에 제3 금속층을 형성하고 상기 제3 금속층을 패터닝하여 상기 제3 금속 패턴을 형성한다. 상기 제3 금속 패턴은 상기 제1 및 제2 탑 게이트 전극들(TG1, TG2), 상기 제1 및 제2 센싱 게이트 전극들(SG1, SG2), 상기 바이어스 라인(VL) 및 상기 제2 센싱 게이트 라인(SGL2)을 포함한다.
상기 제3 금속 패턴을 포함하는 상기 제2 베이스 기판(210) 상에 상기 블랙 매트릭스(BM), 상기 컬러필터(CF), 상기 오버 코팅층(OC) 및 상기 공통 전극(CE)을 형성한다. 이에 따라, 본 발명에 따른 상기 제1 터치스크린 기판(200)이 제조될 수 있다.
본 발명에 따르면, 상기 제2 액티브 패턴(AP2)을 이용함으로써 암전류의 증가가 방지되고, 상기 적외선이 조사된 상태에서는 증대된 광전류를 얻을 수 있다. 이에 따라, 상기 제1 센싱 소자(STR1)의 감도를 향상시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널의 단면도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 제2 표시 장치(502)는 제2 표시 패널(PL2) 및 상기 제2 표시 패널(PL2)에 광을 제공하는 백라이트 어셈블리(400)를 포함한다. 상기 제2 표시 패널(PL2)은 제2 어레이 기판(102), 제2 터치스크린 기판(202) 및 액정층(300)을 포함한다. 상기 제2 표시 장치(502)는 상기 제2 표시 패널(PL2)을 제외하고는 도 1에 도시된 제1 표시 패널(PL1)과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 제2 어레이 기판(102)은 제1 베이스 기판(110) 상에 형성된 화소 스위칭 소자(PSW), 상기 화소 스위칭 소자(PSW)와 전기적으로 연결된 화소 전극(PE) 및 컬러층(CL)을 포함한다.
상기 제2 터치스크린 기판(202)은 상기 제2 어레이 기판(102)과 대향한다. 상기 제2 터치스크린 기판(202)은 제2 베이스 기판(210) 상에 형성된다. 제1 광센서(LS1), 제2 광센서(LS2), 오버 코팅층(OC) 및 공통 전극(CE)을 포함한다.
도 9는 도 8에 도시된 어레이 기판의 확대 단면도이다.
도 9를 참조하면, 상기 화소 스위칭 소자(PSW) 및 상기 화소 전극(PE)은 도 2에 도시된 제1 어레이 기판(100)의 그것들과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 컬러층(CL)은 게이트 절연층(120), 패시베이션층(140) 및 컬러필터(CF)를 포함한다. 상기 컬러필터(CF)가 상기 화소 전극(PE)의 하부에 형성된다. 상기 컬러층(CL)은 블랙 매트릭스(BM)를 더 포함할 수 있다. 상기 블랙 매트릭스(BM)는 상기 화소 스위칭 소자(PSW) 및 상기 화소 스위칭 소자(PSW)와 연결된 신호 배선들 상에 형성될 수 있다.
도 10a 및 도 10b는 도 8에 도시된 터치스크린 기판의 단면도들이다.
도 10a 및 도 10b를 참조하면, 상기 제2 터치스크린 기판(202)은 제1 액티브 패턴(AP1)을 포함하는 제1 스위칭 소자(WTR1), 제2 액티브 패턴(AP2)을 포함하는 제1 센싱 소자(STR1), 제3 액티브 패턴(AP3)을 포함하는 제2 스위칭 소자(WTR2), 제4 액티브 패턴(AP4)을 포함하는 제2 센싱 소자(STR1), 상기 오버 코팅층(OC) 및 상기 공통 전극(CE)을 포함한다.
상기 제2 터치스크린 기판(202)은 상기 제1 스위칭 소자(WTR1)의 제1 탑 게이트 전극(TG1), 상기 제1 센싱 소자(STR1)의 제1 센싱 게이트 전극(SG1), 상기 제2 스위칭 소자(WTR2)의 제2 탑 게이트 전극(TG2) 및 상기 제2 센싱 소자(STR2)의 제2 센싱 게이트 전극(SG2) 상에 상기 오버 코팅층(OC) 및 상기 공통 전극(CE)이 형성되는 것을 제외하고는 도 4a 및 도 4b에 도시된 제1 터치스크린 기판(200)과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
도 10a 및 도 10b에 도시된 상기 제2 터치스크린 기판(202)의 상기 제1 및 제2 스위칭 소자들(WTR1, WTR2) 및 상기 제1 및 제2 센싱 소자들(STR1, STR)을 형성하는 공정은 도 7a 내지 도 7e에서 설명한 공정들과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
기 제1 및 제2 스위칭 소자들(WTR1, WTR2) 및 상기 제1 및 제2 센싱 소자 들(STR1, STR)을 포함하는 상기 제2 베이스 기판(210) 상에 상기 오버 코팅층(OC) 및 상기 공통 전극(CE)을 형성함으로써, 상기 제2 터치스크린 기판(202)을 제조할 수 있다.
본 발명에 따르면, 상기 제2 액티브 패턴(AP2)을 이용함으로써 암전류의 증가가 방지되고, 상기 적외선이 조사된 상태에서는 증대된 광전류를 얻을 수 있다. 이에 따라, 상기 제1 센싱 소자(STR1)의 감도를 향상시킬 수 있다.
이상에서 설명한 바와 같이, 적외선에 대한 감도가 향상된 제1 센싱 소자를 터치스크린 기판 및 이를 포함하는 표시 패널에 이용될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 2는 도 1에 도시된 어레이 기판의 확대 단면도이다.
도 3은 도 1에 도시된 터치스크린 기판의 평면도이다.
도 4a는 도 3에 도시된 터치스크린 기판의 I-I' 라인을 따라 절단한 단면도이다.
도 4b는 도 3에 도시된 터치스크린 기판의 II-II' 라인을 따라 절단한 단면도이다.
도 5는 도 4a에 도시된 제1 센싱 소자의 액티브 패턴을 확대한 확대 단면도이다.
도 6a는 게이트 신호가 인가되기 전의 도 5에 도시된 액티브 패턴의 에너지 밴드를 나타낸 개념도이다.
도 6b는 게이트 신호가 인가된 후의 도 5에 도시된 액티브 패턴의 에너지 밴드를 나타낸 개념도이다.
도 7a 내지 도 7g는 도 4a에 도시된 터치스크린 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널의 단면도이다.
도 9는 도 8에 도시된 어레이 기판의 확대 단면도이다.
도 10a 및 도 10b는 도 8에 도시된 터치스크린 기판의 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명>
500, 502: 제1, 제2 표시 장치 100, 102: 제1, 제2 어레이 기판
200, 202: 제1, 제2 터치스크린 기판 300: 액정층
PL1, PL2: 제1, 제2 표시 패널
LS1, LS2: 제1, 제2 광센서 400: 백라이트 어셈블리
PSW: 화소 스위칭 소자 PE: 화소 전극
WTR1, WTR2: 제1, 제2 스위칭 소자 VL: 바이어스 라인
STR1, STR2: 제1, 제2 센서 소자 AP1, AP2: 제1, 제2 액티브 패턴
R/O1, R/O2: 제1, 제2 리드 아웃 라인 BM: 블랙 매트릭스
WG1, WG2: 제1, 제2 스위칭 게이트 전극 CF: 컬러필터
TG1, TG2: 제1, 제2 탑 게이트 전극 CE: 공통 전극
WS1, WS2: 제1, 제2 스위칭 소스 전극 220: 차광 패턴
WD1, WD2: 제1, 제2 스위칭 드레인 전극 230: 콘택 전극
SG1, SG2: 제1, 제2 센싱 게이트 전극 262: 제1 비정질층
SS1, SS2: 제1, 제2 센싱 소스 전극 264: 도핑 비정질층
SD1, SD2: 제1, 제2 센싱 드레인 전극 266: 제2 비정질층

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 형성된 제1 스위칭 게이트 전극, 상기 제1 스위칭 게이트 전극 상에 형성된 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 이격되어 배치된 제1 스위칭 소스 및 드레인 전극들을 포함하는 제1 스위칭 소자; 및
    상기 제1 스위칭 소스 전극과 연결된 제1 센싱 드레인 전극, 상기 제1 센싱 드레인 전극과 이격된 제1 센싱 소스 전극, 상기 제1 센싱 드레인 및 소스 전극들의 하부에 형성되고 제1 비정질층, 도핑 비정질층 및 제2 비정질층을 포함하는 제2 액티브 패턴 및 상기 제1 센싱 드레인 및 소스 전극들 상에 형성된 제1 센싱 게이트 전극을 포함하고, 적외선을 센싱하는 제1 센싱 소자를 포함하는 터치스크린 기판.
  2. 제2항에 있어서, 상기 제1 및 제2 비정질층 각각은
    비정질 실리콘-게르마늄(amorphous silicon-germanium, a-SiGe) 또는 비정질 게르마늄(a-Ge)을 포함하는 것을 특징으로 하는 터치스크린 기판.
  3. 제2항에 있어서, 상기 도핑 비정질층은
    인(P), 비소(As) 및 안티모니(Sb)로 이루어진 군으로부터 선택된 하나가 도핑된 비정질 실리콘 게르마늄(a-SiGe) 또는 인(P), 비소(As) 및 안티모니(Sb)로 이 루어진 군으로부터 선택된 하나가 도핑된 비정질 게르마늄(a-Ge)을 포함하는 것을 특징으로 하는 터치스크린 기판.
  4. 제3항에 있어서, 상기 제1 액티브 패턴은
    비정질 실리콘층 및 상기 비정질 실리콘층 상에 형성되고 n형 불순물이 고농도로 도핑된 반도체를 포함하는 오믹 콘택층을 포함하는 것을 특징으로 하는 터치스크린 기판.
  5. 제1항에 있어서, 상기 도핑 비정질층의 두께(d)는 0＜d≤100Å인 것을 특징으로 하는 터치스크린 기판.
  6. 제1항에 있어서, 상기 제1 센싱 소자의 하부에 배치되고, 상기 제1 센싱 게이트 전극과 전기적으로 연결된 차광 패턴을 더 포함하는 것을 특징으로 하는 터치스크린 기판.
  7. 제1항에 있어서, 상기 제1 스위칭 게이트 전극과 연결된 제1 센싱 게이트 라인;
    상기 제1 센싱 소스 전극과 연결된 바이어스 라인;
    상기 제1 스위칭 드레인 전극과 연결되고, 상기 제1 센싱 소자의 적외선 감지 신호를 출력하는 제1 리드 아웃 라인; 및
    상기 제1 센싱 게이트 전극과 연결된 제2 센싱 게이트 라인을 더 포함하는 것을 특징으로 하는 터치스크린 기판.
  8. 제7항에 있어서, 상기 바이어스 라인과 연결된 제2 센싱 소스 전극, 상기 제2 센싱 소스 전극과 이격된 제2 센싱 드레인 전극, 상기 제2 센싱 소스 및 드레인 전극들과 중첩된 제3 액티브 패턴 및 상기 제2 센싱 게이트 라인과 연결된 제2 센싱 게이트 전극을 포함하고, 가시광선을 센싱하는 제2 센싱 소자; 및
    상기 제2 센싱 드레인 전극과 연결된 제2 스위칭 소스 전극, 상기 제2 스위칭 소스 전극과 이격된 제2 스위칭 드레인 전극, 상기 제2 스위칭 소스 및 드레인 전극들과 중첩된 제4 액티브 패턴 및 상기 제4 액티브 패턴과 중첩된 제2 스위칭 게이트 전극을 포함하는 제2 스위칭 소자를 더 포함하는 것을 특징으로 하는 터치스크린 기판.
  9. 제8항에 있어서, 상기 제2 스위칭 게이트 전극과 연결된 제3 센싱 게이트 라인; 및
    상기 제2 스위칭 드레인 전극과 연결되고, 상기 제2 센싱 소자의 가시광선 감지 신호를 출력하는 제2 리드 아웃 라인을 더 포함하는 것을 특징으로 하는 터치스크린 기판.
  10. 베이스 기판 상에 제1 센싱 게이트 라인 및 상기 제1 센싱 게이트 라인과 연 결된 제1 스위칭 게이트 전극을 형성하는 단계;
    상기 제1 스위칭 게이트 전극과 중첩하는 제1 액티브 패턴을 형성하는 단계;
    상기 제1 액티브 패턴을 포함하는 기판 상에 제1 비정질층, 도핑 비정질층 및 제2 비정질층을 포함하는 제2 액티브 패턴을 형성하는 단계;
    상기 제1 및 제2 액티브 패턴들을 포함하는 기판 상에 상기 제1 액티브 패턴 상에 이격되어 배치되는 제1 스위칭 소스 및 드레인 전극들과 상기 제2 액티브 패턴 상에 이격되어 배치되는 제1 센싱 소스 및 드레인 전극들을 형성하는 단계; 및
    상기 제1 센싱 소스 및 드레인 전극들을 포함하는 기판 상에 바이어스 라인 및 제1 센싱 게이트 전극을 형성하는 단계를 포함하는 터치스크린 기판의 제조 방법.
  11. 제10항에 있어서, 상기 제1 액티브 패턴을 형성하는 단계는
    상기 제1 비정질층을 형성하는 단계;
    상기 제1 비정질층을 포함하는 기판에 비정질 반도체 및 저농도의 도펀트를 제공하여 상기 도핑 비정질층을 형성하는 단계;
    상기 도핑 비정질층을 포함하는 기판 상에 상기 비정질 반도체를 제공하여 상기 제2 비정질층을 형성하는 단계; 및
    상기 제1 비정질층, 상기 도핑 비정질층 및 상기 제2 비정질층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  12. 제11항에 있어서, 상기 도펀트는
    상기 도핑 비정질층의 전체 원자수에 대해 0 원자 백분율(atomic percent, at.％) 초과 5 at.％ 이하인 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  13. 제10항에 있어서, 상기 제1 스위칭 게이트 전극을 형성하는 단계 이전에 상기 기판 상에 형성된 차광 패턴을 형성하는 단계를 더 포함하고,
    상기 차광 패턴은 상기 제2 액티브 패턴과 중첩되는 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  14. 제13항에 있어서, 상기 차광 패턴 및 상기 제1 센싱 게이트 전극 사이에 절연층을 형성하는 단계; 및
    상기 차광 패턴 상의 상기 절연층의 일부를 제거하는 단계를 더 포함하고,
    상기 제1 센싱 게이트 전극은 상기 노출된 차광 패턴과 콘택하는 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  15. 제10항에 있어서, 상기 제1 센싱 소스 및 드레인 전극들을 형성하는 단계는
    상기 제1 스위칭 드레인 전극과 연결된 제1 리드 아웃 라인, 서로 이격된 제2 센싱 소스 및 드레인 전극들, 상기 제2 센싱 드레인 전극과 연결된 제2 스위칭 소스 전극 및 상기 제2 스위칭 소스 전극과 이격된 제2 스위칭 드레인 전극, 상기 제2 스위칭 드레인 전극과 연결된 제2 리드 아웃 라인, 및 상기 제1 센싱 소스 전 극 및 상기 제2 센싱 소스 전극과 연결된 제2 센싱 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  16. 제15항에 있어서, 상기 제1 스위칭 게이트 전극을 형성하는 단계는
    상기 제2 스위칭 소스 및 드레인 전극들과 중첩된 제2 스위칭 게이트 전극 및 상기 제2 스위칭 게이트 전극과 연결된 제3 센싱 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  17. 제16항에 있어서, 상기 제1 액티브 패턴을 형성하는 단계는
    상기 제2 스위칭 게이트 전극과 중첩하는 제3 액티브 패턴 및 상기 제2 센싱 게이트 전극과 중첩하는 제4 액티브 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  18. 제10항에 있어서, 상기 제1 액티브 패턴을 형성하는 단계는
    상기 제1 스위칭 게이트 전극이 형성된 베이스 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층을 포함하는 기판 상에 n형 불순물이 고농도로 도핑된 반도체를 포함하는 오믹 콘택층을 형성하는 단계; 및
    상기 비정질 반도체층 및 상기 오믹 콘택층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  19. 제18항에 있어서, 상기 도핑 비정질층의 불순물 함량은
    상기 오믹 콘택층의 불순물 함량의 1/50 내지 1/5인 것을 특징으로 하는 터치스크린 기판의 제조 방법.
  20. 화소 전극 및 상기 화소 전극과 전기적으로 연결된 화소 스위칭 소자를 포함하는 어레이 기판; 및
    상기 어레이 기판과 대향하고, 스위칭 게이트 전극, 상기 스위칭 게이트 전극 상에 형성된 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 이격되어 배치된 스위칭 소스 및 드레인 전극들을 포함하는 스위칭 소자와, 상기 스위칭 소스 전극과 연결된 센싱 드레인 전극, 상기 센싱 드레인 전극과 이격된 센싱 소스 전극, 제1 센싱 드레인 및 소스 전극들의 하부에 형성되고 제1 비정질층, 도핑 비정질층 및 제2 비정질층을 포함하는 제2 액티브 패턴 및 상기 센싱 드레인 및 소스 전극들 상에 형성된 센싱 게이트 전극을 포함하고, 적외선을 센싱하는 센싱 소자를 포함하는 터치스크린 기판을 포함하는 표시 패널.
KR1020090129383A 2009-12-23 2009-12-23 터치스크린 기판, 이의 제조 방법 및 표시 패널 KR101588355B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090129383A KR101588355B1 (ko) 2009-12-23 2009-12-23 터치스크린 기판, 이의 제조 방법 및 표시 패널
US12/898,839 US9087750B2 (en) 2009-12-23 2010-10-06 Touch screen substrate, method of manufacturing the same, and display panel including the touch screen substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090129383A KR101588355B1 (ko) 2009-12-23 2009-12-23 터치스크린 기판, 이의 제조 방법 및 표시 패널

Publications (2)

Publication Number Publication Date
KR20110072451A true KR20110072451A (ko) 2011-06-29
KR101588355B1 KR101588355B1 (ko) 2016-02-15

Family

ID=44149810

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090129383A KR101588355B1 (ko) 2009-12-23 2009-12-23 터치스크린 기판, 이의 제조 방법 및 표시 패널

Country Status (2)

Country Link
US (1) US9087750B2 (ko)
KR (1) KR101588355B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101770969B1 (ko) * 2011-01-21 2017-08-25 삼성디스플레이 주식회사 터치 센싱 기판 및 이의 제조 방법
TWI459265B (zh) * 2011-04-20 2014-11-01 Integrated Digital Tech Inc 感測顯示面板上觸碰位置的感測裝置以及感測方法
US9164640B2 (en) 2014-02-28 2015-10-20 Cypress Semiconductor Corporation Barrier electrode driven by an excitation signal
KR102562896B1 (ko) * 2016-03-18 2023-08-04 삼성디스플레이 주식회사 디스플레이 장치
TWI672621B (zh) * 2018-07-24 2019-09-21 友達光電股份有限公司 顯示裝置以及感測元件基板
KR102572431B1 (ko) * 2018-08-22 2023-08-29 엘지디스플레이 주식회사 표시장치
CN113097226B (zh) * 2021-03-19 2023-05-09 深圳市华星光电半导体显示技术有限公司 一种阵列基板及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226656A (ja) 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
KR970077745A (ko) 1996-05-28 1997-12-12 장진 염소가 함유된 비정질 실리콘/비정질 실리콘 다층을 활성층으로 이용한 박막 트랜지스터의 구조 및 제조 방법
KR19990004360A (ko) 1997-06-27 1999-01-15 김영환 박막 트랜지스터의 제조방법
US6473072B1 (en) * 1998-05-12 2002-10-29 E Ink Corporation Microencapsulated electrophoretic electrostatically-addressed media for drawing device applications
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7649527B2 (en) * 2003-09-08 2010-01-19 Samsung Electronics Co., Ltd. Image display system with light pen
US7773139B2 (en) * 2004-04-16 2010-08-10 Apple Inc. Image sensor with photosensitive thin film transistors
KR101067526B1 (ko) 2004-09-02 2011-09-27 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP2007059560A (ja) 2005-08-24 2007-03-08 Sharp Corp 薄膜半導体装置、薄膜半導体装置の製造方法、及び液晶表示装置
US20070109239A1 (en) * 2005-11-14 2007-05-17 Den Boer Willem Integrated light sensitive liquid crystal display
KR100749872B1 (ko) 2005-11-30 2007-08-16 전자부품연구원 실리콘 박막 트랜지스터 및 그 제조방법
KR101048966B1 (ko) 2007-04-24 2011-07-12 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
US20090090915A1 (en) 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
KR101523353B1 (ko) 2007-12-03 2015-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터 및 반도체 장치
KR101406040B1 (ko) 2007-12-27 2014-06-11 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법

Also Published As

Publication number Publication date
KR101588355B1 (ko) 2016-02-15
US20110147746A1 (en) 2011-06-23
US9087750B2 (en) 2015-07-21

Similar Documents

Publication Publication Date Title
KR101588355B1 (ko) 터치스크린 기판, 이의 제조 방법 및 표시 패널
KR101669964B1 (ko) 터치스크린 기판 및 이의 제조 방법
JP5336102B2 (ja) Ｔｆｔ基板
US9054266B2 (en) IR sensing transistor and manufacturing method of display device including the same
CN212461692U (zh) 半导体装置
US20120037912A1 (en) Visible sensing transistor, display panel and manufacturing method thereof
US11133345B2 (en) Active matrix substrate, X-ray imaging panel with the same, and method of manufacturing the same
US20120319978A1 (en) Display device
WO2012103550A2 (en) Radiation detecting panel
US20150171135A1 (en) Radiation detecting panel
JP2011039125A (ja) 表示装置
WO2010146736A1 (ja) 表示パネル用基板および表示装置
WO2010146737A1 (ja) 表示パネル用基板および表示装置
JP2010251496A (ja) イメージセンサー
WO2011077629A1 (ja) フォトセンサー素子、フォトセンサー回路、薄膜トランジスタ基板、表示パネル及びフォトセンサー素子の製造方法
KR20080035360A (ko) 액정표시장치
JP4251622B2 (ja) 液晶表示装置
TW201308583A (zh) 畫素陣列基板及檢測模組
CN109411335B (zh) 一种像素结构及其制作方法
KR101415226B1 (ko) 방사선 검출 패널
KR101699470B1 (ko) 터치 기판 및 이의 제조 방법
JP4811397B2 (ja) 受光素子および表示装置
JP2004140338A (ja) 光センサ素子、これを用いた平面表示装置、光センサ素子の製造方法、平面表示装置の製造方法
CN110854077A (zh) 一种显示面板及其制作方法
KR101822406B1 (ko) 터치 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191223

Year of fee payment: 5