CN113097226B - 一种阵列基板及其制备方法 - Google Patents

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Abstract

本申请提供一种阵列基板及其制备方法。所述阵列基板包括衬底基板；设置于所述衬底基板上的开关晶体管和感光晶体管；所述开关晶体管包括第一有源层，所述感光晶体管包括第二有源层，所述第一有源层和所述第二有源层同层且间隔设置；其中，所述第一有源层的厚度小于所述第二有源层的厚度。本申请通过将所述第一有源层和所述第二有源层图案化处理，使所述第一有源层的厚度小于所述第二有源层的厚度，从而满足所述阵列基板在所述感光晶体管处高光漏电、及所述开关晶体管处低光漏电的需求。

Description

一种阵列基板及其制备方法
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制备方法。
背景技术
液晶显示技术经过数十年的发展，已经十分成熟。在未来的发展中，光传感器集成是液晶显示技术发展的重要方向。通过在显示屏内集成光传感器，显示屏的应用场景将得到进一步扩展，例如指纹识别、掌纹识别、体感识别、激光交互等功能均可以通过光传感器得以实现。
目前，如何提高光传感器的感光性，成为了液晶显示技术发展的重要方向。
发明内容
本申请提供了一种阵列基板及其制备方法，用以满足阵列基板在感光晶体管处高光漏电，在开关晶体管处低光漏电的需求。
为了实现上述效果，本申请提供的技术方案如下：
一种阵列基板，包括：
衬底基板；
设置于所述衬底基板上的开关晶体管和感光晶体管；
所述开关晶体管包括第一有源层，所述感光晶体管包括第二有源层，所述第一有源层和所述第二有源层同层且间隔设置；
其中，所述第一有源层的厚度小于所述第二有源层的厚度。
在本申请的阵列基板中，所述第一有源层包括第一沟道区，所述第二有源层包括第二沟道区，所述第一沟道区的厚度小于所述第二沟道区的厚度。
在本申请的阵列基板中，所述第一沟道区包括第一凹槽，所述第二沟道区包括第二凹槽，其中，所述第一凹槽的深度大于所述第二凹槽的深度。
在本申请的阵列基板中，述第一有源层和所述第二有源层均包括层叠设置的第一半导体层和第二半导体层，其中，所述第一凹槽刻穿所述第一有源层的所述第二半导体层，所述第二凹槽刻穿所述第二有源层的所述第二半导体层。
在本申请的阵列基板中，所述第一半导体层的材料为非晶硅，所述第二半导体层的材料为N型重掺杂非晶硅。
本申请还提供一种阵列基板的制备方法，所述制备方法包括：
在衬底基板上制备第一金属层，对所述第一金属层图案化处理形成第一电极层，所述第一电极层包括间隔设置的第一电极和第二电极；
在所述第一电极层上依次制备栅极绝缘层和半导体层；
对所述半导体层进行图案化处理，形成位于所述第一电极上方的第一有源层和位于所述第二电极上方的第二有源层，所述第一有源层和所述第二有源层同层且间隔设置，其中，所述第一有源层的厚度小于所述第二有源层的厚度。
在本申请的制备方法中，在所述第一电极层上依次形成栅极绝缘层和半导体层包括以下步骤：
在所述第一电极层上制备栅极绝缘层，所述栅极绝缘层完全覆盖所述第一电极和所述第二电极；
在所述栅极绝缘层上依次制备第一半导体层和第二半导体层，其中，所述第一半导体层为非晶硅层，所述第二半导体层为N型重掺杂非晶硅层。
在本申请的制备方法中，所述对所述半导体层进行图案化处理包括以下步骤：
在所述半导体层上制备一光刻胶层；
采用掩膜板对所述光刻胶层进行曝光、显影，形成位于所述第一电极上方第一光阻层，及位于所述第二电极上方的第二光阻层，其中，所述第一光阻层形成一凹槽结构，所述第一光阻层的厚度小于所述第二光阻层的厚度；
刻蚀未被所述第一光阻层和所述第二光阻层覆盖的所述半导体层、及所述第一光阻层的凹槽结构，形成位于所述第一电极上方的第一有源层，及位于所述第二电极上方的第二有源层，其中，所述第一有源层形成第一凹槽；
剥离所述第一光阻层和所述第二光阻层。
在本申请的制备方法中，所述采用掩膜板对所述光刻胶进行曝光的过程包括：
采用具有不同穿透率的掩膜板对所述光刻胶进行光罩制程，所述掩膜板包括第一穿透率区域、第二穿透率区域以及第三穿透率区域；
其中，所述第一穿透率区域对应所述第一电极，所述第二穿透率区域对应所述第二电极，所述第三穿透率区域对应剩余区域，其中，所述第三穿透率区域、所述第一穿透率区域以及所述第二穿透率区域的透过率依次减小。
在本申请的制备方法中，所述第一穿透率区域的透过率为50％，所述第二穿透率区域不透光，所述第三穿透率区域的透过率为100％。
在本申请的制备方法中，所述阵列基板的制备方法还包括以下步骤：
对所述第二有源层进行蚀刻，形成对应所述第二有源层沟道区的第二凹槽，所述第二凹槽的深度小于所述第一凹槽的深度。
本申请的有益效果：本申请通过将所述开关晶体管的第一有源层和所述感光晶体管的第二有源层图案化处理，在所述第一有源层的沟道区形成第一凹槽，所述第二有源层的沟道区形成第二凹槽，所述第一凹槽的深度大于所述第二凹槽的深度，从而使所述第一有源层的厚度小于所述第二有源层的厚度，进而满足所述阵列基板在所述感光晶体管处高光漏电、及所述开关晶体管处低光漏电的需求。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其他有益效果显而易见。
图1为本申请所提供的阵列基板的结构示意图；
图2为本申请实施例所提供的阵列基板的结构示意图；
图3为本申请实施例所提供的阵列基板制备方法的流程示意图；
图4A～图4H为本申请实施例所提供的阵列基板的制备过程中的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种阵列基板及其制备方法。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
请参阅图1，本申请所提供的阵列基板的结构示意图。
本申请提供一种阵列基板，所述阵列基板包括衬底基板10；设置于所述衬底基板上的开关晶体管100和感光晶体管200；所述开关晶体管100包括第一有源层41，所述感光晶体管200包括第二有源层42，所述第一有源层41和所述第二有源层42同层且间隔设置。
其中，所述第一有源层41的厚度小于所述第二有源层42的厚度。
本申请通过将所述开关晶体管100的第一有源层41和所述感光晶体管200的第二有源层42图案化处理，使所述第一有源层41的厚度小于所述第二有源层42的厚度，从而满足所述阵列基板在所述感光晶体管200处高光漏电、及所述开关晶体管100处低光漏电的需求。
现结合具体实施例对本申请的技术方案进行描述。
实施例一
请参阅图2，本申请实施例所提供的阵列基板的结构示意图。
本实施例提供一种阵列基板，所述阵列基板包括衬底基板10；设置于所述衬底基板10上的开关晶体管100和感光晶体管200。
在本实施例中，所述衬底基板10的材料包括但不限于聚对苯二甲酸乙二醇酯、聚酰亚胺、三醋酸纤维薄膜或其他柔性材料，进一步的，在本实施例中，所述衬底基板10为PI基板，主要为聚酰亚胺，PI材料可以有效的提高基板的透光率。
在本实施例中，所述阵列基板还包括依次层叠设置与所述衬底基板10上的第一电极层20、栅极绝缘层30、有源层40、第二电极层50以及钝化层60。
在本实施例中，所述第一电极层20包括间隔设置的第一电极21和第二电极22；所述第一电极层20的材料包括但不限于铜、铝、银等金属，本实施例对此不做进一步限制。
在本实施例中，所述栅极绝缘层30完全覆盖所述第一电极21和第二电极22，所述栅极绝缘层30的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠，本实施例对此不做进一步限制。
在本实施例中，所述有源层40包括同层且间隔设置的第一有源层41和第二有源层42，所述第一有源层41的厚度小于所述第二有源层42的厚度。
进一步地，所述第一有源层41包括第一沟道区410，所述第二有源层42包括第二沟道区420，所述第一沟道区410的厚度小于所述第二沟道区420的厚度。
具体地，所述第一沟道区410包括第一凹槽413，所述第二沟道区420包括第二凹槽423，其中，所述第一凹槽413的深度大于所述第二凹槽423的深度，从而使所述第一沟道区410的厚度小于所述第二沟道区420的厚度。
在本实施例中，所述第一有源层41和所述第二有源层42均包括层叠设置的第一半导体层和第二半导体层，其中，所述第一有源层41包括层叠设置于所述栅极绝缘层30上的第一半导体层411和第二半导体层412，所述第二有源层42包括层叠设置于所述栅极绝缘层30上的第一半导体层421和第二半导体层422，其中，所述第一凹槽413刻穿所述第一有源层41的所述第二半导体层412，且未刻穿所述第一有源层41的所述第一半导体层411，所述第二凹槽423刻穿所述第二有源层42的所述第二半导体层422，且未刻穿所述第二有源层42的所述第一半导体层421。
具体地，在本实施例中，所述第一凹槽413的深度小于所述第一有源层41的所述第二半导体层412和所述第一有源层41的所述第一半导体层411的厚度和，所述第一凹槽413包括底面(图中未标出)以及围绕所述底面设置的侧壁(图中未标出)，所述第一凹槽413的底面与所述第一半导体层411相对应，所述第一凹槽413的侧壁与所述第二半导体层412和所述第一半导体层411相对应。
所述第二凹槽423的深度小于所述第二有源层42的所述第二半导体层422和所述第二有源层42的所述第一半导体层421的厚度和，所述第二凹槽423包括底面(图中未标出)以及围绕所述底面设置的侧壁(图中未标出)，所述第二凹槽423的底面与所述第一半导体层421相对应，所述第二凹槽423的侧壁与所述第二半导体层422和所述第一半导体层421相对应。
可以理解的是，所述第一凹槽413的深度大小、及所述第二凹槽423的深度大小均可以根据实际产品的需求来选定，本实施例对此不做具体限制。
在本实施例中，所述第一有源层41的所述第一半导体层411和所述第二有源层42的所述第一半导体层421的材料均为非晶硅，所述第一有源层41的所述第二半导体层412和所述第二有源层42的所述第二半导体层422的材料均为N型重掺杂非晶硅层。
本申请通过将所述开关晶体管100的第一有源层41和所述感光晶体管200的第二有源层42图案化处理，在所述第一有源层41的沟道区410形成第一凹槽413，所述第二有源层42的沟道区420形成第二凹槽423，所述第一凹槽413的深度大于所述第二凹槽423的深度，使所述第一有源层41的厚度小于所述第二有源层42的厚度，从而满足所述阵列基板在所述感光晶体管200处高光漏电、及所述开关晶体管100处低光漏电的需求。
本实施例中，所述第二电极层50的材料包括但不限于铜、铝、银等金属；所述第二电极层50包括间隔设置的第三电极51、第四电极52、第五电极53以及第六电极54；其中，所述第三电极51和所述第四电极52位于所述第一有源层41两个相对的边缘区域上方，所述第五电极53和所述第六电极54位于所述第二有源层42两个相对的边缘区域上方。
本实施例中，所述钝化层60的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠，本实施例对此不做进一步限制。
可以理解的是，在本实施例中，所述开关晶体管100包括层叠设置于所述衬底基板10上的所述第一电极21、所述第一有源层41、所述第三电极51以及所述第四电极52、所述感光晶体管200包括层叠设置于所述衬底基板10上的所述第二电极22、所述第二有源层42、所述第五电极53以及所述第六电极54。
实施例二
请参阅图3，本申请实施例所提供的阵列基板制备方法的流程示意图。
本实施例提供一种阵列基板的制备方法，所述制备方法包括以下步骤：
步骤S10：在衬底基板10上制备第一金属层，对所述第一金属层图案化处理形成第一电极层20，所述第一电极层20包括间隔设置的第一电极21和第二电极22，如图4A所示。
在本实施例中，所述步骤S10包括以下步骤：
步骤S11：提供一衬底基板10，所述衬底基板10包括但不限于玻璃基板和柔性衬底。
进一步的，在本实施例中，所述基板10为柔性透明的PI基板，主要为聚酰亚胺，PI材料可以有效的提高基板的透光率。
步骤S12：在所述基板10上沉积第一金属层，所述第一金属层的材料包括但不限于铝、钼、钛、铜及其合金等金属，沉积所述第一金属层的方法包括但不限于物理气相沉积法。
步骤S13：通过一掩膜板对所述第一金属层进行图案化处理，形成间隔设置的第一电极21和第二电极22。
具体地，在本实施例中，所述第一电极21为第一栅极，所述第二电极22为第二栅极。
步骤S20：在所述第一电极层20上依次制备栅极绝缘层30和半导体层400，如图4B所示。
在本实施例中，所述步骤S20包括以下步骤：
步骤S21：在所述第一电极层20上制备栅极绝缘层30，所述栅极绝缘层30完全覆盖所述第一电极21和所述第二电极22，所述栅极绝缘层30的制备方法包括但不限于化学气相沉积法。
在本实施例中，所述绝缘层30的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
步骤S22：在所述绝缘层30上依次制备第一半导体材料层和第二半导体材料层，其中，所述第一半导体材料层为非晶硅层，所述第二半导体材料层为N型重掺杂非晶硅层。
步骤S30：对所述半导体层400进行图案化处理，形成位于所述第一电极21上方的第一有源层41和位于所述第二电极22上方的第二有源层42，所述第一有源层41和所述第二有源层42同层且间隔设置，其中，所述第一有源层41的厚度小于所述第二有源层42的厚度。
在本实施例中，所述步骤S30包括以下步骤：
步骤S31：在所述半导体层400上制备一光刻胶层。
步骤S32：采用调掩膜板对所述光刻胶层进行曝光、显影，形成位于所述第一电极21上方第一光阻层71，及位于所述第二电极22上方的第二光阻层72，其中，所述第一光阻层71形成一凹槽结构710，所述第一光阻层71的厚度小于所述第二光阻层72的厚度，如图4C所示。
其中，采用具有不同穿透率的掩膜板对所述光刻胶进行光罩制程；所述掩膜板包括第一穿透率区域Tr1、第二穿透率区域Tr2以及第三穿透率区域Tr3。
其中，所述第一穿透率区域Tr1对应所述第一电极21，所述第二穿透率区域Tr2对应所述第二电极22，所述第三穿透率区域Tr3对应剩余区域，其中，所述第三穿透率区域Tr3、所述第一穿透率区域Tr1以及所述第二穿透率区域Tr2的透过率依次减小。
具体的，所述第一穿透率区域Tr1的透过率为50％，所述第二穿透率区域Tr2不透光，所述第三穿透率区域Tr2的透过率为100％。
需要说明的是，在本实施例中，对所述光刻胶进行曝光的方法包括但不限于采用具有不同穿透率的掩膜板；在本实施例中，采用具有不同穿透率的掩膜板对所述光刻胶进行光罩制程仅用于举例说明，本实施例对此不做限制。
步骤S33：刻蚀未被所述第一光阻层71和所述第二光阻层72覆盖的所述半导体层400、及所述第一光阻层71的凹槽结构710，形成位于所述第一电极21上方的第一有源层41，及位于所述第二电极22上方的第二有源层42，其中，所述第一有源层41包括层叠设置于所述栅极绝缘层30上的第一半导体层411和第二半导体层412，所述第二有源层42包括层叠设置于所述栅极绝缘层30上的第一半导体层421和第二半导体层422，所述第一有源层41形成第一凹槽413，如图4D所示。
进一步地，所述第一有源层41还包括第一沟道区410，所述第一沟道区410开设有所述第一凹槽413，所述第一凹槽413刻穿所述第二半导体层412，且未刻穿所述第一半导体层411。
具体地，在本实施例中，所述第一凹槽413的深度小于所述第一有源层41的所述第二半导体层412和所述第一半导体层411的厚度和，所述第一凹槽413包括底面(图中未标出)以及围绕所述底面设置的侧壁(图中未标出)，所述第一凹槽413的底面与所述第一半导体层411相对应，所述第一凹槽413的侧壁与所述第二半导体层412和所述第一半导体层411相对应。
本实施例所提出的阵列基板的制备方法中通过将在所述第一有源层41的沟道区410形成第一凹槽413，从而使所述第一有源层41的厚度小于所述第二有源层42的厚度。
步骤S34：剥离所述第一光阻层71和所述第二光阻层72，如图4E所示。
具体的，对所述第一光阻层71和所述第二光阻层72进行灰化处理，使所述第一光阻层71和所述第二光阻层72全部剥离。
在本实施例中，所述阵列基板的制备方法还包括以下步骤：
步骤S40：在所述栅极绝缘层30、所述第一有源层41以及所述第二有源层42上形成第二金属层，对所述第二金属层图案化处理形成第二电极层50，所述第二电极层50包括位于所述第一有源层41两个相对的边缘区域的第三电极51和第四电极52、及位于所述第二有源层42两个相对的边缘区域的第五电极53和第六电极54，如图4F所示。
进一步的，在本实施例中，所述第三电极51和所述第四电极52为第一源/漏电极，所述第五电极53和所述第六电极54为第二源/漏电极。
步骤S50：对所述第二有源层42进行蚀刻，形成对应所述第二有源层42沟道区420的第二凹槽423，所述第二凹槽423的深度小于所述第一凹槽413的深度，如图4G所示。
具体地，在本实施例中，所述第二凹槽423的深度小于所述第二有源层42的第二半导体层422和所述第二有源层42的所述第一半导体层421的厚度和，所述第二凹槽423包括底面(图中未标出)以及围绕所述底面设置的侧壁(图中未标出)，所述第二凹槽423的底面与所述第一半导体层421相对应，所述第二凹槽423的侧壁与所述第二半导体层422和所述第一半导体层421相对应。
可以理解的是，本实施例对所述第二有源层42进行蚀刻的方法不做进一步显示。
步骤S60:在所述衬底基板10上制备钝化层60，以形成阵列基板。
在本实施例中，所述阵列基板包括设置于所述衬底基板10上的开关晶体管100和感光晶体管200，所述开关晶体管100包括层叠设置于所述衬底基板10上的所述第一电极21、所述第一有源层41、所述第三电极51以及所述第四电极52；所述感光晶体管200包括层叠设置于所述衬底基板10上的所述第二电极22、所述第二有源层42、所述第五电极53以及所述第六电极54，如图4H所示。
所述钝化层60的材料包括但不限于氧化硅、氮化硅、氮氧化硅等或其层叠。
可以理解的是，所述阵列基板包括所述衬底基板10、所述第一电极层20、所述栅极绝缘层30、所述有源层40、所述第二电极层50以及所述钝化层60仅用作举例说明，本实施例对所述阵列基板的膜层结构不做进一步限制。
请结合图1，在本实施例中，所述阵列基板包括衬底基板10；设置于所述衬底基板上的开关晶体管100和感光晶体管200；所述开关晶体管100包括第一有源层41，所述感光晶体管200包括第二有源层42，所述第一有源层41和所述第二有源层42同层且间隔设置。
本实施例所提出的阵列基板的制备方法中通过将在所述第一有源层41的沟道区410形成第一凹槽413，在所述第二有源层42的沟道区420形成第二凹槽423，使所述第一有源层41的厚度小于所述第二有源层42的厚度，从而满足所述阵列基板在所述感光晶体管200处高光漏电、及所述开关晶体管100处低光漏电的需求。
本申请提供一种阵列基板及其制备方法。所述阵列基板包括衬底基板；设置于所述衬底基板上的开关晶体管和感光晶体管；所述开关晶体管包括第一有源层，所述感光晶体管包括第二有源层，所述第一有源层和所述第二有源层同层且间隔设置；其中，所述第一有源层的厚度小于所述第二有源层的厚度。
本申请通过将所述第一有源层和所述第二有源层图案化处理，使所述第一有源层的厚度小于所述第二有源层的厚度，从而满足所述阵列基板在所述感光晶体管处高光漏电、及所述开关晶体管处低光漏电的需求。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板及其制备方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (8)

1.一种阵列基板，其特征在于，包括：
衬底基板、依次层叠设置于所述衬底基板上的第一电极层和第二电极层,所述第一电极层包括间隔设置的第一电极和第二电极，所述第二电极层包括间隔设置的第三电极、第四电极、第五电极以及第六电极；
设置于所述衬底基板上的开关晶体管和感光晶体管；
所述开关晶体管包括所述第一电极、第一有源层、所述第三电极以及所述第四电极，所述感光晶体管包括所述第二电极、第二有源层、所述第五电极以及所述第六电极，所述第一有源层和所述第二有源层同层且间隔设置；
其中，所述第一有源层的厚度小于所述第二有源层的厚度；
其中，所述第一有源层包括第一沟道区，所述第二有源层包括第二沟道区，所述第一有源层和所述第二有源层均包括层叠设置的第一半导体层和第二半导体层，其中，所述第一沟道区包括第一凹槽，所述第二沟道区包括第二凹槽，所述第一凹槽刻穿所述第一有源层的所述第二半导体层，所述第二凹槽刻穿所述第二有源层的所述第二半导体层，所述第一凹槽的深度大于所述第二凹槽的深度，其中，所述第三电极和所述第四电极位于所述第一有源层两个相对的边缘区域上方，所述第五电极和所述第六电极位于所述第二有源层两个相对的边缘区域上方，所述第三电极的正投影覆盖所述第一有源层的所述第二半导体层的正投影，所述第四电极的正投影覆盖所述第一有源层的所述第二半导体层的正投影，所述第五电极的正投影覆盖所述第二有源层的所述第二半导体层的正投影，所述第六电极的正投影覆盖所述第二有源层的所述第二半导体层的正投影。
2.如权利要求1所述的阵列基板，其特征在于，所述第一半导体层的材料为非晶硅，所述第二半导体层的材料为N型重掺杂非晶硅。
3.一种阵列基板的制备方法，其特征在于，所述制备方法包括：
在衬底基板上制备第一金属层，对所述第一金属层图案化处理形成第一电极层，所述第一电极层包括间隔设置的第一电极和第二电极；
在所述第一电极层上依次制备栅极绝缘层和半导体层；
对所述半导体层进行图案化处理，形成位于所述第一电极上方的第一有源层和位于所述第二电极上方的第二有源层，所述第一有源层和所述第二有源层同层且间隔设置，其中，所述第一有源层包括第一沟道区，所述第二有源层包括第二沟道区，所述第一有源层和所述第二有源层均包括层叠设置的第一半导体层和第二半导体层，其中，所述第一沟道区包括第一凹槽，所述第二沟道区包括第二凹槽，所述第一凹槽刻穿所述第一有源层的所述第二半导体层，所述第二凹槽刻穿所述第二有源层的所述第二半导体层，所述第一凹槽的深度大于所述第二凹槽的深度；
在所述栅极绝缘层、所述第一有源层以及所述第二有源层上形成第二金属层，对所述第二金属层图案化处理形成第二电极层，所述第二电极层包括位于所述第一有源层两个相对的边缘区域的第三电极和第四电极、及位于所述第二有源层两个相对的边缘区域的第五电极和第六电极，其中，所述第三电极和所述第四电极位于所述第一有源层两个相对的边缘区域上方，所述第五电极和所述第六电极位于所述第二有源层两个相对的边缘区域上方，所述第三电极的正投影覆盖所述第一有源层的所述第二半导体层的正投影，所述第四电极的正投影覆盖所述第一有源层的所述第二半导体层的正投影，所述第五电极的正投影覆盖所述第二有源层的所述第二半导体层的正投影，所述第六电极的正投影覆盖所述第二有源层的所述第二半导体层的正投影。
4.如权利要求3所述的阵列基板的制备方法，其特征在于，在所述第一电极层上依次形成栅极绝缘层和半导体层包括以下步骤：
在所述第一电极层上制备栅极绝缘层，所述栅极绝缘层完全覆盖所述第一电极和所述第二电极；
在所述栅极绝缘层上依次制备第一半导体层和第二半导体层，其中，所述第一半导体层为非晶硅层，所述第二半导体层为N型重掺杂非晶硅层。
5.如权利要求3所述的阵列基板的制备方法，其特征在于，所述对所述半导体层进行图案化处理包括以下步骤：
在所述半导体层上制备一光刻胶层；
采用掩膜板对所述光刻胶层进行曝光、显影，形成位于所述第一电极上方第一光阻层，及位于所述第二电极上方的第二光阻层，其中，所述第一光阻层形成一凹槽结构，所述第一光阻层的厚度小于所述第二光阻层的厚度；
刻蚀未被所述第一光阻层和所述第二光阻层覆盖的所述半导体层、及所述第一光阻层的凹槽结构，形成位于所述第一电极上方的第一有源层，及位于所述第二电极上方的第二有源层，其中，所述第一有源层形成所述第一凹槽；
剥离所述第一光阻层和所述第二光阻层。
6.如权利要求5所述的制备方法，其特征在于，所述采用掩膜板对所述光刻胶进行曝光的过程包括：
采用具有不同穿透率的掩膜板对所述光刻胶进行光罩制程，所述掩膜板包括第一穿透率区域、第二穿透率区域以及第三穿透率区域；
其中，所述第一穿透率区域对应所述第一电极，所述第二穿透率区域对应所述第二电极，所述第三穿透率区域对应剩余区域，其中，所述第三穿透率区域、所述第一穿透率区域以及所述第二穿透率区域的透过率依次减小。
7.如权利要求6所述的制备方法，其特征在于，所述第一穿透率区域的透过率为50%，所述第二穿透率区域不透光，所述第三穿透率区域的透过率为100%。
8.如权利要求5所述的阵列基板的制备方法，其特征在于，所述阵列基板的制备方法还包括以下步骤：
对所述第二有源层进行蚀刻，形成对应所述第二有源层沟道区的所述第二凹槽，所述第二凹槽的深度小于所述第一凹槽的深度。
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