KR20110064704A - 탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법 - Google Patents

탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR20110064704A
KR20110064704A KR1020090121411A KR20090121411A KR20110064704A KR 20110064704 A KR20110064704 A KR 20110064704A KR 1020090121411 A KR1020090121411 A KR 1020090121411A KR 20090121411 A KR20090121411 A KR 20090121411A KR 20110064704 A KR20110064704 A KR 20110064704A
Authority
KR
South Korea
Prior art keywords
carbon nanotube
type
nanotube transistor
channel
transistor
Prior art date
Application number
KR1020090121411A
Other languages
English (en)
Other versions
KR101659815B1 (ko
Inventor
김언정
손형빈
이은홍
박완준
민신철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090121411A priority Critical patent/KR101659815B1/ko
Publication of KR20110064704A publication Critical patent/KR20110064704A/ko
Application granted granted Critical
Publication of KR101659815B1 publication Critical patent/KR101659815B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66015Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045Field-effect transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80Constructional details
    • H10K10/82Electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221Carbon nanotubes
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00Nanotechnology for materials or surface science, e.g. nanocomposites

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터 제조 방법에 대해 개시된다. 개시된 탄소나노튜브 트랜지스터 제조 방법은 게이트 절연층의 공정 온도를 조절하여 탄소 나노튜브 채널의 도핑 특성을 제어할 수 있으며 p형 및 n형 탄소 나노튜브 트랜지스터를 구현할 수 있다.

Description

탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법{Carbon nanotube transistor array and Manufacturing Method of Carbon nanotube transistor}
본 발명의 실시예는 탄소 나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법에 관한 것으로, 별도의 도핑 공정 없이 탄소 나노튜브 채널의 도핑 형태를 제어할 수 있는 탄소 나노튜브 트랜지스터에 관한 것이다.
탄소 나노튜브 트랜지스터(Carbon nanotube transistor)는 나노 와이어 전계 효과 소자(Nanowire field effect transistor)로서 뛰어난 전자 및 홀 이동도, 열과 빛에 대한 안정성, 특유의 가요성(flexibility) 등으로 인하여 CMOS(complementary metal-oxide semiconductor)형 인버터를 포함한 각종 논리 소자 또는 각종 메모리 소자 등 다양한 분야에서 연구가 활발히 진행되고 있다.
나노 와이어 전계 효과 소자로 고속 저전력 전자 회로를 만들기 위해서는 CMOS 구조가 필수적인데, 이를 위하여 한 집적회로 상에 p-type 도핑과 n-type 도핑이 모두 가능한 것이 필수적으로 요구된다. 그러나, 탄소 나노튜브 트랜지스터에 대한 인위적인 p-type 도핑과 n-type 도핑 모두 공기중에서 불안정하여 수분 내지 수개월이면 도핑 특성을 잃게 된다. 또한 열에 취약해서 고온 공정시 파괴 및 분해되기 때문에 집적회로 공정에 큰 제약이 있다. 즉, 탄소 나노튜브 트랜지스터에 대한 도핑 공정은 장시간 도핑 형태의 유지가 어려우며, 공기 중에서 쉽게 분해 및 산화되어 도핑 형태가 변형됨으로써 그 응용에 제한이 따른다. 따라서, 안정적으로 탄소 나노튜브 트랜지스터의 도핑 형태가 유지될 수 있는 공정이 요구된다.
본 발명의 실시예에서는 탄소 나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법을 제공한다.
본 발명의 실시예에서는,
탄소 나노튜브 트랜지스터의 제조 방법에 있어서,
기판 상에 소스, 드레인 및 탄소 나노튜브 채널을 형성하는 단계; 및
상기 탄소 나노튜브 채널 상에 온도 범위가 제어된 ALD 공정에 의해 게이트 절연층을 형성하는 탄소 나노튜브 트랜지스터의 제조 방법을 제공한다.
상기 ALD 공정 온도는 섭씨 150도 이하이며, 상기 탄소 나노튜브 채널은 p형 특성을 지닐 수 있다.
상기 ALD 공정 온도는 섭씨 300도 이상이며, 상기 탄소 나노튜브 채널은 n형 특성을 지닐 수 있다.
상기 게이트 절연층은 Al2O3로 형성될 수 있으며, 상기 게이트 절연층은 Al 프리커서인 TrimethylAluminum(TMA)를 상기 탄소 나노튜브 채널 상에 도포하고, 그 상부에 H2O를 도포하여 형성할 수 있다.
또한, 탄소 나노튜브 트랜지스터 어레이에 있어서,
기판의 제 1영역에 형성된 것으로 p형 탄소 나노튜브 트랜지스터; 및
상기 기판의 제 2영역에 형성된 것으로 n형 탄소 나노튜브 트랜지스터;를 포함하는 탄소 나노튜브 어레이를 제공한다.
상기 p형 탄소 나노튜브 트랜지스터는, 상기 기판 상에 형성된 소스, 드레인과 상기 소스 및 드레인 사이에 형성된 p형 탄소 나노튜브 채널을 포함할 수 있다.
상기 n형 탄소 나노튜브 트랜지스터는, 상기 기판 상에 형성된 소스, 드레인과 상기 소스 및 드레인 사이에 형성된 n형 탄소 나노튜브 채널을 포함할 수 있다.
상기 p형 탄소 나노튜브 채널 또는 상기 n형 탄소 나노튜브 채널 상에 Al2O3로 형성된 게이트 절연층을 더 포함할 수 있다.
본 발명의 실시예에 의하면, 별도의 도핑 공정이 필요없이 간단한 박막 증착 공정으로 그 도핑 형태가 제어된 탄소 나노튜브 트랜지스터 및 그 제조 방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 여기서 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 본 발명의 실시예에 의해 제조한 탄소 나노튜브 트랜지스터를 나타낸 도면이다.
도 1을 참조하면, 기판(10) 상에 탄소 나노튜브 채널(13) 및 채널 양쪽에 소 스(11) 및 드레인(12)이 형성되어 있다. 여기서 기판(10) 표면에는 산화층(10a)이 더 형성된 것일 수 있다. 탄소 나노튜브 채널(13) 상에는 게이트 절연층(14) 및 게이트(15)가 순차적으로 형성되어 있다.
기판(10)은 반도체 소자에 통상적으로 사용되는 물질로 형성된 것일 수 있으며, 산화층(10a)은 기판(10) 재료가 산화되어 형성된 것이다. 예를 들어 기판(10)이 Si으로 형성된 경우, 산화층(10a)은 SiO2로 형성된 것일 수 있다. 소스(11), 드레인(12) 및 게이트(15)는 일반적으로 사용되는 전극 물질로 형성될 수 있으며, 금속, 합금, 또는 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), SnO2 또는 ZnO2 등과 같은 전도성 금속 산화물로 형성된 것일 수 있다. 게이트 절연층(14)은 Al2O3로 형성된 것일 수 있다.
상술한 바와 같은 구조의 탄소 나노튜브 트랜지스터의 제조 방법을 설명하면 다음과 같다. 기판(10) 상에 소스(11), 드레인(12) 및 탄소 나노튜브 채널(13)을 형성한다. 그리고, ALD(Atomic Layer Deposition) 공정에 의하여 게이트 절연층(14)을 형성한다. 다음으로 게이트 절연층(14) 상에 게이트(15)를 형성한다. 본 발명의 실시예에 의한 탄소 나노튜브 트랜지스터의 제조 방법에서는 탄소 나노튜브 채널(13)의 도핑 형태는 별도의 도핑 공정을 실시하지 않고 게이트 절연층(14)의 형성 공정에서 탄소 나노튜브 채널(13)의 도핑 형태를 결정할 수 있다. 이를 도 2a 내지 도 2c를 참조하여 설명한다.
도 2a 내지 도 2c는 탄소 나노튜브 채널의 도핑 형태를 제어하여 탄소 나노 튜브 트랜지스터를 제조하는 방법을 나타낸 도면이다.
탄소 나노튜브는 기본적으로 양극성(ambi-polar) 물질이지만, 공기 중에서는 탄소 나노튜브의 표면에 흡착되는 산소에 의해서 p형 특성을 나타내게 된다. 따라서, n형 특성을 지닌 탄소 나노튜브를 구현하기 위해서 본 발명의 실시예에서는 ALD 공정의 온도 범위를 제어하여 탄소 나노튜브 채널을 n형 특성을 지니도록 한다.
도 2a를 참조하면, 기판(20) 상에 탄소 나노튜브 채널(21)이 형성되어 있으며, 선택적으로 기판(20) 및 탄소 나노튜브 채널(21) 사이에는 산화층이 더 형성될 수 있다. 탄소 나노튜브 채널(21) 상에 예를 들어 Al2O3로 게이트 절연층을 형성하기 위해서, Al 프리커서인 TrimethylAluminum(TMA)를 먼저 탄소 나노튜브 채널(21) 상에 도포하고, 그 상부에 H2O를 도포하여 Al2O3층을 형성하는데, 자연적으로 탄소 나노튜브 채널(21)에 상에 존재하는 산소(22) 양이 Al(23)에 비해 상대적으로 많은 경우, 탄소 나노튜브 채널(21)은 p형 특성을 지니게 된다. 따라서, 탄소 나노튜브 채널(21)의 도핑 형태를 제어하기 위해서는 탄소 나노튜브 채널(21)로부터 산소를 탈착시켜야 한다. 섭씨 약 150도보다 낮은 증착 온도에서는 도 2a와 같이 탄소 나노튜브 채널(21) 상에 산소(22) 양이 Al에 비해 상대적으로 많다.
공정 온도를 섭씨 150도 내지 200도로 유지하면 도 2b에 나타낸 바와 같이, 탄소 나노튜브 채널(21) 상의 산소(22)의 탈착이 진행되어 탄소 나노튜브 채널(21)은 양극성을 띄게된다.
공정 온도를 섭씨 약 300도 이상으로 유지하면 도 2c에 나타낸 바와 같이, 탄소 나노튜브 채널(21) 상의 산소는 상당 부분 탈착되며, Al(23)존재하게 된다. 이러한 상태에서 게이트 절연층을 형성하는 경우, 게이트 절연층 자체가 탄소 나노튜브 채널(21)의 보호층(passivation layer) 역할을 하여 산소 분자들을 차단할 수 있다.
결과적으로, 섭씨 약 150도보다 낮은 온도 범위에서 게이트 절연층을 형성하는 경우에는 탄소 나노튜브 채널(21)은 p형 도핑 특성을 지닐 수 있으며, 섭씨 약 150도 내지 300도의 온도 범위에서는 양극성(ambi-polar) 특성을 지닐 수 있으며, 섭씨 약 300도 이상의 온도 범위에서 게이트 절연층을 형성하는 경우, 탄소 나노튜브 채널(21)은 n형 도핑 특성을 지니게 된다.
도 3은 ALD 공정 온도에 따른 트랜지스터의 타잎 변화를 보충 설명하기 위한 실험 결과를 나타낸 것으로, 어닐링 온도를 변화시킨 경우 산소 탈착의 상대적인 정도를 나타낸 것이다. 구체적으로 섭씨 150 및 300도에서 어닐링한 후 섭씨 50도로 냉각한 탄소 나노튜브 트랜지스터의 게이트 전압(Vg)에 대한 드레인 전류(Id)를 나타낸 도면이다. 도 3에서 점선은 백게이트(back-gate) 상태의 탄소 나노튜브 트랜지스터를 나타내며, 실선은 상온에서 10-4Torr 이하의 저진공에서 형성된 백게이트 탄소 나노튜브 트랜지스터를 나타내며, "+"는 섭씨 약 150도에서 어닐링한 후 섭씨 50도로 냉각한 탄소 나노튜브를 트랜지스터를 나타내며, "o"는 섭씨 약 300도에서 어닐링한 후 섭씨 50도로 냉각한 탄소 나노튜브 트랜지스터를 나타낸다. 도 3 을 참조하면, 섭씨 약 150도에서 어닐링한 경우에는 산소 탈착이 상대적으로 많아 양극성(ambi-polar) 특성을 나타내는 것을 알 수 있다.
도 4a 내지 도 4d는 게이트 절연층의 게이트 절연층 형성을 위한 ALD 공정 온도를 각각 섭씨 약 135도, 150도 250 및 350도로 변화시켜 형성한 탄소 나노튜브 트랜지스터의 게이트 전압(Vg)에 대한 드레인 전류(Ids)를 나타낸 도면이다.
도 4a 내지 도 4d를 참조하면, ALD 공정 온도를 섭씨 약 135도에서 350도로 증가시키는 경우, 결국 섭씨 350도의 공정 온도에서는 탄소 나노튜브 채널이 n형으로 변화하는 것을 알 수 있다. 탄소 나노튜브 트랜지스터의 Vth를 Id가 최저 값이 되는 점으로 정의를 했을 때, Vth가 ALD 공정 온도가 상승함에 따라 점점 (-) 방향으로 변화하는 것을 관찰할 수 있다. 게이트 절연층으로 사용되는 Al2O3막이 탄소 나노튜브 채널 표면에 흡착된 Al 입자들의 산화를 방지하는 보호막(passivation) 역할을 하는 것으로 판단될 수 있다.
도 5는 게이트 절연층 형성을 위한 ALD 공정 온도를 변화시킨 경우, 각각의 온도에 따른 탄소 나노튜브 트랜지스터의 Vth 값의 온도 의존성을 나타낸 그래프이다. 이러한 결과는 탄소 나노튜브 네트워크 트랜지스터 어레이(최소 30개 이상)의 Vth값의 평균 값을 나타낸 것으로, 각 온도에서 여러 번 반복 공정을 하여 Vth의 평균 값을 표시한 것이다. 도 5를 참조하면, Vth 값은 ALD 공정 온도가 상승함에 따라 대략 선형적(linear)으로 (-) 방향으로 이동하는 경향성을 확인할 수 있다.
본 발명의 실시예에 따른 탄소 나노튜브의 제조 방법을 이용하면, 탄소 나노튜브 트랜지스터 어레이에서 p형 탄소 나노튜브 트랜지스터 및 n형 탄소 나노튜브 트랜지스터를 포함할 수 있다. 이를 도 6a 내지 도 6c를 참조하여 설명한다.
도 6a를 참조하면, 기판(30)에는 소스, 드레인 및 소스와 드레인 사이에 형성된 탄소 나노튜브를 포함하는 제 1구조체(T1) 및 제 2구조체(T2)들이 각각 제 1영역 및 제 2영역에 형성되어 있다. 섭씨 약 150도보다 낮은 온도에서 제 2구조체(T2)를 PR(photoresistor)(31) 등으로 가린 후, ALD 공정에 의하여 제 1구조체(T1)에 게이트 절연층을 형성한다. 다음으로 도 6b를 참조하면, 제 2구조체(T2) 상의 PR(31)을 제거하고, 제 1구조체(T1)를 PR(32) 등으로 가린 후, 섭씨 약 300도 이상의 온도에서 ALD 공정을 진행하여 제 2구조체(T2)에 게이트 절연층을 형성한다. 그 뒤, 제 1구조체(T1) 상의 PR(32)을 제거한 후, 게이트 전극 증착 등의 후속 공정을 진행한다. 여기서, 섭씨 약 150도보다 낮은 온도에서 게이트 절연층이 형성된 제 1구조체(T1)의 탄소 나노튜브 채널은 p형이 되며, 섭씨 약 300도 이상의 온도에서 게이트 절연층이 형성된 제 2구조체(T2)의 탄소 나노튜브 채널은 n형이 될 수 있다. 이에 따라 제 1구조체(T1)는 p형 탄소나노튜브 트랜지스터로 형성되고, 제 2구조체(T2)는 n형 탄소나노튜브 트랜지스터로 형성된다. 결과적으로, p형 및 n형 탄소 나노튜브 트랜지스터를 동일 평면 상에 포함하는 탄소 나노튜브 트랜지스터 어레이 구조를 구현하는 것이 가능하다.
본 발명의 실시예에 따른 탄소 나노튜브 트랜지스터의 제조 방법에 의하면, 별도의 도핑 공정 없이, 게이트 절연층의 ALD 공정 온도를 조절하여 탄소 나노튜브 채널의 도핑 형태를 제어하는 것이 가능하다.
이상에서 본 발명의 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
도 1은 본 발명의 실시예에 의해 제조한 탄소 나노튜브 트랜지스터를 나타낸 도면이다.
도 2a 내지 도 2c는 탄소 나노튜브 채널의 도핑 형태를 제어하여 탄소 나노튜브 트랜지스터를 제조하는 방법을 나타낸 도면이다.
도 3은 어닐링 온도를 변화시켜 산소 탈착의 상대적인 정도를 나타내기 위한 탄소 나노튜브 트랜지스터의 게이트 전압(Vg)에 대한 드레인 전류(Id)를 나타낸 도면이다.
도 4a 내지 도 4d는 게이트 절연층의 게이트 절연층 형성을 위한 ALD 공정 온도를 각각 섭씨 약 135도, 150도 250 및 350도로 변화시켜 형성한 탄소 나노튜브 트랜지스터의 게이트 전압(Vg)에 대한 드레인 전류(Ids)를 나타낸 도면이다.
도 5는 게이트 절연층 형성을 위한 ALD 공정 온도를 변화시킨 경우, 각각의 온도에 따른 탄소 나노튜브 트랜지스터의 Vth 값의 온도 의존성을 나타낸 그래프이다.
도 6a 내지 도 6c는 탄소 나노튜브 트랜지스터 어레이에서 p형 탄소 나노튜브 트랜지스터 및 n형 탄소 나노튜브 트랜지스터를 형성하는 공정을 개략적으로 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10... 기판 10a... 산화층
11... 소스 12... 드레인
13... 탄소 나노튜브 채널 14... 게이트 절연층
15... 게이트

Claims (9)

  1. 탄소 나노튜브 트랜지스터의 제조 방법에 있어서,
    기판 상에 소스, 드레인 및 탄소 나노튜브 채널을 형성하는 단계; 및
    상기 탄소 나노튜브 채널 상에 온도 범위가 제어된 ALD 공정에 의해 게이트 절연층을 형성하는 탄소 나노튜브 트랜지스터의 제조 방법.
  2. 제 1항에 있어서,
    상기 ALD 공정 온도는 섭씨 150도 이하이며, 상기 탄소 나노튜브 채널은 p형 특성을 지닌 탄소 나노튜브 트랜지스터의 제조 방법.
  3. 제 1항에 있어서,
    상기 ALD 공정 온도는 섭씨 300도 이상이며, 상기 탄소 나노튜브 채널은 n형 특성을 지닌 탄소 나노튜브 트랜지스터의 제조 방법.
  4. 제 2항 또는 제 3항 중 어느 한 항에 있어서,
    상기 게이트 절연층은 Al2O3로 형성된 탄소 나노튜브 트랜지스터의 제조 방법.
  5. 제 2항 또는 제 3항 중 어느 한 항에 있어서,
    상기 게이트 절연층은 Al 프리커서인 TrimethylAluminum(TMA)를 상기 탄소 나노튜브 채널 상에 도포하고, 그 상부에 H2O를 도포하여 형성하는 탄소 나노튜브 트랜지스터의 제조 방법.
  6. 탄소 나노튜브 트랜지스터 어레이에 있어서,
    기판의 제 1영역에 형성된 것으로 p형 탄소 나노튜브 트랜지스터; 및
    상기 기판의 제 2영역에 형성된 것으로 n형 탄소 나노튜브 트랜지스터;를 포함하는 탄소 나노튜브 어레이.
  7. 제 6항에 있어서, 상기 p형 탄소 나노튜브 트랜지스터는,
    상기 기판 상에 형성된 소스, 드레인과 상기 소스 및 드레인 사이에 형성된 p형 탄소 나노튜브 채널을 포함하는 탄소 나노튜브 트랜지스터 어레이.
  8. 제 6항에 있어서, 상기 n형 탄소 나노튜브 트랜지스터는,
    상기 기판 상에 형성된 소스, 드레인과 상기 소스 및 드레인 사이에 형성된 n형 탄소 나노튜브 채널을 포함하는 탄소 나노튜브 트랜지스터 어레이.
  9. 제 7항 또는 제 8항 중 어느 한 항에 있어서,
    상기 p형 탄소 나노튜브 채널 또는 상기 n형 탄소 나노튜브 채널 상에 Al2O3로 형성된 게이트 절연층을 더 포함하는 탄소 나노튜브 트랜지스터 어레이.
KR1020090121411A 2009-12-08 2009-12-08 탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법 KR101659815B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090121411A KR101659815B1 (ko) 2009-12-08 2009-12-08 탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090121411A KR101659815B1 (ko) 2009-12-08 2009-12-08 탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110064704A true KR20110064704A (ko) 2011-06-15
KR101659815B1 KR101659815B1 (ko) 2016-09-27

Family

ID=44398087

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090121411A KR101659815B1 (ko) 2009-12-08 2009-12-08 탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법

Country Status (1)

Country Link
KR (1) KR101659815B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928080B2 (en) 2011-12-06 2015-01-06 Samsung Electronics Co., Ltd. Field-effect transistor having back gate and method of fabricating the same
CN113206091A (zh) * 2021-03-31 2021-08-03 中国科学院微电子研究所 一种二维半导体场效应管及其制备工艺、一种半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060050134A (ko) * 2004-10-13 2006-05-19 삼성전자주식회사 캐리어 트래핑 물질을 구비한 유니폴라 나노튜브트랜지스터 및 그 제조방법
KR20070093085A (ko) * 2005-01-07 2007-09-17 인터내셔널 비지네스 머신즈 코포레이션 나노 튜브/나노 와이어 전계 효과 트랜지스터의 자기 정렬공정
JP2008130761A (ja) * 2006-11-20 2008-06-05 Nec Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060050134A (ko) * 2004-10-13 2006-05-19 삼성전자주식회사 캐리어 트래핑 물질을 구비한 유니폴라 나노튜브트랜지스터 및 그 제조방법
KR20070093085A (ko) * 2005-01-07 2007-09-17 인터내셔널 비지네스 머신즈 코포레이션 나노 튜브/나노 와이어 전계 효과 트랜지스터의 자기 정렬공정
JP2008130761A (ja) * 2006-11-20 2008-06-05 Nec Corp 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
V. Derycke 외 3명, ‘Controlling doping and carrier injection in carbon nanotube transistors,’ Applied Physics Letters, Vol. 80, No. 15, pp2773~2775, April 2002.[http://dx.doi.org/10.1063/1.1467702]* *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928080B2 (en) 2011-12-06 2015-01-06 Samsung Electronics Co., Ltd. Field-effect transistor having back gate and method of fabricating the same
CN113206091A (zh) * 2021-03-31 2021-08-03 中国科学院微电子研究所 一种二维半导体场效应管及其制备工艺、一种半导体器件

Also Published As

Publication number Publication date
KR101659815B1 (ko) 2016-09-27

Similar Documents

Publication Publication Date Title
Wang et al. Oxide thin‐film electronics using all‐MXene electrical contacts
JP6078218B2 (ja) 薄膜トランジスタ及びその製造方法
WO2012144557A1 (ja) 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
KR102325523B1 (ko) 금속 칼코게나이드 소자 및 그 제조 방법
WO2014181777A1 (ja) 薄膜トランジスタおよびその製造方法
JP2012514328A (ja) 金属酸化物半導体薄膜トランジスタにおける安定性の向上
KR101694270B1 (ko) 고속전자센서용 기판 및 그 제조방법
Si et al. First Demonstration of Atomic-Layer-Deposited BEOL-Compatible In 2 O 3 3D Fin Transistors and Integrated Circuits: High Mobility of 113 cm 2/V• s, Maximum Drain Current of 2.5 mA/μm and Maximum Voltage Gain of 38 V/V in In 2 O 3 Inverter
KR20100135544A (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US20170032965A1 (en) Silicon carbide semiconductor devices having nitrogen-doped interface
TW201937744A (zh) 裝置及方法
TW201220504A (en) Metal oxide thin film transistor and manufacturing method thereof
KR101587129B1 (ko) 양방향성 트랜지스터 및 그 제조방법
CN105304651A (zh) 阵列基板、显示器及阵列基板的制备方法
KR20110064704A (ko) 탄소나노튜브 트랜지스터 어레이 및 탄소 나노튜브 트랜지스터의 제조 방법
KR20110088390A (ko) 박막 트랜지스터 및 그 제조 방법
JP2017069585A (ja) 酸化物半導体層を含む薄膜トランジスタ
KR100996644B1 (ko) ZnO TFT의 제조방법
CN107768519B (zh) 反相器及其制备方法
JP2008053554A (ja) 電子デバイスとその製造方法
JP2011146525A (ja) 電界効果型トランジスタの製造方法、表示装置の製造方法、x線撮像装置の製造方法及び光センサの製造方法
JP2011171516A (ja) 半導体基体の欠陥低減方法及び薄膜トランジスタの製造方法
JP7384777B2 (ja) 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット
JP2018137423A (ja) 薄膜トランジスタ、薄膜デバイスおよび薄膜トランジスタの製造方法
TWI767186B (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190820

Year of fee payment: 4