KR20110064464A - 반도체 소자 및 그 제조방법 - Google Patents
반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20110064464A KR20110064464A KR1020090121085A KR20090121085A KR20110064464A KR 20110064464 A KR20110064464 A KR 20110064464A KR 1020090121085 A KR1020090121085 A KR 1020090121085A KR 20090121085 A KR20090121085 A KR 20090121085A KR 20110064464 A KR20110064464 A KR 20110064464A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- bias line
- gate pattern
- auxiliary bias
- hard mask
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 229910052751 metal Inorganic materials 0.000 abstract description 12
- 239000002184 metal Substances 0.000 abstract description 12
- 238000005530 etching Methods 0.000 abstract description 8
- 230000004888 barrier function Effects 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 238000005452 bending Methods 0.000 description 7
- 125000001475 halogen functional group Chemical group 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 게이트와 소스/드레인 영역 사이에 인가된 전압차이를 줄여 GIDL 발생을 감소시킬수 있는 반도체 기억 소자 및 그 제조방법에 관한 것으로, 반도체 기억 소자 제조방법은 소스/드레인 영역 사이에 게이트 패턴 및 보조 바이어스 라인을 동시에 형성하는 단계를 포함한다.
게이트, GIDL, 바이어스(bias)
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적 반도체 장치에서도 안정적으로 동작하는 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 기억 소자는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 소자의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위 셀 의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위 셀에 포함된 캐패시터와 트랜지스터의 디자인 룰(design rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(drain induced barrier lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 이를 위해, 통상적으로 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다. 또한, 디자인 룰이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터가 도입되었다. 이로써, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막을 수 있게 되었다.
한편, 단채널 효과 및 DIBL 전류외에도 GIDL(Gate Induced Drain Leakage) 전류는 반도체 장치의 누설 전류 중 많은 부분을 차지한다. GIDL 전류는 얇은 게이트 산화막(gate oxide)를 사용한 소자에서 항복전압(breakdown voltage) 이하의 상태에서 드레인(drain)과 반도체 기판(substrate)간에 누설전류가 발생하는 것으로, 게이트와 드레인 사이의 전계에 의해 드레인 부위가 초공핍(deep depletion)되면서 밴드(band)의 급격한 휨이 일어나고 전자의 밴드간 터널링(turnneling)에 의해 드레인 접합(drain junction)을 빠져나간 후 이온화 충돌(impact ionization)에 의한 전자홀쌍(Electro-Hole Pair, EHP)를 생성시켜 전자는 드레인으로 빠져나가고 홀은 반도체 기판으로 빠져나가면서 누설 전류를 형성하는 것을 말한다.
도 1a 내지 도 1d는 일반적인 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 게이트 산화막(104), 게이트 하부전극으로 사용되는 폴리실리콘막(106), 장벽금속막(108), 게이트 상부전극으로 사용되는 금속막(110) 및 게이트 하드마스크로 사용되는 하드마스크막(112)이 순차적으로 증착되어 있다. 이때, 금속막(110)은 텅스텐(W) 등을 포함할 수 있다.
도 1b를 참조하면, 게이트 패턴을 정의한 마스크를 이용한 노광 공정을 수행하여 하드마스크막(122)을 패터닝한다.
도 1c를 참조하면, 패터닝된 하드마스크막(122)을 식각마스크로 하여 노출된 금속막(110), 장벽금속막(108), 폴리실리콘막(106) 및 게이트 산화막(104)을 순차적으로 식각하여 반도체 기판(102)을 노출시키고 게이트 패턴을 형성한다.
도 1d를 참조하면, 게이트 패턴을 질화막 또는 산화막 등의 절연막(124)을 이용하여 감싼다. 도시되지 않았지만, 후속공정에서 게이트 패턴의 양측에 노출된 반도체 기판(102)에 이온을 주입하여 소스/드레인 영역을 형성한다.
전술한 방법으로 형성된 게이트 패턴에는 전술한 GIDL 전류가 발생한다. 간단하게, GIDL 전류는 드레인에 양의 전압이 인가되고 게이트에 0 또는 음의 전압이 인가될 때 발생할 수 있다. 이러한 전압환경에서 게이트와 드레인 겹치는(overlap) 영역에서 밴드의 구부러짐(band bending)에 의한 밴드간 터널링(band-to-band tunneling)이 발생하기 때문이다.
GIDL 전류를 감소시키기 위한 종래의 방법들은 드레인 영역의 전계를 완화시키거나 접합(junction)쪽의 공핍영역(depletion region)을 확장시키는 것이다. 이중 대표적인 것으로 이온주입으로 형성된 할로(halo) 영역을 식각함으로써 드레인 영역의 전계를 완화시키는 방법이 있다. 그러나, 할로(halo) 영역의 경우 디자인 규칙이 감소함에 따라 할로 영역의 농도가 높아지게 되는데 이온주입된 할로 영역은 다른 반도체 기판에 비해 식각비가 높아져 식각정도를 제어하기가 쉽지 않다. 즉, 할로 영역을 식각할 때, 남아 있어야 할 할로 영역의 일부가 식각되는 과도식각이 일어날 수 있다. 이 경우, 트랜지스터의 문턱 전압(threshold voltage)이 왜곡되어 성능이 저하될 수 있다.
또한, 밴드의 구부러짐에 의한 밴드간 터널링 전류를 줄이기 위해 밴드 갭(band gap)이 실리콘보다 큰 물질을 드레인 영역에 선택적 식각 및 에피텍셜 성장(eitaxial growth)시키는 방법이 있으나, 현재의 반도체 기억 장치(DRAM)의 제조 공정과 호환되기 어려워 생산비용이 증가하는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 반도체 장치에 포함된 트랜지스터에서 발생하는 GIDL을 줄이기 위해, 게이트와 드레인 영역 사이의 전위차이를 줄일 수 있도록 별도의 바이어스를 인가할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
본 발명은 소스/드레인 영역 사이에 게이트 패턴 및 보조 바이어스 라인을 동시에 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 패턴은 상기 소스 영역에 인접하고, 상기 보조 바이어스 라인은 상기 드레인 영역에 인접한 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 소스/드레인 영역 사이 상기 게이트 패턴 및 상기 보조 바이어스 라인의 하부에는 LDD 영역이 형성하는 단계를 더 포함한다.
바람직하게는, 상기 소스/드레인 영역 사이에 게이트 패턴 및 보조 바이어스 라인을 동시에 형성하는 단계는 반도체 기판 상에 게이트 산화막, 도전물질, 하드마스크막을 순차적으로 증착하는 단계; 상기 하드마스크막을 이웃한 두 개의 하드마스크 패턴으로 패터닝하는 단계; 상기 두 개의 하드마스크 패턴을 식각마스크로 하여 상기 도전물질 및 상기 게이트 산화막을 패터닝하여 두 개의 구조물을 형성하는 단계; 절연막을 증착하여 상기 두 개의 구조물을 절연하는 단계; 및 상기 두 개 의 구조물의 양측에 노출된 상기 반도체 기판에 불순물을 주입하는 단계를 포함한다.
바람직하게는, 상기 도전물질은 게이트 하부전극 및 게이트 상부전극을 구성하는 복수의 도전물질을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 두 개의 하드마스크 패턴 중 상기 게이트 패턴에 대응하는 것이 상기 보조 바이어스 라인에 대응하는 것보다 폭이 넓은 것을 특징으로 한다.
또한, 본 발명은 반도체 기판 상에 형성된 소스/드레인 영역 사이에 형성된 게이트 패턴 및 보조 바이어스 라인을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 게이트 패턴과 상기 보조 바이어스 라인은 동일한 물질층으로 동일한 높이에 형성된 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴은 게이트 산화막, 게이트 하부전극, 게이트 상부전극 및 게이트 하드마스크를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자는 상기 소스/드레인 영역 사이에 상기 게이트 패턴 및 상기 보조 바이어스 라인의 하부에 형성된 LDD 영역을 더 포함한다.
바람직하게는, 상기 게이트 패턴은 상기 소스 영역에 인접하고, 상기 보조 바이어스 라인은 상기 드레인 영역에 인접한 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴이 상기 보조 바이어스 라인보다 폭이 넓은 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴 및 상기 보조 바이어스 라인은 절연막으로 둘러싸여 전기적으로 격리된 것을 특징으로 한다.
본 발명은 종래의 트랜지스터의 게이트 패턴을 두 영역 이상으로 구분하여 절연막을 형성하고 별도의 바이어스를 인가할 수 있도록 함으로써, 드레인 영역과 게이트 사이에 발생하는 GIDL 전류를 줄일 수 있어 어 반도체 기억 장치의 리프레쉬 특성을 향상시킬 수 있는 장점이 있다.
또한, 본 발명은 게이트의 측면에 별도의 바이어스를 인가함에 있어서 기존의 게이트 패턴을 구분하여 사용하면서 집적도가 낮아지는 단점을 예방할 수 있고 별도의 마스크를 제조하지 않아도 되는 등의 생산 비용 절감 효과가 있다.
반도체 장치 내 트랜지스터의 게이트에 0 또는 음의 전압이 걸리고 드레인 영역에 양의 전압이 걸리게 되는 경우, 게이트와 드레인 영역이 오버랩되는 영역에서 밴드 구부러짐(band bending)이 발생하는데, 드레인 영역과 ㄱ게이트 사이의 전압 차이가 클수록 밴드 구부러짐은 심화된다. 본 발명에서는 게이트와 드레인 영역이 오버랩되는 영역에 드레인 영역과 게이트 사아의 전압 차이가 크지 않게 바이어스를 인가함으로써 밴드 구부러짐을 완화시켜 GIDL 전류를 감소시킬 수 있도록, 트랜지스터의 게이트에 이중적으로 바이어스를 인가할 수 있는 반도체 소자의 구조 및 그 형성 방법을 제공한다. 이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기 로 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(202) 상에 게이트 산화막(204), 게이트 하부전극으로 사용되는 폴리실리콘막(206), 장벽금속막(208), 게이트 상부전극으로 사용되는 금속막(210) 및 게이트 하드마스크로 사용되는 하드마스크막(212)이 순차적으로 증착되어 있다. 이때, 금속막(210)은 텅스텐(W) 등을 포함할 수 있다.
종래와 달리, 본 발명의 일 실시예에서는 게이트 패턴을 정의한 마스크를 이용한 노광 공정을 수행하여 하드마스크막(212)을 패터닝하는 데 있어서, 하나의 하드마스크막 패턴이 아닌 복수 개의 하드마스크막 패턴(212a, 212b)을 형성하는 것이 특징이다. 복수 개의 하드마스크막 패턴(212a, 212b) 중 제 1 하드마스크막 패턴(212a)은 소스/드레인 영역 사이에 형성되는 게이트를 형성하기 위한 것이고, 제 2 하드마스크막 패턴(212b)은 게이트와 드레인 영역 사이에 형성되는 보조 바이어스 라인를 형성하기 위한 것이다.
도 2b를 참조하면, 복수 개의 하드마스크막 패턴(212a, 212b)을 식각마스크로 하여 노출된 금속막(210), 장벽금속막(208), 폴리실리콘막(206) 및 게이트 산화막(204)을 순차적으로 식각하여 반도체 기판(202)을 노출시켜 게이트(252)와 보조 바이어스 라인(254)을 형성한다.
도 2c를 참조하면, 게이트(252)와 보조 바이어스 라인(254)을 질화막 또는 산화막 등의 절연막(214)을 증착하는데, 특히 게이트(252)와 보조 바이어스 라 인(254) 사이의 틈에 절연막(214)을 매립하여 게이트(252)와 보조 바이어스 라인(254)을 전기적으로 격리한다.
도 2d를 참조하면, 게이트(252) 및 보조 바이어스 라인(254)의 측면에 노출된 반도체 기판(202)에 불순물 이온을 주입하여 소스/드레인 영역(216)을 형성한다. 또한, 불순물 이온을 경사지게 주입하여 게이트(252) 및 보조 바이어스 라인(254)의 하부에도 LDD 영역(218)이 형성되도록 한다. 이후, 게이트(252) 및 보조 바이어스 라인(254)의 측면에 스페이서(220)를 형성한다.
전술한 바와 같이, 본 발명의 일 실시예에서는 게이트(252) 옆에 독립적으로 바이어스를 인가할 수 있는 보조 바이어스 라인(254)이 형성되어 있으며, 드레인 영역에 인접한 LDD 영역(218) 상에 형성되어 있다. 즉, 게이트(252)와 드레인 영역 사이에 보조 바이어스 라인(254)이 형성되어 있는 구조로, 보조 바이어스 라인(254)에 인가되는 전압의 레벨에 따라 게이트와 드레인 사이의 전압차이가 줄어들 수 있다. 게이트와 드레인 사이의 전압차이가 작아지면, 밴드의 구부러짐 현상도 완화되어 GIDL 전류가 감소된다.
구체적으로 살펴보면, 소스 영역에 가까운 게이트(252)에 0의 전압이 인가되고, 드레인 영역에 양의 전압이 인가되면 GIDL 전류가 발생한다. 이처럼 반도체 소자의 오프 동작시 게이트(252)에 0의 전압이 인가될 때, 본 발명의 일 실시예에서는 드레인 영역에 가까운 보조 바이어스 라인(254)에 0보다 조금 높은 전압을 인가한다. 즉, 종래에서는 게이트와 드레인 영역이 오버랩된 영역에서 게이트와 드레인 영역의 전압차로 인해 GIDL이 발생하였지만, 본 발명에서는 드레인 영역이 오버랩 된 영역의 게이트를 보조 바이어스 라인으로 형성하여 게이트와 드레인 영역 사이의 전압차가 줄어들도록 한다.
또한, 본 발명에서는 종래의 트랜지스터의 게이트 내에 부분적으로 절연막을 형성하여 게이트를 복수 개의 영역으로 구분하여 독립적으로 바이어스를 공급하고 있다. 따라서, 종래의 게이트 구조와 큰 차이가 없어 별도의 공정이 추가될 필요없이 게이트를 형성할 때 패터닝하기 위한 마스크만 변경하면 보조 바이어스 라인을 형성할 수 있다. 패터닝뿐만 아니라 절연막을 증착하거나 식각하는 공정 역시 추가될 필요가 없어, 반도체 소자의 설계 변경에 따른 생산 비용이 크게 줄어든다.
도 2a 내지 도 2d에서는 절연막(214)을 통해 종래의 게이트 패턴을 두 개의 패턴(즉, 게이트와 보조 바이어스 라인)으로 구분하여 형성하였으나, 종래의 게이트 패턴을 꼭 2개로 나눌 필요는 없으며 실시예에 따라 게이트를 복수개의 부분으로 나누어 상호 독립적인 바이어스를 인가할 수도 있다.
본 발명의 기술적 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 일반적인 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
Claims (13)
- 소스/드레인 영역 사이에 게이트 패턴 및 보조 바이어스 라인을 동시에 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴은 상기 소스 영역에 인접하고, 상기 보조 바이어스 라인은 상기 드레인 영역에 인접한 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소스/드레인 영역 사이 상기 게이트 패턴 및 상기 보조 바이어스 라인의 하부에는 LDD 영역이 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소스/드레인 영역 사이에 게이트 패턴 및 보조 바이어스 라인을 동시에 형성하는 단계는반도체 기판 상에 게이트 산화막, 도전물질, 하드마스크막을 순차적으로 증착하는 단계;상기 하드마스크막을 이웃한 두 개의 하드마스크 패턴으로 패터닝하는 단계;상기 두 개의 하드마스크 패턴을 식각마스크로 하여 상기 도전물질 및 상기 게이트 산화막을 패터닝하여 두 개의 구조물을 형성하는 단계;절연막을 증착하여 상기 두 개의 구조물을 절연하는 단계; 및상기 두 개의 구조물의 양측에 노출된 상기 반도체 기판에 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 도전물질은 게이트 하부전극 및 게이트 상부전극을 구성하는 복수의 도전물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 두 개의 하드마스크 패턴 중 상기 게이트 패턴에 대응하는 것이 상기 보조 바이어스 라인에 대응하는 것보다 폭이 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 형성된 소스/드레인 영역 사이에 형성된 게이트 패턴 및 보조 바이어스 라인을 포함하는 반도체 소자.
- 제 7 항에 있어서,상기 게이트 패턴과 상기 보조 바이어스 라인은 동일한 물질층으로 동일한 높이에 형성된 것을 특징으로 하는 반도체 소자.
- 제 8 항에 있어서,상기 게이트 패턴은 게이트 산화막, 게이트 하부전극, 게이트 상부전극 및 게이트 하드마스크를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 소스/드레인 영역 사이에 상기 게이트 패턴 및 상기 보조 바이어스 라인의 하부에 형성된 LDD 영역을 더 포함하는 반도체 소자.
- 제 7 항에 있어서,상기 게이트 패턴은 상기 소스 영역에 인접하고, 상기 보조 바이어스 라인은 상기 드레인 영역에 인접한 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 게이트 패턴이 상기 보조 바이어스 라인보다 폭이 넓은 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 게이트 패턴 및 상기 보조 바이어스 라인은 절연막으로 둘러싸여 전기적으로 격리된 것을 특징으로 하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090121085A KR20110064464A (ko) | 2009-12-08 | 2009-12-08 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090121085A KR20110064464A (ko) | 2009-12-08 | 2009-12-08 | 반도체 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110064464A true KR20110064464A (ko) | 2011-06-15 |
Family
ID=44397904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090121085A KR20110064464A (ko) | 2009-12-08 | 2009-12-08 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110064464A (ko) |
-
2009
- 2009-12-08 KR KR1020090121085A patent/KR20110064464A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100896631B1 (ko) | 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된수직 실린더형 트랜지스터 | |
| US8486819B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR101159943B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US7321144B2 (en) | Semiconductor device employing buried insulating layer and method of fabricating the same | |
| US7851855B2 (en) | Semiconductor device and a method for manufacturing the same | |
| US8703564B2 (en) | Method for manufacturing a transistor for preventing or reducing short channel effect | |
| KR100945508B1 (ko) | 제로 캐패시터 램 및 그의 제조방법 | |
| KR100623591B1 (ko) | 메모리소자 및 그의 제조 방법 | |
| KR20110064464A (ko) | 반도체 소자 및 그 제조방법 | |
| KR100598172B1 (ko) | 리세스 게이트를 갖는 트랜지스터의 제조 방법 | |
| US8349677B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR101074232B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20090122744A (ko) | 반도체 소자의 제조방법 | |
| US20150097228A1 (en) | Method for manufacturing semiconductor device | |
| KR100598180B1 (ko) | 트랜지스터 및 그 제조 방법 | |
| KR101120174B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100801723B1 (ko) | 게이트 전극의 제조방법 | |
| KR100570214B1 (ko) | 셀 트랜지스터 | |
| KR100611397B1 (ko) | 디램 셀 트랜지스터 및 그 제조 방법 | |
| KR100925027B1 (ko) | 반도체 소자의 제조방법 | |
| KR20030089629A (ko) | 반도체소자의 제조방법 | |
| KR20120042575A (ko) | 반도체 소자의 제조 방법 | |
| KR20040047265A (ko) | 반도체 장치의 비대칭 모스형 트랜지스터 형성 방법 | |
| KR20060113832A (ko) | 스텝게이트를 갖는 반도체 소자의 제조방법 | |
| KR20080018709A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |