KR20110044171A

KR20110044171A - 비디오 디스플레이 데이터의 데이지-체인된 직렬 분배를 위한 능력을 갖는 시스템

Info

Publication number: KR20110044171A
Application number: KR1020107027335A
Authority: KR
Inventors: 주밍 헨리 정; 재찬 김
Original assignee: 인테그레이티드 디바이스 테크놀로지, 인코포레이티드
Priority date: 2008-05-06
Filing date: 2009-05-05
Publication date: 2011-04-28
Also published as: EP2300905A1; CN102084334A; JP2011524992A; CN102084334B; US20090278763A1; US8237624B2; WO2009137061A1

Abstract

VESA-디스플레이 포트 인터페이스와 같은 직렬 디스플레이 인터페이스가 다음의 디스플레이 모니터로의 하나의 디스플레이 모니터의 데이지 체인된 커플링을 지원하기 위해 확장된다. 각각의 데이지 체인 방식 접속가능한 디스플레이 모니터는 그 디스플레이 모니터와 연관된 로컬 데이지 체인 송수신기 디바이스를 갖고, 로컬 송수신기 디바이스는 임베딩된 MDID 식별 신호들에 응답하여 패스 스루 비디오 데이터 스트림들을 선택적으로 선택하고, 선택적으로 선택된 데이터를 로컬 모니터로 포워딩한다. 또한, 로컬 송수신기 디바이스는 패스 스루 비디오 데이터 스트림들을 데이지 체인의 더 다운스트림의 디바이스들로 중계한다. 일 실시형태에서, 데이지 체인 방식 접속가능한 디스플레이 모니터들은 핫-플러그 가능하고 언플러그 가능하다.

Description

비디오 디스플레이 데이터의 데이지-체인된 직렬 분배를 위한 능력을 갖는 시스템{SYSTEM HAVING CAPABILITY FOR DAISY-CHAINED SERIAL DISTRIBUTION OF VIDEO DISPLAY DATA}

개시의 분야

본 발명의 개시는 일반적으로 비디오 디스플레이 및 분배 시스템들에 관한 것이다. 더 구체적으로, 본 개시는 소스 디바이스로부터 하나 이상의 싱크 디바이스들로의 고화질 비디오 신호들의 직렬 송신에 관한 것이다.

관련 출원의 상호 참조

다음의 공동계류중인 미국 특허 출원은 본 출원의 소유자에 의해 소유되며, 그 미국 특허 출원의 개시는 여기에 참조로 통합된다.

(A) 발명의 오리지널 명칭이 비디오 디스플레이 데이터의 데이지-체인된 직렬 분부를 위한 능력을 갖는 시스템인, Jechan Kim 에 의해 2008년 1월 15일자로 출원된 출원 번호 제 12/014,341 호.

관련 기술의 설명

최근, 비디오 디스플레이 기술들은, 홈 사용자들이 그들의 홈 컴퓨터 또는 홈 씨어터 엔터테인먼트 센터에 고화질 디스플레이 모니터를 부착하는 것이 가능한 정도까지 개선되어 왔다. 더 새로운 디스플레이 기술들 (예컨대, 고화질 디스플레이들) 이 이용가능하게 됨에 따라, 사용자들로 하여금 그들의 디스플레이 모니터들을 저해상도의 디스플레이 모니터들로부터 더 높은 해상도의 디스플레이 모니터들로 업그레이드하게 허용하는 다수의 재구성가능한 인터커넥트 기법들이 제안되어 왔다.

예컨대, VESA (Video Electronics Standards Association) 는 디스플레이 포트 (Display Port) 라 알려진 직렬 송신 기반 인터페이스의 버전 1.1 (VESA-DP 1.1 사양) 을 2007년 4월에 승인하였다. 이전의 버전 및 1.1 버전의 VESA-DP 프로토콜들 양자 모두는, 비디오 소스 디바이스로부터 비디오 싱크 디바이스로의 직렬 데이터 송신의 4 개의 레인들까지 지원하는 인터커넥트들 (플러그들) 의 페어 및 케이블을 요구한다. 또한, 양방향 제어 데이터의 직렬 송신을 지원하는 5 번째 또는 소위 보조 채널이 존재한다. 4 개의 비디오 데이터 레인들의 각각은 적어도 15 미터의 케이블 길이를 통해 지원되는 적어도 초당 1.62 기가비트의 대역폭을 갖도록 요구되거나, 또는 선택적으로, 더 높은 해상도를 위해 레인당 2.7 Gbit/s 로 업그레이드되지만 적어도 3 미터의 길이의 더 짧은 케이블을 통해서만 지원되도록 요구된다.

비디오 신호가 단일의 레인을 통해서만 송신되는 경우에, 그 송신은, 픽셀당 24 비트 및 초당 50 또는 60 프레임의 (800 개의 수평 라인들로) 스캔 라인당 1080 개의 픽셀들의 매체 해상도 비디오 싱크 디바이스를 지원하기에 충분해야 한다. 싱크 디바이스의 비디오 해상도가 수직 및 수평 양자 모두에서, 프레임당 1,600 개의 수평 라인들로 수평 라인당 2,560 개의 픽셀들만큼, 두배가 되는 경우에, VESA-DP 인터커넥트의 모든 4 개의 송신 레인들이 비디오 데이터를 디지털 전송하기 위해 사용된다. 제 5 보조 채널은 제 1의 4 개의 채널들의 인터레이싱 또는 다른 믹싱을 조정하기 위한 제어 데이터를 반송한다. 또한, 대역폭에는 시간 공유 기초로 초당 6.144 메가비트로 송신되는 비압축된 오디오 신호의 최대 8 개의 채널들이 제공된다. 일 실시형태에서, 차동 구동 신호가 레인들의 각각에 대해 사용된다. 핀들 중 10 개의 핀들이 보조 채널 및 4 개의 레인들에 대한 차동 신호 구동 페어들을 지원하기 위해 전용되는 20 핀 외부 커넥터가 제공된다. 잔여의 핀들은 접지 실드들, 핫 플러그 검출, 및 커넥터-공급 전력, 뿐만 아니라 커넥터 전력 리턴을 제공한다.

VESA/DP 1.1 프로토콜만이 비디오 데이터의 직렬 송신을 지원하는 것은 아니다. 산업 내에서 사용되는 다른 프로토콜들은, UDI (Unified Display Interface), DVI (Digital Video Interface), 및 HDMI (High Definition Media Interface) 를 포함한다. VESA/DP 프로토콜을 포함하는 다수의 이들 프로토콜들은 다양한 암호화 기술들의 사용에 의해 컨텐츠 카피 프로텍션 (CP) 을 지원한다. VESA 디스플레이 포트 컨텐츠 프로텍션 (Display Port Content Protection; DPCP) 기법은 128-비트 AES 암호화 기술을 사용한다. HDMI 프로토콜은 HDCP 라 알려진 약간 다른 프로텍션 기술을 사용한다.

최근에는, 산업의 다수의 대기업들이 컴퓨터 또는 홈 씨어터 엔터테인먼트 센터로부터 고화질 디스플레이 모니터 또는 더 낮은 해상도의 모니터로 고화질 비디오 또는 더 낮은 해상도의 비디오를 송신하기 위한 메인 프로토콜로서 VESA/DP 프로토콜을 지원하기 시작하였다. 본 개시는 VESA/DP 프로토콜에 집중할 것이다. 그러나, 본 개시가 그러한 하나의 프로토콜에만 한정되지 않고 본 개시의 교시들이 다른 멀티-레인 직렬 비디오 분배 시스템들에 적용될 수도 있다는 것이 이해되어야 한다.

새로운 비디오 커넥터 프로토콜들 (예컨대, VESA-DP) 의 도입 이외에, 산업의 다른 개별적이지만 최근의 동향은 특정 애플리케이션들에서의 복수의 비디오 모니터들의 사용이다. 예컨대, 몇몇 파워 컴퓨터 사용자들은 그들의 소프트웨어 프로그램들에 대해 대량의 애플리케이션 데스크톱 디스플레이 공간을 요구한다. 일반적으로, 랩톱 컴퓨터들을 포함하는 다양한 컴퓨터들은 내부 비디오 접속 또는 프라이머리 비디오 잭에 의해 지원되는 메인 모니터에 추가하여 외부 또는 보조 모니터를 지원하기 위한 적어도 하나의 외부 비디오 잭을 가지고 있다. 추가적인 또는 보조 모니터가 메인 모니터와 동시에 사용될 수 있고 보조 모니터의 디스플레이 공간이 메인 모니터에 의해 제공되는 제한된 디스플레이 공간을 보충할 수 있도록 소프트웨어가 이용가능하다.

그러나, 몇몇 특수한 애플리케이션들에 대해, 2 개의 모니터들만으로는 충분하지 않을 수도 있다. 소위 파워 사용자들은 그들의 특수한 목적의 소프트웨어에 의해 구동되는 통상적인 2 개의 모니터들 이외에 더 많은 수의 디스플레이 모니터들을 요구할 수도 있다. 더 많은 디스플레이 영역에 대한 이러한 욕구의 만족은, 랩톱 (또는 데스크톱) 컴퓨터의 마더보드 상에서 이용가능한 커텍터 공간에 한계가 있고 추가의 비디오 커넥터들 및 지원 회로의 추가는 비교적 고가가 되기 때문에 특히 랩톱 컴퓨터의 경우에 실현하기 어렵다. 모든 사용자들이 추가적인 비디오 잭들 및 하드웨어를 채용할 파워 사용자들은 아니다. 따라서 그들에 대해, 더 많은 비디오 잭들 및 연관된 하드웨어의 추가는 분명한 이익이 없는 비용이다. 따라서, 경제적 인센티브의 관점에서, (파워 사용자 소집단이 아닌) 일반 대중에 공급하는 제조자들은 그들의 제품들에 불필요한 비용들을 추가하지 않기 위해 하나의 보조 모니터 잭만을 제공하는 것을 계속하도록 강하게 동기부여된다.

개요

복수의 디스플레이 모니터들 중 각각의 디스플레이 모니터들 상의 상이한 이미지들의 디스플레이의 허용에 관한 상술된 문제점들을 개선하기 위한 본 발명의 개시에 따른 구조들 및 방법들이 제공될 수도 있다.

더 구체적으로, 본 개시의 일 양태에 따르면, 하나의 커넥터가 복수의 직렬 비디오 레인 신호들을 수신하는 플러그-방식을 위한 것이고, 제 2 커넥터가 제 1 모니터와 플러그-방식으로 제거가능하게 접속된 데이지 체인 스타일인 또 다른 모니터로 모든 수신된 비디오 신호들을 포워딩 (중계) 하기 위한 것인 2 개의 VESA-DP 커넥터들을 갖는 디지털 디스플레이 모니터가 제공된다.

더 구체적으로, 일 실시형태에서, 종래의 VESA-DP 싱크 회로로서 제 1 모드에서 동작하는 동적으로 프로그래밍 가능한 중계 회로로서 VESA-DP 호환가능한 송수신기 회로 (예컨대, 모놀리식 집적 회로 칩) 가 제공된다. 그러나, 그 VESA-DP 호환가능한 송수신기 회로는, 로컬 디스플레이를 위한 몇몇의 패스-스루 데이터에 선택적으로 응답하는 직렬 데이터 라우터로서 제 2 프로그래밍 가능하게 선택 가능한 모드에서 동작하고, 또한, VESA-DP 호환가능한 송수신기 회로는 다음의 장소에서의 가능한 디스플레이 및/또는 또 다른 디스플레이 모니터들로의 데이지 체인을 따른 비디오 신호들의 추가의 중계를 위한 넥스트-인-체인 VESA-DP 호환가능한 송수신기 회로로 패스-스루 데이터를 또한 중계한다. 일 실시형태에서, VESA-DP 케이블의 전체 대역폭이 항상 사용되도록, 그렇게 중계된 신호들이 데이지 체인을 따라 다운스트림으로 중계됨에 따라, 그렇게 중계된 신호들은 4 개의 직렬 레인들에 걸쳐 패킹된다.

상기 제 2 모드가 채용되는 경우에, 상이한 디스플레이 모니터들로 향하는 신호 버스트들을 시간에 걸쳐 인터레이스하기 위해 시간 도메인 멀티플렉싱이 사용될 수도 있고, 타게팅된 모니터는 비디오 신호 버스트 내에 임베딩된 MDID 식별 신호에 의해 식별된다. 하나에서 다음으로 순차적으로 데이지 체인 접속되는 복수의 모니터들의 각각에는 각각의 고유한 MDID 식별 값이 할당될 수 있다. 다르게 또는 추가적으로, 데이지 체인 접속된 모니터들의 2 개 이상에는 동일한 MDID 식별 값이 할당될 수 있으며, 그 경우에, 그들 양자는 버스트 내에 임베딩된 MDID 식별 값을 갖는 데이지 체인을 따라 다운스트림으로 중계되는 동일한 비디오 데이터 버스트에 양자 모두 응답할 것이다.

상기 인용되고 여기서 통합된 미국 특허 출원 제 12/014,341 호는, 상기 정의된 제 2 모드에서 사용되는 시간 멀티플렉싱 기법 대신에 공간 머리플렉싱이 사용되는 다른 방법을 개시한다. 제 1 종래의 모드, 제 2 와이드-파이프 및 시간 멀티플렉싱 기법 모드, 및 또한 미국 특허 출원 제 12/014,341 호의 내로우-파이프들 및 공간 멀티플렉싱 기법이 채용되는 제 3 프로그래밍 가능하게 선택 가능한 모드에 따라 동작하도록 프로그래밍 가능하게 구성될 수 있는 싱크 디바이스들 및/또는 소스 디바이스들을 제공하는 것은 본 개시의 의도 내에 있다. 따라서, 3 개의 모드들 중 임의의 모드의 선택을 허용하는 확장된 DPCD 어드레싱 기법이 개시된다.

본 개시의 다른 양태들은 이하 상세한 설명으로부터 명백하게 될 것이다.

도면의 간단한 설명

이하 상세한 설명의 섹션은 첨부 도면들을 참조하여 이루어진다.

도 1a는 사용자가 보조 디스플레이 유닛 뿐만 아니라 메인 디스플레이 유닛을 채용하기를 원할 수도 있는 예시적인 환경의 블록도이다.

도 1b는 VESA-DP 직렬 송신 기법이 도 1의 보조 디스플레이 유닛에 비디오 신호를 커플링시키기 위해 사용되는 환경을 도시하는 개략도이다.

도 2는 디스플레이 유닛이 멀티-레인 직렬 입력 포트, 데이지-체이닝 가능한 멀티-레인 직렬 출력 및 신호 중계 포트, 및 로컬 디스플레이 출력 포트를 갖는 VESA-DP 호환가능한 송수신기 칩을 포함하는, 본 개시에 따른 VESA-DP 호환가능한 디스플레이 유닛을 도시하는 블록도이다.

도 3은 VESA-DP 호환가능한 소스 칩과 복수의 데이지-체인 가능한 VESA-DP 호환가능한 송수신기 칩들의 조합을 도시하는 개략도이다.

도 4는 도 3의 시스템내의 MDID 어드레싱된 모니터에 의해 이미지 데이터가 어떻게 픽업될 수도 있는지를 도시하는 신호 플로우도이다.

도 5a는 도 3에서 도시된 시스템을 갖는 하나 이상의 식별된 디스플레이 유닛들에 의해 응답하기 위해 비디오 신호들의 4 개의 레인들이 어떻게 데이지-체인 스타일로 패킹되고 중계될 수도 있는지를 도시하는 시그널링 타이밍도이다.

도 5b는 본 개시에 따라 2차 데이터 패킹이 어떻게 달성될 수도 있는지를 도시하는 제 2 시그널링 타이밍도이다.

상세한 설명

도 1a는 사용자 (105) 가 데스크톱 컴퓨터 (120) 에 양자 모두가 커플링된 메인 디스플레이 유닛 (110) 및 보조 디스플레이 유닛 (150) 을 채용하는 예시적인 멀티-디스플레이 컴퓨터 시스템 (100) 의 블록도이다.

본 예에 구체성을 추가하기 위해, 제 1 예에서, 사용자 (105) 는 컴퓨터 (120) 내에서 실행하는 스프레드시트 프로그램을 갖는 금융 분석가라고 가정된다. 메인 디스플레이 유닛 (110) 은 상세한 스프레드시트 (121) 의 하나 이상의 탭들이 디스플레이된 유한한 사이즈의 제 1 디스플레이 영역 (111) 을 갖는다. 스프레드시트 (121) 의 특정한 섹션을 검토할 시에, 사용자 (105) 는 새로운 윈도우에서 개별적으로 디스플레이되는 스프레드시트 (121) 의 일 특정한 서브섹션에 속하는 결과들의 파이 차트 (또는 다른 포커싱된) 해석 (123) 을 보기를 원한다고 판정한다. 불행히도, 메인 모니터의 유한한 디스플레이 (111) 는, 사용자 (105) 가 보기를 원하는 확대된 포커싱된 뷰 (123) 및 사용자가 뷰를 상실하기를 원하지 않는 이미 디스플레이된 스프레드시트 (121) 양자 모두를 수용하기에 불충분하다. 적절한 온-스크린 아이콘 (122) 위에서 사용자의 마우스 (140) 를 클릭함으로써, 사용자 (105) 는 컴퓨터 (120) 에게 보조 디스플레이 유닛 (150) 의 디스플레이 영역 (151) 에서 확장된 파이 차트 뷰 (123) 를 디스플레이하도록 명령한다. 이는 사용자 (105) 로 하여금 스프레드시트 (121) 및 확장된 파이 차트 뷰 (123) 를 동시에 뷰잉하게 허용할 것이다.

사용자의 커맨드들에 응답하여, 컴퓨터 (120) 는 보조 이미지 (123) 에 대한 원하는 그래픽스 데이터를 생성하고, 그 이미지 데이터를 보조 비디오 포트를 통해 포트의 케이블 (156) 을 따라 보조 디스플레이 유닛 (150) 으로 송신한다. 보조 디스플레이 유닛 (150) 은 보조 디스플레이 유닛 (150) 의 디스플레이 영역 (151) 에서 확장된 파이 차트 뷰 (123) 를 디스플레이함으로써 수신된 비디오 데이터 (156) 에 응답한다. 결과로서, 사용자 (105) 는 메인 디스플레이 유닛 (110) 상에 디스플레이되는 바와 같은 스프레드시트 (121) 의 세부사항들을 검토하는 것을 계속하면서, 동시에, 보조 디스플레이 유닛 (150) 상에 디스플레이되는 그래픽 보조 결과들 (123) 을 검토할 수 있다.

그러나, 사용자 (105) 가 메인 디스플레이 유닛 (110) 상에 디스플레이되는 대형 스프레드시트 (121) 를 유지하기를 원하면서, 동시에, 또 다른 보조 모니터들 상에서 123 과 같은 더 많은 확장된 뷰들을 뷰잉하기를 원하는 경우에, 문제가 발생한다. 먼저, 종래의 컴퓨터 (120) 상의 비디오 출력 포트들의 수는 일반적으로 2 개 이하로 제한된다. 컴퓨터 (120) 가 데스크톱 유닛인 경우에, 메인 비디오 케이블 (126) 의 잭이 플러그되는 메인 비디오 포트 플러그, 및 보조 비디오 케이블 (156) 의 잭이 플러그되는 단 하나의 보조 비디오 포트 플러그가 존재할 것이다. 플러그-앤-플레이 검출 회로는 보조 모니터 (150) 의 선택적인 부착을 검출하고, (예컨대, 보조 모니터 상에서 디스플레이될 그래픽스에 대한 DRAM 메모리 영역을 예비함으로써) 컴퓨터 내부 소프트웨어를 자동으로 구성하여 보조 모니터 (150) 와 상호작용한다.

다른 경우 (미도시) 에서, 사용자의 컴퓨터 (120) 및 키보드 (130) 및 메인 디스플레이 유닛 (110) 은 랩톱 컴퓨터의 통합 부분들이다. 그러한 경우에서, 메인 비디오 포트 (126) 는 일반적으로 사용자 액세스에 대해 이용가능하지 않고, 랩톱 내에서 내부적으로만 제공되면서 하나의 보조 비디오 커넥터 (156) 만이 보조 디스플레이 유닛 (150) 을 선택적으로 부착하기 위해 제공된다. 따라서, 그러한 랩톱 컴퓨터 또는 더 작은 컴퓨터들 상에서 이용가능한 제한된 커넥터 공간 때문에, 추가적인 디스플레이 모니터들을 지원하기 위한 추가적인 병렬 비디오 포트들을 추가하는 것은 현실적이지 않다. 또한, 각각의 추가적인 비디오 출력 포트 (126, 156) 를 지원하기 위한 회로는 비교적 고가이다. 따라서, 사용자 (105) 가 추가의 비디오 출력 포트들을 항상 사용하지 않을 경우에 추가의 비디오 출력 포트들을 계속 추가하는 것은 일반적으로 비현실적이다. (105 가 아닌) 몇몇 컴퓨터 사용자들은 보조 디스플레이 유닛 (150) 을 절대로 또는 거의 사용하지 않을 것이다. 따라서, 그러한 덜 세련된 사용자들에 대해, 절대로 사용되지 않을 것이고 단지 공간을 소비하며 시스템에 불필요한 비용을 추가하는 다수의 비디오 출력 포트들을 제공하는 것은 경제적으로 비현실적이다.

또 다른 경우 (미도시) 에서, 컴퓨터 사용자 (105) 는, 자신들의 고유의 모니터들 또는 자신들의 고유의 랩톱 컴퓨터들을 갖는 다수 (예컨대, 20 명) 의 회의 참석자들과 함께 회의 테이블에 앉아 있으며, 예시된 컴퓨터 사용자 (105) 는 그의 모니터들 (110, 150) 상에 나타나는 이미지들 (111 및 151) 중 하나가 테이블 주위에 앉아 있는 모든 회의 참석자들 (예컨대, 20 명의 회의 참석자들 (미도시)) 의 개별적인 모니터들 또는 랩톱 컴퓨터들 상에 동시에 나타나기를 원한다. 과거에는, 그렇게 할 수 있는 효율적인 방법이 없었으며 대신에, 사용자 (105) 는 대규모 광 프로젝터를 사용하여 모든 회의 참석자들이 한번에 보기를 바라는 이미지를 대형 공통 스크린 (예컨대, 반사형 무비 프로젝터 스크린) 상에 프로젝트할 것이다. 그러나, 그러한 대규모 광 프로젝터가 그룹에 의한 사용에 대해 용이하게 이용가능하지 않는 경우들이 존재하며, 따라서 그 경우들은 프레젠테이션하는 사용자 (105) 가 다수의 회의 참석자들 (예컨대, 테이블 주위에 앉아있는 20 명의 회의 참석자들 (미도시)) 과 공유하기를 원하는 이미지들 (예컨대, 111, 151) 의 공유되는 용이한 뷰잉의 이익이 없이 진행되어야만 한다.

도 1b를 참조하면, VESA 디스플레이 포트 인터페이스를 채용하는 시스템 (180) 이 도시된다. VESA 프로토콜에 따르면, 컴퓨터 (120') 는 VESA 디스플레이 포트 표준 인터페이스 플러그 (127) 에 커플링하는 VESA 디스플레이 포트 소스 회로 또는 소스 칩 (125) 을 포함한다. VESA-VESA 커넥터 케이블 (명시적으로 도시되지 않음) 은 제 1 VESA 디스플레이 포트 인터페이스 플러그 (127) 로부터 제 2의 유사한 VESA 포트 인터페이스 플러그 (157) 에 커플링하며, 후자의 인터페이스 플러그 (157) 는 보조 디스플레이 유닛 (150') 내에 제공되는 VESA-DP 데이터 싱킹 칩 또는 회로 (155) 에 접속한다 (156').

VESA DP 프로토콜 1.1 에 따르면, 다음의 핀아웃들이 소스-측 VESA 디스플레이 포트 외부 인터페이스 플러그 (127) 상에서 요구된다.

핀 번호	핀 이름	세부사항들
핀 1	ML_Lane 0(p)	레인 0 에 대한 '트루' 신호
핀 2	GND	접지
핀 3	ML_Lane 0(n)	레인 0 에 대한 '콤플리먼트' 신호
핀 4	ML_Lane 1(p)	레인 1 에 대한 '트루' 신호
핀 5	GND	접지
핀 6	ML_Lane 1(n)	레인 1 에 대한 '콤플리먼트' 신호
핀 7	ML_Lane 2(p)	레인 2 에 대한 '트루' 신호
핀 8	GND	접지
핀 9	ML_Lane 2(n)	레인 2 에 대한 '콤플리먼트' 신호
핀 10	ML_Lane 3(p)	레인 3 에 대한 '트루' 신호
핀 11	GND	접지
핀 12	ML_Lane 3(n)	레인 3 에 대한 '콤플리먼트' 신호
핀 13	GND	접지
핀 14	GND	접지
핀 15	AUX_CH(p)	보조 채널에 대한 '트루' 신호
핀 16	GND	접지
핀 17	AUX_CH(n)	보조 채널에 대한 '콤플리먼트' 신호
핀 18	Hot Plug	핫 플러그 검출 (HPD)
핀 19	DP_PWR Return	전력 리턴
핀 20	DP_PWR	커넥터 케이블에 대한 전력 커넥터

상기 표 1 은 소스-측 커넥터 (127) 에 대한 핀아웃을 나타낸다는 것이 주의되어야 한다. 싱크-측 커넥터 (157) 핀아웃은 순서대로 예비된 레인들 0 내지 3 을 가질 것이며, 즉 레인 3 이 핀들 1 및 3 상에 있을 것이고 레인 0 이 핀들 10 및 12 상에 있을 것이다.

도 2는 본 발명의 개시에 따른 비디오 신호 생성 및 디스플레이 시스템 (200) 의 블록도이다. 유사한 참조 부호들 및 "200" 대의 시리즈의 번호들은 도 2의 엘리먼트들에 대해 사용되며, 그 엘리먼트들은 도 1b에서의 유사한 부호들 및 "100" 시리즈의 참조 번호들에 의해 표현된 엘리먼트들에 대응하지만 그 엘리먼트들과 반드시 동일할 필요는 없다. 따라서, 도 2에서 발견되는 모든 엘리먼트들의 소개 설명은 여기서 생략되며 차이점들만이 설명된다.

하나의 비디오-싱크 커넥터 (157) 만이 제공된 도 1b의 보조 모니터 (150) 와 다르게, 도 2의 보조 모니터 (250) 에는 2 개의 VESA-DP 호환가능한 커넥터들이 제공되며: 이들은 비디오 싱킹 및 수신 커넥터 (257) 및 비디오 출력 및 중계 커넥터 (259) 이다. 또한, 보조 모니터 (250) 내에 제공되고 모니터 (250) 의 VESA-DP 호환가능한 커넥터들 (257 및 259) 사이에 개재된 것은 제 1 VESA-DP 호환가능한 송수신기 회로 (또는 모놀리식 집적 회로) (255) 이다. VDP-호환가능한 송수신기 회로/칩 (255) 은 (예컨대, 도 1b의 155 와 같은) 종래의 VESA-DP 싱크 회로로서 제 1 모드에서 동작하도록 동적으로 프로그래밍 가능하다. 그러나, VDP-호환가능한 송수신기 회로/칩 (255) 은, 송수신기 회로/칩 (255) 에 의해 수신된 비디오 데이터 스트림을 (비디오 출력 및 중계 커넥터 (259) 를 통해) 제 2 보조 모니터 (260) 로 중계하는 중계기로서 제 2 모드에서 대신에 동작하도록 동적으로 프로그래밍 가능하다. 완전하게 도시되지는 않았지만, 제 1 송수신기 회로/칩 (255) 이 포트들 (255a, 255b, 및 255c) 을 갖는 3 개의 포트 데이터 라우터로서 동작하는 것이 이해되어야 한다. 제 1 송수신기 회로/칩은 제 1 송수신기 회로/칩의 제 1 포트 (255a) 를 통해 입력 비디오 데이터의 멀티-레인 VDP-호환가능한 스트림을 수신하고, 제 1 송수신기 회로/칩은 제 1 송수신기 회로/칩에 어드레싱된 입력 비디오 데이터를 선택적으로 역직렬화 (deserialize) 하고, 제 1 송수신기 회로/칩은 수신된 비디오 및 역직렬화된 비디오 데이터가 연관된 모니터 (250) 상의 디스플레이를 위해 (예컨대, 합성 RGB 비디오 신호들로서) 제 1 송수신기 회로/칩의 제 2 포트 (255b) 에 출력되게 하며, 또한, 제 1 송수신기 회로/칩은 넥스트-인-체인 VDP-호환가능한 송수신기 회로/칩 (265) 의 대응하는 제 1 VDP-호환가능한 수신 포트 (265a) 에 제 1 송수신기 회로/칩의 제 3 포트 (255c) 를 통해 (포트 (255a) 로부터) 수신된 비디오 데이터 출력을 중계하며, 넥스트-인-체인 VDP-호환가능한 송수신기 회로/칩은, 넥스트-인-체인 송수신기 회로/칩 (265) 이 그 넥스트-인-체인 송수신기 회로/칩 (265) 에 대해 특정하게 타게팅된 비디오 데이터에 응답하기 위해 상이하게 프로그래밍될 수도 있음에도 255 와 유사하게 구성된다. 당연히, 넥스트-인-체인 송수신기 회로/칩 (265) 이 커넥션 (268) 등을 통해 또 넥스트-인-체인 송수신기 회로/칩 (미도시) 에 더 커플링될 수도 있다는 것이 이해된다.

또한, 도 2에 대하여, (확대경 부호 (264) 에 의해 배치가 표시된) 각각의 3-포트 VDP-호환가능한 송수신기 회로/칩 (255, 265 등) 이 각각의 3-포트 VDP-호환가능한 송수신기 회로/칩의 각각의 디스플레이 유닛 (250, 260 등) 내부에 탑재된 예시된 구성은 본 개시의 필수 조건은 아니라는 것이 이해되어야만 한다. 각각의 3-포트 VDP-호환가능한 송수신기 회로/칩 (255, 265 등) 은, 예컨대 3 개의 커넥터들 중 적어도 2 개가 각각 (257 와 같은) VESA-DP 호환가능한 비디오 싱킹 및 수신 커넥터 및 (259 와 같은) VESA-DP 호환가능한 비디오 출력 및 중계 커넥터인 3 개의 커넥터 정션 박스 (미도시) 내부와 같은 다른 곳에 대신에 탑재될 수도 있다. 정션 박스 (미도시) 상의 제 3 커넥터는 연관된 로컬 모니터 (250) 와 호환가능한 것일 수도 있고, VESA-DP 호환가능한 비디오 출력 커넥터일 수도 있거나 또는 그렇지 않을 수도 있다. 예컨대, 정션 박스 (미도시) 상의 제 3 커넥터는 RGB 비디오 복합 출력 커넥터일 수도 있다.

또한, 도 2에 대하여, 예시된 버스들 및/또는 케이블들 (226, 256, 258, 266, 268) 은 도시된 바와 정확히 나타나지 않을 수도 있다는 것이 이해되어야만 한다. 개략적인 표현은 개략도가 덜 축약된 형태로 도시된 경우에 나타날 모든 5 개의 VESA-DP 커넥터들을 상세히 도시하는 필요성을 회피하기 위해 주로 약칭으로 제공된다. 컴퓨터 (220) 상에 적어도 하나의 VESA-DP 소스 커넥터 (227) 가 존재하고; 제 1 모니터 유닛 (250) 상에 적어도 하나의 VESA-DP 싱크-및-중계 커넥터 (257) 및 적어도 하나의 VESA-DP 소스-및-중계 커넥터 (259) 가 존재하며; 제 2 모니터 유닛 (260) 상에 적어도 하나의 VESA-DP 싱크-및-중계 커넥터 (267) 및 (268 에 의해 표현된) 적어도 하나의 VESA-DP 소스-및-중계 커넥터가 존재하는 것이 이해되어야만 한다. 따라서, 커넥터들 (227 및 257) 사이에 하나의 VESA-DP 호환가능한 케이블 (226 에서 256) 이 존재한다. 커넥터들 (259 및 267) 사이에 제 2 VESA-DP 호환가능한 케이블 (258 에서 266) 이 존재한다. 제 2 모니터 (260) 로부터 데이지 체인에서의 추가의 신호 수신 및/또는 중계 디바이스로 선택적으로 확장할 수도 있는 제 3 VESA-DP 호환가능한 케이블 (268) 이 존재한다. 259 및 268 과 같은 각각의 소스-및-중계 커넥터는, 사용자들에 의해 적절하다고 여겨지는 바에 따라 데이지 체인이 확장되거나 또는 단축될 수도 있도록 핫-플러그 검출 (HPD) 을 지원한다. 일 실시형태에서, 254 개 만큼의 모니터들이 이러한 방식으로 서로 데이지 체인 스타일로 접속될 수도 있다. (더 일반적으로, 예컨대 5 개 이상의 모니터들과 같은 임의의 비교적 다수의 모니터들이 동시에 지원될 수 있다. MDID 필드가 8 비트 길이인 경우에, 예컨대 2 개 이상의 어드레스들과 같은 이 어드레스 공간의 일부가 특수한 사용들에 대해 예비될 수도 있음에도 최대는 256 이다.)

도 3은 본 개시에 따른 시스템 (300) 에서 더 상세한 모습을 제공한다. 시스템 (300) 은, 도시된 바와 같이, 데이지-체인 방식으로 접속된, VESA-DP 호환가능한 비디오 출력 회로/칩 (325) (소스 디바이스) 및 2 개의 VESA-DP 호환가능한 비디오 송수신 회로들/칩들 (355 및 365) (싱크 디바이스들) 을 포함한다. 각각의 VDP-호환가능한 송수신 회로/칩 (355 또는 365) 은 각각의 VDP-호환가능한 송수신 회로/칩 내에 4 개의 직렬 비디오 데이터 수신 유닛들 (351a 내지 354a 또는 351b 내지 354b), 및 각각의 VDP-호환가능한 송수신 회로/칩 내에 하나의 보조 제어 데이터 송수신 유닛 (355a 또는 355b) 을 갖는다. 4 개의 직렬 비디오 데이터 수신 유닛들 (351a 내지 354a) (또는 351b 내지 354b) 각각은 직렬 링크들 (341 내지 344) (또는 391 내지 394) 의 각각을 통해 직렬화된 레인 데이터를 수신하고, 수신된 레인 데이터를 내부 데이터 프로세싱 유닛 (369a 또는 369b) 에 포워딩할 뿐만 아니라 수신된 레인 데이터를 대응하는 피드포워드 버퍼들/증폭기 (361a 내지 364a 또는 361b 내지 364b) 에 중계한다. 명시적으로 도시되어 있지 않지만, 내부 데이터 프로세싱 유닛이 이하 설명되는 MDID 삽입 플래그 및 MDID 신호 (도 5a의 515 및 520 참조) 를 포함하는 특정 제어 신호들에 응답할 수 있도록, 버퍼들/증폭기들 (361a 내지 364a 또는 361b 내지 364b) 이 내부 데이터 프로세싱 유닛 (369a 또는 369b) 에 대해 약간의 데이터 지연 버퍼링을 제공할 수도 있다는 것이 이해되어야만 한다.

각각의 내부 데이터 프로세싱 유닛 (예컨대, 369a, 369b) 은, 특히, 각각의 4 개의 직렬 데이터 링크들 (341 내지 344 또는 391 내지 394) 을 통해 수신된 직렬화된 비디오 데이터를 자동으로 역직렬화하여, 패킹된 비디오 데이터를 언패킹하고, 역직렬화된 언패킹된 비디오 데이터를 로컬 디스플레이 모니터에 의해 사용가능한 포맷으로 로컬 인터커넥트 버스 (370A) (또는 370B) 를 따라 연관된 로컬 디스플레이 모니터 (250' 또는 260') 로 포워딩하도록 프로그래밍 가능하다. 비디오 데이터를 연관된 로컬 디스플레이 모니터에 그렇게 라우팅하는 경우에, 내부 프로세서 (예컨대, 369a, 369b) 는, 수직 버스 (370A) (또는 370B) 를 따라 로컬 출력 포트 (도 2의 255b 또는 265b) 로 그리고 그로부터 로컬 디스플레이 모니터로의 출력을 위한 합성 비디오 신호를 형성하기 위해, 복수의 레인들 (사전-정렬된 레인들) 로부터의 데이터를 결합 및/또는 인터믹싱함으로써 데이터를 언패킹할 수도 있다. 도 4에서 도시된 일 실시형태에서, 직렬 데이터 링크 레인들 0 내지 4 는 인접한 비디오 픽셀들 또는 서브픽셀들을 반송하고, 내부 프로세서 (예컨대, 369a 또는 369b) 는 크로스-레인 분배된 픽셀들/서브픽셀들을 로컬 디스플레이 모니터 (예컨대, 250' 또는 260') 에 의한 디스플레이를 위해 포매팅된 합성 비디오 스트림으로 언패킹한다.

로컬 디스플레이 모니터 (예컨대, 250' 또는 260') 에 의한 선택적인 디스플레이를 위해 패스-스루 레인 데이터가 선택적으로 선택되는 것과 동시에, 피드포워드 버퍼들/증폭기들 (361a 내지 364a 또는 361b 내지 364b) 은, 넥스트-인-체인 직렬 비디오 데이터 수신 유닛 (예컨대, 365) 에 의한 수신을 위해 물리 인터페이스 송신기들 (381a 내지 384a) 을 통해 그리고 4 개의 직렬 데이터 링크들 (예컨대, 391 내지 394 의 다음의 세트를 따라, 데이터의 동일한 4 개의 레인들을 출력한다. 피드포워드 버퍼들/증폭기들 (361a 내지 364a 또는 361b 내지 364b) 이 이하 더 상세히 설명될 바와 같은 클럭 디스큐잉 및 레인 정렬 기능들을 제공하기 위한 변수 지연 모듈들을 포함할 수도 있다는 것이 이해되어야만 한다. 내부 데이터 프로세스들이 매칭하는 MDID 값들을 검출하고, 연관된 비디오 버스트 데이터 (예컨대, 도 5a의 530) 및/또는 연관된 오디오 버스트 데이터 (예컨대, 도 5a의 522) 및/또는 연관된 2차 데이터 버스트 (예컨대, 도 5b의 580 의 카피를 선택하기 위한 시간을 갖도록, 피드포워드 버퍼들/증폭기들 (361a 내지 364a 또는 361b 내지 364b) 은 내부 데이터 프로세서들 (도 5a의 시간 지연들 (T1 및 T2) 참조) 에 대한 신호 지연 지원을 제공할 수도 있다.

송수신 회로들/칩들 (355 및 365) 의 보조 제어 데이터 송수신 유닛들 (355a 또는 355b) 각각은 칩 내의 각각의 싱크-측 폴리시-메이커 유닛 (365a 또는 365b) 에 커플링하며, 각각의 싱크-측 폴리시-메이커 유닛 (365a 또는 365b) 은 칩의 로컬 수직 버스 (370A 또는 370B) 를 통해 내부 데이터 프로세서 (369a 또는 369b) 에 선택적으로 커플링한다.

VDP-호환가능한 송수신기 칩들 (355, 365) 의 각각은 디스플레이 포트 구성 데이터 (DPCP) 레지스터들 및 EDID (Extended Display Identification Data) 레지스터들의 로컬 세트를 포함한다. 더 구체적으로, 로컬 모니터, 즉 모니터 (250') 의 로컬 디스플레이 포트 구성 데이터는 대응하는 VESA-DP 호환가능한 비디오 송수신 회로/칩 (예컨대, 355) 의 폴리시 메이커 (365a) 내부의 로컬 (싱크-측) DPCP 레지스터들 (365c) 및 로컬 EDID 레지스터들 (365d) 내에 저장된다. 로컬 프로그래밍은 로컬 모니터 (예컨대, 250') 의 제조자의 책임이다. VESA-DP 분야의 당업자에 의해 이해되는 바와 같이, VESA-호환가능한 EDID 데이터는, 제조자, 메이크 및 모델 뿐만 아니라, 재구성가능한 피쳐들 (예컨대, 현재의 스크린 해상도) 에 대한 허용된 범위들 및 각각에 대한 디폴트 값들과 같은 로컬 모니터의 물리 속성들을 표시한다. VESA-호환가능한 DPCP 데이터는 모니터의 현재의 재구성가능한 구성을 표시한다. 유사하게, 제 2 VESA-DP 호환가능한 비디오 송수신 회로/칩 (365) 의 폴리시 메이커 (365b) 는, 로컬 모니터 (260') 에 대응하는 정보로 프로그래밍된 로컬 DPCD 레지스터들 (365e) 및 로컬 EDID 레지스터들 (365f) 의 로컬 모니터의 고유의 로컬하게 프로그래밍된 세트를 포함한다.

시스템 리부트 또는 리셋 또는 모니터의 검출된 핫 플러그 동안에, 로컬 DPCD 데이터 (예컨대, 365c, 365e) 및 EDID 데이터 (예컨대 365d, 365f) 는 로컬 폴리시 메이커들 (예컨대, 365a 및 365b) 로부터 소스 회로/칩 (325) 의 카피-홀딩 메모리 영역들 (301 내지 3FE) 로 카피된다. 이들 카피-홀딩 메모리 영역들 (301 내지 3FE) 은 소스 EDID 레지스터들 및 소스 DPCD 레지스터들이라 여기서 지칭된다. 일 실시형태에서, 소스 EDID 레지스터들 데이터 및 소스 DPCD 레지스터들 데이터를 저장하는 메모리 모듈 (310) 은, 각각의 어드레스 값들 00hex 내지 0FEhex 로 그러한 레지스터 세트들의 고유한 하나들을 수용 (255) 하기에 충분히 크며, 값 0FFhex 는 유효하지 않은 소스 EDID 및 유효하지 않은 소스 DPCD 레지스터 영역을 표시하기 위해 예비된다. 각각의 255 개까지의 소스 EDID 레지스터 영역들 및 소스 DPCD 레지스터 영역들은 가상 비디오 생성기들 (331, 332 내지 33E) 의 대응하는 수에 의해 선택적으로 액세스가능하다. 각각의 가상 비디오 생성기 (예컨대, 331 내지 33E) 는 소스 EDID 레지스터들 데이터 및 소스 DPCD 레지스터들 데이터의 각각에 액세스하고, 대응하는 VESA-DP 호환가능한 비디오 데이터를 생성하기 위해 그 내부의 카피된 데이터를 사용할 수 있다. 카피된 EDID 데이터 및 카피된 DPCD 데이터는 아포스트로피된 접미사들로 나타낸다. 예컨대, 가상 유닛 (301) 에서의 DPCD' 및 EDID' 는 칩 (355) 내부의 로컬 유닛들 (365c 및 365d) 로부터 카피되었다. 가상 유닛 (302) 에서의 DPCD'' 및 EDID'' 는 칩 (365) 내부의 로컬 유닛들 (365e 및 365f) 로부터 카피되었으며, 그 이외에도 마찬가지이다. 가상 유닛 (3FE) 에서의 DPCD''' 및 EDID''' 는 또 다른 송수신기 칩 (미도시) 내부의 로컬 레지스터 유닛들로부터 카피되었을 수도 있다. 도 3에서 더 구체적으로 도시된 바와 같이, 로컬 DPCD 및 EDID 레지스터 세트들 중 첫번째 (365c, 365d) 는 송수신 회로/칩 (355) 의 폴리시 메이커 (365a) 내부에 상주한다. 로컬 DPCD 및 EDID 레지스터 세트들 중 두번째 (365e, 365f) 는 송수신 회로/칩 (365) 의 폴리시 메이커 (365b) 내부에 상주하며, 그 이외에도 마찬가지이다. 로컬 DPCD 및 EDID 레지스터 데이터가 소스 칩 (325) 으로 카피되면, 가상 비디오 생성기들 (331 내지 33E) 은 소스 칩 (325) 내의 데이터에 내부적으로 액세스할 수 있다.

가상 비디오 생성기들 (331 내지 33E) 중 하나가 대응하는 비디오 모니터로의 스트리밍을 위한 비디오 데이터 (도 5a의 530 참조) 의 각각의 버스트를 생성하는 경우에, 가상 비디오 생성기는, 직렬 링크들 (341 내지 344) 로부터 이용가능한 전체 송신 대역폭의 이점을 취하기 위해, 모든 직렬 링크 레인들 (341 내지 344) 을 통해 본질적으로 동시에 출력 버스트를 확산시킨다 (패킹한다). 일 실시형태에서, 각각의 링크는 적어도 약 초당 2.7 기가비트의 대역폭을 제공한다. 다른 실시형태에서, 각각의 링크는 예컨대 3.5 GHz 또는 5.0 GHz 또는 그 이상과 같이 2.7 GHz 보다 더 높은 대역폭을 제공한다. 비디오 출력 버스트 및 직렬 링크 레인들 (341 내지 344) 에 걸친 비디오 출력 버스트의 분배의 컬렉션은 4-레인 데이터 리패커 유닛 (340) 에 의해 수행된다. 4 개의 레인들에 걸친 소정의 가상 비디오 생성기 출력의 비디오 출력 버스트 (예컨대, 도 5a의 530) 를 리패킹하는 것에 추가하여, 데이터 리패커 유닛 (340) 은 멀티 디바이스 식별 번호 신호 또는 MDID 신호 (339) 를 직렬 레인들 (341 내지 344) 의 비트 스트림 버스트들 내에 삽입한다. 더 구체적으로 보면, 도 5a의 행 (520) 에서, 행 (514) 내에 위치된 MDID 삽입 플래그로부터 지연 (T1) 된 시점에서 4 개의 레인들의 각각에 8 비트 MDID 신호가 복제되는 것이 도시된다. MDID 신호 (339/520) 는, 연관된, 패스-스루 비디오 출력 버스터 (예컨대, 도 5a의 530) 가 대응하는 로컬 모니터 (예컨대, 250' 260') 에 의한 디스플레이에 대해 타게팅되는지를 결정하기 위해, 데이터 프로세서 유닛들 (369a, 369b 등) 에 의해 샘플링된다. 버스트가 대응하는 로컬 모니터에 대해 타게팅된 경우에, 송수신 회로/칩 (예컨대, 355, 365 등) 내의 데이터 프로세서 유닛 (예컨대, 369a, 369b 등) 은 패스-스루 데이터의 카피를 캡쳐링하고 패스-스루 비디오 출력 버스트의 캡쳐링된 카피 (버퍼링된 카피) 로부터 대응하는 로컬 합성 신호를 생성할 것이며, 데이터 프로세서 유닛은 합성 신호를 디스플레이 또는 다른 적절한 사용을 위해 연관된 로컬 모니터 (예컨대, 250', 260' 등) 로 포워딩할 것이다.

일 실시형태에서, 로컬 MDID 값 (예컨대, My_MDID) 과 패스-스루 MDID 값 (예컨대, 도 5a의 520) 의 매칭은 다음과 같은 비교적 간단한 방식으로 로컬 싱크 프로세서 (예컨대, 도 3의 369a) 에서 구현되며: 그 방식은, IF (MDID_Insert_Flag_Bit = True) AND (Passing-through_MDID = My_MDID) THEN Capture_Passing-through_Data ELSE Ignore_Passing-through_Data 이다. 이 간단한 구현으로, 변수 MDID_Insert_Flag_Bit 는 도 5a의 VBID 바이트 (515) 또는 도 5b의 VBID 바이트 (565) 의 비트 7:7 에 대응한다. Passing-through_MDID 변수는 도 5a의 행 (520) 또는 도 5b의 행 (570) 내의 바이트에 대응한다. 카피되고 (로컬 버퍼에서 캡쳐링되고) 로컬하게 프로세싱될 Passing-through_Data 는, 도 5a에서, 대응하는 4 개의 레인들의 각각 내의 오디오 블록 데이터 (522) 및 대응하는 4 개의 레인들의 각각 내의 비디오 블록 데이터 (530) 의 하나 또는 양자에 대응하며, 도 5b에서, 대응하는 4 개의 레인들의 각각 내의 2차 블록 데이터 (580) 및 대응하는 4 개의 레인들의 각각 내의 비디오 블록 데이터 (510') 의 하나 또는 양자에 대응한다.

다른 실시형태에서, 패스-스루 MDID 값 (예컨대, 도 5a의 520) 의 매칭은 로컬 MDID 값들의 임의의 미리 결정된 수와 이루어질 수 있으며: 예컨대: IF (MDID_Insert_Flag_Bit = True) AND (Current_Line_Count ≤ My_MAx_Line_Count) AND ((Passing-through_MDID = My_MDID) OR (Passing-through_MDID = 254) OR (Passing-through_MDID = 250)) THEN Capture_Passing-through_Data ELSE Ignore_Passing-through_Data 이다. 여기서 (예컨대, 도 5a의 행 (520) 내의) Passing-through_MDID 바이트가 254, 250 및 My_MDID 의 로컬하게 세팅된 값들 (또는 핫 플러그-인 이후에 소스 디바이스에 의해 세팅됨) 중 임의의 하나에 매칭하는 경우에 캡쳐가 발생하며, 마지막 것은 통상적으로 다른 2 개와 상이하다. My_MAx_Line_Count 값은 로컬 모니터 상에 하나의 프레임에 의해 디스플레이될 수 있는 비디오 라인들의 최대수를 정의하고, Current_Line_Count 변수는 현재의 프레임에 대해 이미 누산된 라인들의 수의 카운트를 유지한다. 그러한 경우에, 소스 디바이스는 공통 비디오 또는 다른 데이터를 복수의 데이지 체인 접속된 모니터들에 동시에 멀티캐스트할 수 있고, 그에 의해 데이지 체인에 대해 이용가능한 제한된 대역폭의 더 효율적인 사용을 할 수 있다. 통상적으로, 멀티캐스트된 비디오 데이터는 전체 디스플레이되는 픽쳐 내의 픽쳐 밴드를 형성하기 위한 비디오 라인들의 연속하는 세트로서 프레젠테이션될 것이다. 일 실시형태에서, 그러한 동작은 멀티-카메라 보안 시스템의 중앙 비디오 디스플레잉 스테이션에서의 용도를 발견한다. 각각의 모니터는 그 각각의 모니터의 최상부 밴드 상에 시간 및 현재의 데이터를 디스플레이하도록 요구된다. 따라서, 소스 디바이스는 글로벌하게 공유된 MDID 값, 즉 상기 예의 254 값 하에서 이 데이터를 멀티캐스트한다. 그 후, 각각의 모니터는 디스플레이되는 이미지의 다음의 더 낮은 픽쳐 밴드에서 카메라의 일반적인 빌딩 위치 (즉 "파킹 개라지 (garage) 레벨 3") 를 디스플레이하도록 요구된다. 따라서, 소스 디바이스는 서브세트-공유된 MDID 값, 즉 상기 예의 250 값 하에서 이 데이터를 멀티캐스트한다. 마지막으로 각각의 데이터는 디스플레이되는 이미지의 다음의 더 낮은 픽쳐 밴드에서 그 카메라로부터의 연관된 라이브 비디오 및 특정 카메라 수를 디스플레이하도록 요구된다. 따라서, 소스 디바이스는 그 하나의 카메라에 할당된 특정 고유하게 할당된 로컬 식별 번호, 즉 My_MDID 하에서 이 데이터를 유니캐스트한다. 이는 단지 일례일 뿐이다. 다른 예는 스프레드시트의 행들이 데이지 체인 접속된 모니터들의 복수의 것들에 걸쳐 디스플레이되고, 행들 중 하나의 밴드가 모든 모니터들 또는 모니터들 중 2 개의 서브세트에 공통인 경우일 수도 있다.

도 3을 참조하면, 일 실시형태에서, 가상 비디오 스트림 (331 내지 33F) 의 각각은, 멀티태스킹 그래픽스 프로세서 유닛 (GPU; 330a) 및 연관된 비디오 SRAM 메모리 블록 (예컨대, 330b) 에 의해 시간 공유된 멀티태스킹 기초로 구현된다. 비디오 SRAM 메모리 블록 (예컨대, 330b) 은 버스 (320) 에 의해 호스트 컴퓨터 (220') 로부터 원 비디오 데이터를 수신한다. 대응하는 GPU 시간 슬라이스 (예컨대, 330a) 는 대응하는 소스 EDID/DPCD 레지스터 세트 (예컨대, 301) 를 참조하며, 이 레지스터 세트는 MDID 신호 (339) 에 의해 식별되며; 그 후, 대응하는 GPU 시간 슬라이스는 참조된 EDID/DPCD 데이터를 사용하여, 원 비디오 데이터를 데이터 리패커 유닛 (340) 의 보조로 직렬 링크들 (341 내지 344) 에 걸쳐 버스트로서의 출력을 위해 모니터 호환가능한 비디오 데이터로 어떻게 변환할지를 결정한다. 대응하는 소스-측, 카피된 DPCD & EDID 데이터 (301 내지 3FE) 를 저장하는 것에 추가하여, 소스 칩의 저장 유닛 (310) 은 대응하는 GPU 시간 슬라이스 (예컨대, 330a) 로 하여금 미리 정의된 프로그램들 중 원하는 프로그램들을 실행하게 하기 위한 머신 명령들을 더 저장할 수도 있다. 다르게 또는 추가적으로, GPU 실행 소프트웨어는 VDP 소스 회로 (325) 의 공유된 다른 메모리 공간 (미도시) 및/또는 호스트 컴퓨터 (220') 내에 저장될 수도 있다. 언급된 바와 같이, 호스트 컴퓨터 (220') 는 활성 모니터들 (예컨대, 250', 260') 중 하나 이상에 의해 디스플레이될 비디오 데이터를 생성기 유닛 (330) 의 각각의 VRAM 블록 영역들 (예컨대, 330b) 로 다운로드하고, 그 후, 대응하는 GPU 시간 슬라이스 (331 내지 33E) 는, 연관된 MDID 신호 (339) 에 의해 식별되는 바와 같은 연관된 DPCD & EDID 저장 영역 (예컨대, 301) 에서 제공되는 현재의 구성 정보에 따라, 다운로딩된 비디오 데이터를 인수하고 더 프로세싱하여, 프로세싱된 비디오 데이터가 목적지 모니터 (예컨대, 250' 또는 260') 의 특정 프로토콜들과 호환가능하게 되도록 한다. 그 후, 리패커 (340) 는 각각 프로세싱된 비디오 데이터를 직렬화하고, 모든 출력 링크들 (341 내지 344) 상에 4-레인 와이드 직렬 버스트로서 그것을 송신한다. 각각의 출력 버스트에 대한 스케줄링 (언제 어떤 모니터에 타게팅되는지) 은 소스 칩 폴리시 메이커 유닛 (335) 에 의해 핸들링된다. 모든 링크들 (341 내지 344) 이 비디오 데이터 버스트를 출력하기 위해 활성일 필요가 없다는 것은 본 개시의 의도 내에 있다. 링크들 중 하나가 중단되는 경우에, 리패커 (340) 는 4 개의 레인들이 아닌 3 개의 레인들로만 행하려고 시도할 수도 있다. 수신 모니터(들)의 대응하는 대역폭 또는 해상도는 그러한 경우에는 약화되어야 할 수도 있다. 다르게는, 4-레인 와이드 버스트 모드로부터 3-레인 와이드 버스트 모드로의 감소 (또는, 3-레인 와이드 버스트 모드로 다운) 는, 데이지 체인 상의 모니터들이 고 해상도 모니터들이 아닌 저 해상도인 경우들에서 전력 소비를 감소시키기 위해 수행될 수도 있고, 따라서 최대 송신 대역폭이 요구되지 않는다.

또한, 도 3의 예가, 출력 버스트들이 현재의 VESA-DP 프로토콜 요구조건들과 대강 콤포팅 (comport) 하면서 (도 5a의 515 및 520에서 예외들 참조), 소스 칩 (325) 으로부터 다운스트림 송신 회로들/칩들 (355, 365 등) 로 그리고 그 회로들/칩들을 통해 데이지 체인 방식으로 비디오 데이터를 직렬로 버스팅하기 위한 4 개의 직렬 레인들의 동시의 사용을 도시하고 있지만, 동시에 사용되는 직렬 레인들의 수를 변경하고, 칩들 (325, 355, 및 365) 의 각각 내의 더 많은 수 (예컨대, 6, 8, 10 등) 의 비디오 스트리밍 레인들, 또는 시스템 설계자들에 의해 적절하다고 여겨질 수도 있는 바에 따라 더 적은 수 (예컨대, 단 3 개) 의 비디오 스트리밍 레인들을 제공하는 것은 본 개시의 의도 내에 있다. 예컨대, 소스 칩 (325) 은 예시된 4-레인 패커 (340) 대신에 팔 (8) 레인 와이드 리패커를 포함하도록 설계될 수도 있다. 그러한 8-레인 리패커 (미도시) 는 비디오 데이터의 버스트 출력을 위한 4 개의 레인들 각각의 2 개의 VESA 디스플레이 포트를 동시에 지원하는 것 (또는, 8-레인 포트 프로토콜을 완전히 지원하는 것) 이 가능할 수도 있다. 동시에, 다수의 가능한 타겟들 사이에서 구별하기에 충분히 넓은 패킷 어드레싱 수단 및 MDID 어드레싱 수단을 갖지만, 싱크 측 송수신기 칩들 (355 내지 365) 은 수신된 버스트 데이터의 4 개의 레인들 각각을 지원하기에 충분한 회로만을 포함하는 것을 계속할 수도 있다. 그러한 다른 경우에서, 소스 칩은 각각 4 개의 레인들 넓이인 2 개의 데이지 체인들을 구동시킬 것이다. (패킷 어드레싱 수단의 의미는 도 4의 AUX CHAN 패킷 (450) 의 목적지 ID 필드 (452) 가 설명되는 경우에 이하 더 명료하게 될 것이다). 또한, 도 3이 멀티태스킹 GPU (330a) 의 타임 슬라이스 아웃을 가능하게 사용하는 것으로 각각의 가상 비디오 스트림 생성기 (예컨대, 331) 를 도시하는 경우에도, 각각의 비디오 스트림 생성기 (예컨대, 331, 332 등) 로 하여금 각각의 비디오 스트림 생성기의 고유의 전용된 GPU 및 각각의 비디오 스트림 생성기의 고유의 전용된 VRAM 블록을 갖게 허용하는 것은 본 개시의 의도 내에 있다. 공유되거나 또는 전용된 비디오 데이터 프로세싱 리소스들은 범용 GPU들 (예컨대, ASIC 스타일 비디오 프로세서 회로들) 이외의 것들일 수도 있으며, 비디오 데이터 저장 리소스들은 SRAM 스타일 비디오 메모리 (예컨대, 비디오 스피드 DRAM 메모리) 이외의 것들일 수도 있다.

리부트 또는 리셋 또는 재구성 동안에, 더 다운스트림의 제 2 로컬 모니터 (260') 의 존재 및 데이지 체인 내의 제 2 로컬 모니터의 VDP 송수신기 칩 (365) 의 존재는, 제 1 VDP 송수신기 칩 (355) 내의 폴리시 메이커 (365a) 로 핫 플러그 검출 라인 (396) 에 의해 시그널링된다. VDP 프로토콜에 따르면, HPD 라인 (346) 은 미리 결정된 시간 (예컨대, 2 ms 이상) 동안 로우로 토글링하고, 그 후 일반적으로, 3 개의 이벤트들, 즉 핫 플러그-인 이벤트, 핫 언-플러그 이벤트, 및 싱크 디바이스에 의한 인터럽트 요청 (IRQ) 중 임의의 하나를 시그널링하기 위해 하이로 돌아간다. 부트-업 동안에, 제 1 VDP 송수신기 칩 (355) 은 HPD 라인을 토글링함으로써 데이지 체인 상의 제 1 VDP 송수신기 칩의 존재를 시그널링한다. 유사하게, 제 2 VDP 송수신기 칩 (365) 은 HPD 라인 (396) 을 토글링함으로써 데이지 체인 상의 제 2 VDP 송수신기 칩의 존재를 시그널링한다. 응답하여, 제 1 VDP 송수신기 칩 (355) 은, HPD 라인 (346) 을 다시 토글링함으로써, 토글링된 신호를 업스트림으로 VDP 소스 칩 (325) 내의 소스 폴리시 메이커 (335) 에 자동으로 중계한다. 핫-플러그 용어가 암시하는 바와 같이, 각각의 추가적인 VDP 송수신기 칩 (예컨대, 365 이후의 세번째 것) 은, 데이지 체인의 다운스트림 종단에 핫-플러그 접속될 수도 있거나, 또는 데이지 체인으로부터 언플러그될 수도 있으며, 토글 신호가 소스 디바이스 (325) 상의 HPD 입력 라인 (346) 에 도달할 때까지, VDP 송수신기 칩들 내의 다음의 업스트림의 VDP 송수신기 칩을 통해 로컬 핫 플러그 검출 라인 (HPD) 의 각각의 토글링의 중계에 의해, 데이지 체인의 파워업되고 활성인 멤버 또는 언플러그된 디바이스로서 각각의 추가적인 VDP 송수신기 칩의 추가된 존재를 시그널링할 수도 있다. 그 후, HPD 입력 라인 (346) 의 그러한 토글링들에 응답하여, 소스 디바이스 (325) 는 다운스트림 VDP 송수신기 칩들의 어드레싱된 하나 (도 4의 목적지 필드 (452) 참조) 에 중계하기 위해 보조 채널 라인들 (AUX CH) (345) 을 통해 상태 질의 패킷들 (도 4의 450 참조) 을 전송한다. 새로운 VDP 송수신기 칩이 핫 플러깅에 의해 데이지 체인에 추가된 경우에, 새로운 VDP 송수신기 칩은, 정보가 소스 폴리시 메이커 (335) 에 도착할 때까지 보조 채널 라인들을 통해 업스트림으로 중계되는 응답 패킷 (도 4의 460 참조) 에서 새로운 VDP 송수신기 칩의 로컬 DPCD (예컨대, 365e) 및 로컬 EDID (예컨대, 365f) 를 리턴함으로써 상태 질의에 응답할 것이다. 예시된 소스 칩 (325) 은 데이지 체인 접속 스타일로 소스 칩에 커플링된 최대 255 개의 VDP 송수신기 칩들을 가질 수 있으며, 255 개의 VDP 송수신기 칩들 (미도시) 은 255 개의 고유의 MDID 값들 중 각각을 소비한다. 도 3의 예시된 예 (300) 에서, 활성화되고 데이지 체인 접속 스타일로 소스 칩 (325) 에 커플링된 2 개의 VDP 송수신기 칩들만이 존재한다. 제 1 VDP 송수신기 칩 (355) 은 타임 슬라이스들의 제 1 세트 동안에 소스 직렬 링크 레인들 0 내지 4 를 소비하고, 제 2 VDP 송수신기 칩 (365) 은 교번하는 제 2 타임 슬라이스들 동안에 동일한 소스 직렬 링크 레인들 0 내지 4 를 소비한다. 송수신기 칩 (355) 에 할당된 슬라이스된 시간의 양 대 송수신기 칩 (365) 에 할당된 슬라이스된 시간의 양은 대응하는 로컬 모니터들 (250' 및 260') 의 현재의 해상도 필요들에 기초하여 변화될 수도 있다.

DPCD 데이터 및 EDID 데이터의 상술된 카핑 및 중계를 지원하기 위해, 특정 보충 변화들이 이하 설명되는 바와 같이 표준 VESA 디스플레이 포트 사양에 이루어져야 한다.

2.1 보충 디스플레이 포트 구성 데이터 ( DPCD ) 레지스터들

VESA-DP 1.1 사양은 미래의 확장을 위해 사용되지 않고 예비되는 다른 것들을 남기면서 특정 제어 레지스터 어드레스들의 기능을 정의한다. 예비된 레지스터 공간 사이에서, 어드레스들은 어드레스들 00300(hex) 내지 00303(h) 및 00400(hex) 내지 00411(h) 이며, 이는 본 개시가, 위에서 인용된 (그리고 여기에 통합된) Jechan Kim 에 의해 2008년 1월 15일자로 출원된 미국 특허 출원 제 12/014,341 호 및 여기서 양자 설명되는 비디오 데이터 데이지 체이닝 동작들을 지원하도록 적응시키기 위해 제안한다. 이들 레지스터 어드레스들의 몇몇은, 각각의 레인이 독립적으로 동작될 수도 있는 미국 특허 출원 제 12/014,341 호에 따른 구현들에 대해서만 사용된다는 것을 주의하며, 이들 레지스터 어드레스들의 몇몇이, 데이지 체인닝된 비디오 데이터가 모든 4 개의 레인들 (또는, 하나의 레인이 예컨대 다운인 경우에 더 적은 수의 레인들) 에 걸쳐 패킹된 버스트로서 전송되고 이들 레지스터 어드레스들의 몇몇은 구현들 양자에 의해 공유되는 본 출원에 따른 구현들에 대해서만 사용된다. 특정 어드레스들이 당연히 변할 수도 있다. 예비된 어드레스 할당에 대한 본 제안이, 여기서 제안된 레지스터 어드레스들이 적절하게 충돌을 회피하기 위해 변경될 수 있다는 점에서 산업 채택되거나 또는 다른 할당과 충돌한다. 일 실시형태에서, 미국 특허 출원 제 12/014,341 및 본 출원 양자의 선택적인 데이지 체인 인에이블링 피쳐들을 지원하기 위해, 다음의 새로운 DPDC 레지스터 정의들이 변형된 소스 디바이스 (325) 의 소스 특정 DPCD 필드들 (301 내지 3FE) 뿐만 아니라 송수신기 유닛들 (355, 365) 의 싱크-측 특정 DPCD 필드들 (365c, 365e) 에서 사용된다.

표 2: 추가된 DPCD 소스-특정 필드들

소스 특정 필드들
00300h	OUI 7:0 (조직화된 유닛 식별의 처음 8 비트)	판독/기록
00301h	OUI 15:8	판독/기록
00302h	OUI 23:16	판독/기록
00303h	DAISY_CHAIN_SUPPORT_0 비트 1:0 = DAISY_CHAIN_SUPPORT 모드들 00 = 확장된 AUX_CH 신택스를 지원하지 않지만, 종래의 VESA-DP 모드를 대신 유지한다. 01 = 미국 특허 출원 제 12/014,341 호에 따른 데이지 체인에 대한 확장된 AUX_CH 신택스를 지원한다 (공간적으로 멀티플렉싱된 레인들). 10 = 여기서 개시된 와이드-파이프 MDID 타게팅 기법에 따른 데이지 체인에 대한 확장된 AUX_CH 신택스를 지원한다. 11 = 예비됨 비트 7:2 = 예비됨. 모두 0들로 판독. ** 이 레지스터는 미국 특허 출원 제 12/014,341 호 및 본 출원에 의해 사용된다.	판독/기록

표 3: 추가된 DPCD 싱크 특정 필드들

소스 특정 필드들
00400h	OUI 7:0 (VDP 송수신기 유닛에 대한 조직화된 유닛 식별의 처음 8 비트)	판독/기록
00401h	OUI 15:8	판독/기록
00402h	OUI 23:16	판독/기록
00403h	비트 1:0 = (싱크 디바이스들에서) DAISY_CHAIN_SUPPORT 모드들 00 = 확장된 AUX_CH 신택스를 지원하지 않지만, 종래의 VESA-DP 모드를 대신 유지한다. 01 = 미국 특허 출원 제 12/014,341 호에 따른 데이지 체인에 대한 확장된 AUX_CH 신택스를 지원한다 (공간적으로 멀티플렉싱된 레인들). 10 = 여기서 개시된 와이드-파이프 MDID 타게팅 기법에 따른 데이지 체인에 대한 확장된 AUX_CH 신택스를 지원한다. 11 = 예비됨 비트 3:2 = 예비됨. 모두 0들로 판독. 이 레지스터의 상기 비트 3:0 은 미국 특허 출원 제 12/014,341 호 및 본 출원에 의해 사용된다. 비트 5:4 = 이 SINK_DEVICE_ID 00 = sink id 0 01 = sink id 1 10 = sink id 2 11 = sink id 3 이 레지스터의 상기 비트 5:4 는 미국 특허 출원 제 12/014,341 호의 공간 레인 멀티플렉싱 모드에 싱크 디바이스가 있는 경우에 언급된 바와 같이 사용된다. 비트 7:6 = 예비됨. 모두 0들로 판독. ** 이 레지스터는 상기 나타낸 바와 같이 미국 특허 출원 제 12/014,341 호 및 본 출원 양자에 의해 사용된다.	판독/기록
00404h	DAISY_CHAIN_SUPPORT_1 (독립적인 레인들) 비트 3:0 = IN_ACTIVE_LANES 각각의 비트는 각각의 레인 ID 에 대응한다. 예컨대, 0011h 는 레인 0 및 1 이 인입 비디오를 수신하기 위해 활성이라는 것을 의미한다. 비트 7:4 = OUT_ACTIVE_LANES 각각의 비트는 더 다운스트림으로 중계되는 비디오 데이터에 대한 각각의 레인 ID 이다. 예컨대, 0011h 는 레인 0 및 1 이 활성이라는 것을 의미한다. ** 이 레지스터는 미국 특허 출원 제 12/014,341 호에 의해 사용되지만, 본 출원에 의해 모두 0들로서 남겨진다.	판독/기록
00405h - 0040Fh	예비됨: 모두 0들로서 판독	판독
00410h	DAISY_CHAIN_SUPPORT_2 (버스트-패킹된 레인들) 비트 7:0 = MDID ** 이 레지스터는 본 출원에 따라 사용되지만, 미국 특허 출원 제 12/014,341 호에 따라 구성된 구현에 의해 모두 0들로서 남겨진다.	판독/기록
00411h	DAISY_CHAIN_SUPPORT_3 (버스트-패킹된 레인들) 비트 3:0 = IN_ACTIVE_LANES 각각의 비트는 각각의 레인 ID 에 대응한다. 예컨대, 0111h 는 0, 1, 및 2 가 인입 비디오를 수신하기 위해 활성이며, 레인 3 이 비활성 (예컨대, 파워 다운) 인 동안에 그것을 중계한다는 것을 의미한다. 비트 7:4 = OUT_ACTIVE_LANES 각각의 비트는 더 다운스트림으로 중계되는 비디오 버스트 데이터에 대한 각각의 레인 ID 에 대응한다. 예컨대, 0111h 는 레인들 0, 1, 및 2 가 인입 비디오를 수신하기 위해 활성이며, 레인 3 이 비활성 (예컨대, 파워 다운) 인 동안에 그것을 중계한다는 것을 의미한다. 통상적으로, 비트 7:4 는 1111h 로 세팅될 것이고, 비트 3:0 도 또한 1111h 로 세팅될 것이다. ** 이 레지스터는 본 출원에 따라 사용되지만, 미국 특허 출원 제 12/014,341 호에 따라 구성된 구현에 의해 0들로서 남겨진다.	판독/기록

추가적인 설명들

DAISY _ CHAIN _ SUPPORT 모드들 : DPCD 00303h 및 00403h 의 비트 1:0

(0303h 또는 0403h 에서의 레지스터들 내의) 이 2 비트 사용자 프로그래밍 가능한 필드는 각각의 소스 또는 싱크 디바이스의 데이지 체인 지원 능력이 턴온될지 또는 턴오프될지를 표시하고, 미국 특허 출원 제 12/014,341 호의 공간 멀티플렉싱 기법이 사용되거나 또는 시간-멀티플렉싱되고 있는 경우에, 여기서 개시된 MDID 타게팅된 기법이 사용되고 있다. 소스 디바이스의 2 비트 필드가 로직 '10' 으로 세팅되는 경우에, 데이터가 순방향 중계 방식으로 데이지 체인으로 송신되는 매칭 MDID 식별들을 갖는 다운스트림 싱크 디바이스들에 의해 선택될 수 있는 비디오 및 2차 데이터를 포함하고, 예컨대 소정의 시간 동안 모든 4 개의 레인들 (341 내지 344) 을 점유하는 각각의 비디오 버스트를 갖는 소스 유닛 (예컨대, 325) 외부로 다운스트림으로 향하는 (MDID 필드가 8 비트 길이로 제공되면) 255 개의 독립 및 시간 인터레이스된 디스플레이 포트 비디오 데이터 버스트들까지 지원할 수 있는 모드로 대응하는 소스 디바이스 (예컨대, 325) 가 스위칭된다. 또한, 소스 디바이스 (예컨대, 325) 는 이하의 섹션 2.2 에서 설명되는 것들과 같은 확장된 AUX_CH 트랜잭션들을 지원하기 위해 이 모드로 스위칭된다.

DPCD 어드레스들 00403h 의 비트 1:0 가 싱크-측 디바이스에서 로직 '10' 으로 세팅되는 경우에, 이하 설명되는 확장된 AUX_CH 트랜잭션들을 사용하는 시간 인터레이스된 디스플레이 포트 비디오 데이터의 싱크-회로 부분을 지원하는 모드로 싱크 디바이스가 스위칭된다.

SINK _ DEVICE _ ID : DPCD 위치 00403h 의 비트 5:4

이 레지스터는 미국 특허 출원 제 12/014,341 호에 따른 구현들에 의해 사용되지만, 이 출원의 버스트-모드 시간 멀티플렉싱 기법 (MDID 기법) 이 활성인 경우에 모두 0들로서 남겨진다. 상세히 설명될 바와 같이, 데이지 체인 지원 모드가 턴온되는 경우에, 보조 채널 메시지들은 목적지 표시자들을 갖는 패킷들로서 전송된다. 예컨대, 소스 유닛 (425) 에 의해 출력되는 패킷의 구조가 450 으로 도시되고, 응답 싱크 디바이스에 의해 출력되는 응답 패킷의 구조가 460 으로 도시되는 도 4를 참조한다. 미국 특허 출원 제 12/014,341 호에 따른 구현들에 대해, 싱크-측 디바이스 (예컨대, 455, 465, 또는 475) 내의 DPCD 위치 00403h 의 비트 5:4 는 정확히 0 내지 3 의 범위 내의 소정의 데이지 체인 내의 싱크 디바이스 식별을 정의한다. 체인에서 최대 4 개의 고유한 싱크-측 디바이스들이 허용되는 경우에서, id 값은 포괄적으로 0 내지 3 의 범위 내에 있다. 미국 특허 출원 제 12/014,341 호에 따른 실시형태가 사용되는 경우에, 이 싱크 디바이스 ID 필드는 싱크-측 디바이스에 의해, 싱크-측 디바이스가 AUX_CH 채널 (445) 을 통해 소스 디바이스 (예컨대, 425) 에 의해 이슈된 트랜잭션 요청 패킷 (450) 에 응답해야하는지를 결정하기 위해 사용될 수도 있다. 그러한 경우, 즉 싱크 디바이스가 응답을 행하는 경우에서 ID 값들의 매치를 검출할 때에, 싱크 디바이스는 싱크 디바이스의 로컬 DPCD 레지스터들의 위치 00403h 내에 저장된 싱크 디바이스 ID 값을 응답 패킷 (460) 의 ID 필드 (462) 로 카피한다. 응답 패킷 (460) 은, 어떤 수의 인터브닝 송수신기 디바이스들 (예컨대, 455, 465, 475) 이 데이지 체인 상에 존재하는 것에 의해 AUX_CH 채널 (445) 을 통해 요청-이슈 소스 디바이스 (예컨대, 425) 로 중계된다.

SINK _ DEVICE _ ID : DPCD 위치 00410h 의 비트 7:0

이 레지스터는 본 출원에 따른 MDID-키잉된 구현들에 의해 사용되지만, 미국 특허 출원 제 12/014,341 호에 따른 구성들에 의해 모두 0들로서 남겨진다. 여기서 상세히 설명될 바와 같이, 255 개까지의 개별적인 송수신 회로들/칩들 (455 내지 475 등) 은 상이한 8 비트 MDID 식별 값이 할당되는 각각, 또는 선택적으로 동일한 MDID 값을 공유하는 이들 중 하나 이상으로 지원될 수도 있다.

DPCD 위치 00404h 의 IN _ ACTIVE _ LANES 및 OUT _ ACTIVE _ LANES: 이 레지스터는 미국 특허 출원 제 12/014,341 호에 따른 구현들에 의해 사용되지만, 본 출원의 MDID-키잉된 기법에 따른 실시형태들에 의해 모두 0들로 남겨진다. 각각의 싱크-측 디바이스 (예컨대, 455, 465, 또는 475) 의 DPCD 위치 00404h 내에 저장된 데이터는, 싱크-측 디바이스의 독립적인 인그레스 레인들 중 어떤 것이 활성이고 독립적인 이그레스 레인들 중 어떤 것이 활성인지를 정의한다. 일 실시형태에서, 인그레스-이그레스 레인 매핑 (그러한 매핑은 미국 특허 출원 제 12/014,341 호에서 개시된다) 은 활성인 인그레스 레인들 및 활성인 이그레스 레인들의 수에 기초하여 정의된다. 예로써, 도 4에서, 싱크 디바이스 (465(B)) 는 싱크 디바이스의 인그레스 레인들 중 처음 3 개가 활성이고 싱크 디바이스의 이그레스 레인들 중 처음 단 2 개만이 활성인 것을 표시하도록 프로그래밍될 수도 있다. 결과로서, 레인당 비디오 스트림들은 미국 특허 출원 제 12/014,341 호의 매핑 기법들에 따른 디바이스 (465(b)) 를 통해 라우팅된다 (리매핑된다).

DPCD 위치 00411h 의 IN _ ACTIVE _ LANES 및 OUT _ ACTIVE _ LANES: 이 레지스터는 본 출원에 따른 MDID-키잉된 구성들에 의해 사용되지만, 미국 특허 출원 제 12/014,341 호에 따른 구현들에 의해 모두 0들로 남겨져야 한다. 통상적으로, 이용가능한 직렬 링크들의 최대 대역폭에서 중계하는 버스트 모드 데이터에 대해 모든 4 개의 레인들이 사용되도록, 비트 7:4 는 1111h 로 세팅될 것이고, 비트 3:0 은 또한 1111h 로 세팅될 것이다. 그러나, 직렬 링크가 불완전하게 될 수도 있는 것, 또는 시스템 설계자들이 하나의 레인을 선택적으로 셧다운함으로써 전력 소비를 선택적으로 감소시키기를 원할 수도 있는 것은 본 개시의 의도 내에 있다. 따라서, 이 레지스터는 몇몇 실시형태들에서의 레인들의 선택적인 비활성화를 허용한다. 예컨대, 제어 비트들의 각각의 쿼테트에 대한 0111h 의 세팅은 레인들 0, 1, 및 2 가 비디오 데이터를 수신/출력하기 위해 활성이면서 레인 3 은 비활성 (예컨대, 파워 다운) 인 것을 의미할 수도 있다.

2.2 확장된 AUX _ CH 요청/응답 트랜잭션 신택스 :

도 4를 여전히 참조하면, 소스 디바이스 (425) 가, (본 개시에 따르면) 데이지 체인 내의 255 개만큼 많은 상이한 싱크 디바이스들로 (또는, 미국 특허 출원 제 12/014,341 호에 따르면 255 개만큼 많은 상이한 싱크 디바이스들로) 상이한 비디오 스트림들을 전송할 수 있으므로, 표준 VESA-DP AUX_CH 핸드쉐이킹 프로토콜은, 보충 확장된 모드가 활성인 경우에 출력 트랜잭션 요청들 (450) 내에 목적지 식별 바이트 (452) 를 포함시키도록 (삽입하도록) 변형된다. 그러한 변형된 패킷 (450) 은 도 4에서 도시된다. 일 실시형태에서, 목적지 바이트 (452) 의 모든 8 비트는, 대응하는 MDID 값을 목적지 바이트 (452) 로 카피함으로써 트랜잭션 요청 패킷 (450) 에 응답할 타게팅된 싱크 디바이스를 식별하기 위해 사용된다. 트랜잭션 요청 신호의 나머지는 표준 VESA-DP AUX_CH 핸드쉐이킹에서와 동일하게 남는다. 바이트 (451) 는 송신 동기화 필드이고, 클럭 복원 뿐만 아니라 트랜잭션 요청 신호의 시작을 시그널링하기 위해 사용된다. 일 실시형태에서, 각각의 송수신기 디바이스 (455, 465, 475) 에는 고유한 동기화 심볼이 할당되지만, 레인 0 (441) 상에서 사용되는 동기화 심볼 (451) 만이 모든 송수신기 디바이스들 (예컨대, 455, 465, 475 등) 이 이들의 로컬 클럭들을 동기화시킬 레퍼런스 클럭 신호를 생성하기 위해 사용된다. 그 후, 레퍼런스 클럭 신호는 복수의 직렬 링킹 레인들 중 함께 패킹된 직렬 링킹 레인들 상의 비디오 신호들을 시간 방식 정렬시키기 위해 사용된다.

확장된 트랜잭션 신호 (450) 의 바이트 (453) 는 그 바이트 (453) 의 최하위 비트 3:0 내에 코딩된 커맨드를 포함하고, 그 바이트 (453) 의 상위 절반 내에 타겟 어드레스 비트 19:16 를 포함한다. 필드 (454) 는 2 바이트 길이이고, 필드 (454) 의 상위 및 하위 절반들 내에 각각의 타겟 어드레스 비트 15:8 및 0:7 을 포함시킨다. 길이 바이트 (456) 의 비트 7:0 은 페이로드 길이를 특정한다. 페이로드 데이터는 필드 (457) 내에서 보유되고, 패킷의 종료 또는 중지 바이트는 459 에서 발생한다.

응답 싱크-디바이스로부터의 대응하는 응답 패킷 (460) 에서, 하나의 바이트, 즉 sink_ID 필드 (462) 는 레인-특정 동기화 바이트 (461) 이후에 추가된다. 일 실시형태에서, sink_ID 바이트 (462) 의 모든 8 비트는, 트랜잭션 요청 패킷에 응답하는 응답 싱크 디바이스를 식별하기 위해 사용되며, sink_ID 는 싱크 디바이스에 할당된 MDID 값과 동일하다. 동일한 MDID 값이 2 개 이상의 싱크 디바이스들에 할당되는 경우에서, 모든 MDID-공유 싱크 디바이스들 대신에 응답하는 것은 MDID-공유 싱크 디바이스들 중 최대 업스트림의 책임이다. 하나 이상의 DPCD 비트가 예비될 수도 있고, MDID-공유 싱크 디바이스들 중 어느 MDID-공유 싱크 디바이스가 최대 업스트림의 MDID-공유 싱크 디바이스인지를 표시하기 위해 사용될 수도 있다.

3.0 소스 디바이스 요구조건들: 데이지 체인 확장 피쳐들을 지원하기 위해, 본 개시에 따른 소스 디바이스 (예컨대, 425) 는 이하 다음의 양태들을 지원하도록 설계되어야 하며: 그 양태들은, (1) (섹션 2.1 위에서 정의되는 바와 같은) 새로운 DPCD 소스 특정 필드들과 콤포팅하는 것; (2) (상술된 바와 같은) 확장된 AUX_CH 신택스 뿐만 아니라 오리지널 네이티브 VESA-DP AUX_CH 신택스를 지원하는 것; (3) 소정의 가상 또는 비가상 비디오 버스트 생성기 (예컨대, 432) 로부터 적어도 4 개의 패킹된 직렬 링크들의 버스트 출력을 지원하는 것; (4) 대응하는 255 개까지의 데이지 체인 가능한 싱크 디바이스들에 대한 255 개까지의 로컬 EDID 및 DPCD 레지스터 세트들 (도 3의 365c, 365d 참조) 을 자신에게 카피할 수 있거나, 또는 응답하여 관리할 수 있는 것; 및 (5) 이하 설명되는 바와 같이 확장된 AUX_CH 트랜잭션들을 핸들링하기 위한 프로그래밍 가능한 타이머를 포함시키는 것.

4.0 싱크 디바이스 요구조건들: 여기서 설명되는 데이지 체인 피쳐들을 지원하기 위해, 일 실시형태에서, 각각의 싱크 디바이스 (예컨대, 455) 는 다음의 열거된 양태들을 지원할 수 있어야 하며, 그 양태들은, (1) 수동으로 확립된 사양들 (예컨대, 로컬 모니터 상의 회전식 또는 패널 버튼) 에 응답하거나 또는 자동으로 (예컨대, 사전-로딩된 EDID 데이터에 응답하여), 미리 결정된 MDID 값에 매칭하는 싱크 디바이스 id 를 세팅할 수 있는 것; (2) (상기 섹션 2.1 에서 정의된 바와 같이) 새로운 DPCD 싱크 특정 필드들과 콤포팅하는 것; (2) (상술된 바와 같은) 확장된 AUX_CH 신택스 뿐만 아니라 오리지널 네이티브 VESA-DP AUX_CH 신택스를 지원하는 것; (3) 패스-스루 디바이스로서 기능하도록 요청되고/되거나 현재의 싱크에 대해 동반된 MDID 신호 (도 5a의 520 참조) 에 의해 패스-스루 비디오 스트림들이 타게팅되는 경우에 그 패스-스루 비디오 스트림들의 픽업 및 로컬 디스플레이를 지원하도록 요청되는 경우에, 함께 패킹된 비디오 데이터의 적어도 4 개의 병렬 스트림의 패스-스루를 지원하는 것; (4) 데이지 체인을 따라 다음의 다운스트림 싱크 디바이스와 상호작용하기 위한 확장되고 네이티브인 AUX_CH 트랜잭션 생성기/프로세서를 제공하는 것; (5) 다운스트림 싱크 디바이스로부터 생성된 HPD 토글 신호들을 업스트림 싱크 디바이스들 또는 업스트림 소스 디바이스 (425) 에 중계하는 것.

5.0 트랜잭션 세부사항들

5.1 AUX _ CH 트랜잭션들

DAISY_CHAIN_SUPPORT 필드가 세팅되면, 소스 디바이스 (예컨대, 425) 는 DEST_ID 필드를 포함하는 확장된 AUX_CH 신택스를 사용하여 표준 네이티브 VESA-DP AUX_CH 신택스 대신에 트랜잭션들을 생성할 것이다. 일 실시형태에서, 순차적인 MDID 값들 (예컨대, 0, 1, 2, 3,..., 254) 은 데이지 체인을 따라 다운스트림 방향으로 순차적으로 할당되며, 다음의 프로세스가 채용된다:

스텝 1: 소스 디바이스 (예컨대, 425) 는 소스 디바이스의 AUX_CH 라인 (예컨대, 445) 로부터의 DEST_ID = 1 을 사용하여 AUX_CH 기록/판독 요청 트랜잭션을 생성 및 출력하고, 타임-아웃 값이 네이티브 AUX_CH 교환들에 대한 타이머에 의해 사용되는 값보다 더 큰 내부 응답 타임-아웃 타이머를 시작한다 (이는, 트랜잭션 요청 신호 (460) 를 타게팅된 송수신기 디바이스 (예컨대, 485) 로 다운스트림으로 중계하는데 더 많은 시간이 걸리고, 송수신기 디바이스들 중 인터브닝하는 송수신기 디바이스들을 통해 업스트림으로 응답을 중계하는데 더 많은 시간이 걸릴 수 있기 때문이다).

스텝 2: (예컨대, 싱크 ID 또는 MDID 가 0 인 455) 데이지 체인을 따른 제 1 싱크 디바이스는 이 트랜잭션 요청 패킷 (450) 을 수신하고, 패킷이 현재의 싱크 디바이스에 대해 예정되거나 또는 그 이외의 디바이스들에 대해 예정되는지를 보기 위해 DEST_ID 필드 (452) 를 체크한다. DEST_ID 는 제 1 싱크 디바이스의 id 와 상이하고, 현재의 싱크 디바이스 (예컨대, 455) 는 새로운 AUX_CH 기록/판독 트랜잭션 요청 패킷을 생성하고 출력함으로써 다운스트림으로 요청을 중계하고, 그것의 내부 타임-아웃 타이머를 시작한다.

스텝 3: 데이지 체인을 따른 다음의 싱크 디바이스 (예컨대, 싱크 ID 가 1 인 465) 는 더 업스트림의 싱크 디바이스 (455) 에 의해 출력된 트랜잭션 요청 패킷을 수신하고, 그 제 2 트랜잭션 요청 패킷 내의 DEST_ID 필드 (452) 가 그 싱크 디바이스의 id 에 매칭하는지를 보기 위해 체크한다. DEST_ID 필드가 그 싱크 디바이스의 id 에 매칭하는 경우에, 다음의 싱크 디바이스 (예컨대, 465) 는 그것의 대응하는 로컬 DPCD 레지스터의 커맨드된 기록 또는 판독을 수행하고, 응답 싱크 디바이스 (예컨대, 465) 의 DEST_ID 와 동일하게 세팅된 Sink_ID 필드 (462) 를 갖는 AUX CH 체인을 따라 업스트림으로 AUX_CH 응답 트랜잭션 패킷 (460) 을 전송한다.

스텝 4: 다음의 업스트림 싱크 디바이스 (예컨대, 455) 는 응답 싱크 디바이스 (예컨대, 465) 로부터 응답 트랜잭션 패킷을 수신하고, 그것의 내부 타임아웃 타이머를 중지시키는 것과 동시에 스텝 3 을 반복한다. 그 후, 업스트림 싱크 디바이스 (예컨대, 싱크 ID 0 을 갖는 455) 는, 그것의 내부 타임아웃 타이머를 유사하게 중지시키면서 소스 디바이스 (425) 에 응답 트랜잭션을 포워딩한다.

스텝 5: 소스 디바이스 (425) 는 중계된 응답 트랜잭션 패킷 (460) 을 수신하고, 그것의 내부 타임아웃 타이머를 응답하여 중지시킨다. 그 후, 소스 디바이스는, 대응하는 내부 GPU (예컨대, 431 내지 434) 에 의한 사용 및/또는 호스트 컴퓨터 (예컨대, 도 3의 220') 로의 업로드를 위해 소스 디바이스 내의 적절한 DPCD/EDID 저장 메모리 영역 (예컨대, 411 내지 414) 으로 수신된 데이터 (467) 를 중계할 수도 있다.

5.2 핫 플러그 검출

5.2.1 단일의 소스 디바이스 및 단일의 싱크 디바이스: 이 경우에서, HDP 검출 프로세스는, 예컨대 도 4의 HDP 라인 (446) 상에서 HDP 라인 토글이 직접적으로 검출되는 네이티브 VESA-DP HPD 프로세스와 동일하다.

5.2.2 단일의 소스 디바이스 및 2 개의 싱크 디바이스들: 이 경우에서, 다음의 HDP 토글 중계 프로세스가 수행된다.

스텝 0: 2 개의 인-체인 싱크 디바이스들의 SINK_DEVICE_ID들은 패널 버튼을 통해 수동으로 또는 EDID 를 통해 자동으로 상이한 값들로 세팅되어야 한다. 또한, DAISY_CHAIN_SUPPORT 필드가 '1' 로 세팅되어야 한다.

스텝 1: 핫 플러그 트루 이벤트가 HDP 라인 토글로 인한 소스 디바이스에서의 부트업 이후에 최초로 검출될 시에, 소스 디바이스 (425) 는, HDP 토글이 데이지 체인 상의 최대 업스트림의 싱크 디바이스 (예컨대, 싱크 0) 로부터 발원되었다고, 그렇지 않았더라도, 가정하고, 소스 디바이스 (425) 는 네이티브 AUX_CH 트랜잭션 신택스를 사용하여, 싱크 0 의 수신기 능력 필드들 (DPCD 00000h 내지 0000Bh), 그것의 싱크/링크 상태 필드 (DPCD 00200h 내지 00205h), 및 그것의 싱크 특정 필드들 (DPCD 00400h 내지 00411h) 을 응답하여 판독한다.

스텝 2: 트루 DAISY_CHAIN_SUPPORT 비트 ("10" = DPCP 00403h 의 비트 1:0 내의 여기서 개시된 와이드-파이프 MDID 타게팅에 따른 데이지 체인에 대한 확장된 AUX_CH 신택스 지원) 가 소스 디바이스 (425) 에 의해 다운스트림 로컬 DPCD 레지스터들 (예컨대, 365c) 에서 검출되는 경우에, 소스 디바이스는, 먼저 네이티브 AUX_CH 트랜잭션 프로세스를 사용하면서 소스 특정 필드 (DPCD 00303h) 의 비트 1:0 을 '10' 으로 세팅한다. 그 후, 소스 디바이스 및 싱크 디바이스 양자 모두는 여기서 개시된 와이드-파이프 MDID 타게팅 기법에 대한 이들의 각각의 확장된 AUX_CH 트랜잭션 기능들을 인에이블한다. 이 포인트 이후에, 트랜잭션 요청 신호들 (450) 내에 DEST_ID 필드 (452) 를 포함시키는 확장된 AUX_CH 트랜잭션 신택스를 사용하여, 모든 AUC_CH 트랜잭션들이 행해진다.

스텝 3: 소스 디바이스는, 트랜잭션 요청 신호 내의 DEST_ID 필드 (452) 의 사용을 또한 포함하는 12C-오버-ext AUX_CH 트랜잭션을 사용하여 새롭게 추가된 (핫 플러그인된) 싱크 디바이스의 EDID 를 판독한다.

스텝 4: 소스 디바이스는 (현재는 455 뿐이지만, 추후에는 465 등이 포함될) 핫 플러그 검출된 새로운 싱크 디바이스들에 대한 링크 트레이닝을 개시한다. 이 링크 트레이닝은 함께 패킹된 레인들 (통상적으로, 모든 4 개의 레인들) 과 에러 레이트 클리어링의 정렬을 포함할 것이다. 레인 정렬의 목적을 위해, 각각의 송수신기 디바이스는, 각각의 레인들의 케이블들이 상이한 길이들로 이루어지는 경우에도 동일한 로컬 모니터의 비디오 정보를 반송하는 레인들 사이의 타이밍 스큐가 최소화되도록, 각각의 비디오 레인과 연관된 지연을 정밀 튜닝하기 위한 변수 신호 지연 수단 (명시적으로 도시되지 않음) 을 포함한다. 함께 패킹된 레인들은 하나의 비디오 프레임의 비디오 스트림 데이터를 반송하는 레인들이며, 타이밍 스큐가 허용가능한 톨러런스들 이내로 감소되지 않는 경우에 타이밍 스큐는 비디오 모니터 상에서 현저한 왜곡을 초래할 수도 있다.

스텝 5: 모든 활성 레인들에 대해 레인 정렬이 완료되면, 소스 디바이스 (425) 는, 데이지 체인에서 여태까지 발견된 핫 플러그 검출된 싱크 디바이스들로의 그것의 활성 메인 링크들의 구성 부분으로서 정렬된 레인들을 활성화시킨다. 표준 VDP 프로토콜에 따르면, 활성 메인 링크들을 정의하는 레인들의 수는 1 개, 2 개, 또는 4 개일 수 있지만 3 개는 아니다. 그러나, 본 개시는 이 표준에 한정될 필요가 없으며, 임의의 적절한 수의 활성 레인들이 소정의 소스 디바이스의 현재의 메인 링크들 내의 활성 레인들로서 포함될 수 있다는 것이 본 개시의 의도 내에 있다.

스텝 6: 현재의 더 업스트림의 데이지 체인 디바이스 (예컨대, 455) 는, 소스와 제 1 인-체인 싱크 디바이스 (싱크 0) 사이에서의 노멀 네이티브 모드의 구현 동안에, 다음의 다운스트림 디바이스 (예컨대, 465) 로부터 핫 플러그 이벤트를 검출하며, 싱크 0 디바이스는, 그것 (싱크 0 디바이스) 과 다음의 다운스트림 싱크 디바이스 (465) 사이의 확장된 AUX_CH 접속을 인에이블하기 위해, 그것이 소스 디바이스인 것처럼 상기 스텝들 1 및 2 를 반복한다.

스텝 7: 스텝 6 이후에, 싱크 0 디바이스는 HDP 라인 (446) 상의 소스 디바이스에 대해 추가적인 핫 플러그 이벤트 (2 ms 이상 동안 HDP 라인 트랜잭션들을 0 으로 하고 다시 1 로 돌아간다) 를 생성한다.

스텝 8: 스텝 7 에 응답하여, 소스 디바이스는 상기 스텝 1 을 반복한다. 싱크/링크 상태 필드들이, 레인들이 성공적으로 정렬되었다고 표시하는 것과 같이, 모두 오케이인 경우에, 소스 디바이스 (425) 는 DEST_ID = 1 을 갖는 확장된 AUX_CH 트랜잭션 요청 (450) 을 이슈하고, 싱크 1 디바이스에 대해 스텝 2 를 반복한다.

스텝 9: 싱크 1 (465) 의 싱크/링크 상태 필드들이 오케이가 아닌 경우에, 소스 디바이스 (425) 는, 새롭게 추가된 싱크 1 디바이스 (465) 로 확장하기 위해 그것의 메인 링크들 (활성 직렬 링크들) 을 재-개시하기 위한 시도로 스텝 4 를 반복한다.

스텝 10: 레인 정렬이 행해지면, 소스 디바이스는 소스 디바이스와 싱크 1 디바이스 사이의 메인 링크들을 활성화시키며, 이들 활성화된 메인 링크들은 싱크 디바이스 0 을 패스-스루한다. (예컨대, 도 4의 디바이스 (455) 를 통한 패스스루, 및 디바이스 (465) 에서의 패스-스루된 4-레인 와이드 데이터 버스트들의 후속적인 캡쳐를 나타내는 검은 화살표들 참조한다. 도 4의 디바이스 (475) 에서 나타낸 패스스루 검은 화살표들은, MDID 값이 매칭되는 경우에 버스트 캡쳐링 디바이스 (465) 가 다른 다운스트림 싱크 디바이스들에 의한 가능한 캡쳐를 위해 데이지 체인을 따라 다운스트림으로 캡쳐링된 데이터 버스트를 또한 포워딩하는 것을 표시한다).

5.2.3 단일의 소스 디바이스 및 2 개보다 더 많은 싱크 디바이스들 : 단일의 소스 디바이스 (425) 및 2 개보다 더 많은 온-체인 싱크 디바이스들 (예컨대, 도 4의 455, 465, 475) 의 경우에서, 다음의 HDP 중계 프로세스가 수행된다.

스텝 0: 모든 싱크 디바이스들의 SINK_DEVICE_ID들은 패널 버튼을 통해 수동으로 또는 EDID 프로세싱을 통해 자동으로 세팅되어야 한다. 또한, DAISY_CHAIN_SUPPORT 필드가 '10' 으로 세팅되어야 한다.

스텝 1: 소스 디바이스는, 싱크 디바이스들 사이의 모든 메인 링크들이 활성화될 때까지 상기 섹션 5.1.2 의 스텝들 1 내지 5 를 반복한다.

스텝 2: HDP 토클이 소스 디바이스 (425) 로 중계되고, 그 소스가 이전의 인-체인 디바이스들 중 하나 이상의 로컬 DPCD 및 EDID 레지스터들 (예컨대, 365e, 365f) 이 판독될 수 없기 때문에 그 이전의 인-체인 디바이스들 중 하나 이상이 더 이상 인-체인이 아니라는 것을 발견하기 때문에, 소스 디바이스 (425) 에서 핫 플러그 이벤트가 검출되는 경우에, 소스는 모든 나머지 다운스트림 메인 링크들이 재정렬되고 활성화될 때까지 스텝 1 을 반복한다. 예컨대, 싱크 1 이 언플러그되고 리-플러그되는 경우에, 소스와 싱크들 1, 2, 3 등 사이의 모든 메인 링크들은 끊어질 것이다. 소스 디바이스는 모든 다운스트림 싱크 디바이스들 사이의 모든 메인 링크들이 활성화될 때까지 스텝 1 을 반복한다. 따라서, 그것의 최대 다운스트림 종단에서만이 아니라 데이지 체인을 따른 임의의 곳에서 핫 언플러그 및 리플러그가 발생할 수도 있다.

5.3 메인 링크들

표준 VDP 프로토콜에 따르면, 소정의 소스 디바이스의 활성화된 메인 링크들 세트는 데이지 체인 내의 싱크 디바이스들의 수에 따라 최대 1 개, 2 개, 또는 4 개의 레인들로서 구성될 수 있다. 그러나, 위에서 나타낸 바와 같이, 본 개시에 따르면, 활성 레인들의 수는 이 표준에 제한되지는 않지만 4 로 세팅되는 것이 바람직하고, 따라서, 다른 실시형태들에서, 소정의 소스 디바이스의 활성화된 메인 링크들 세트는, 데이지 체인 내의 모니터들의 가장 예상되는 수 (예컨대, 255 개까지) 및 가장 예상되는 비디오 해상도를 지원하는데 필요한 최대 대역폭에 따라 소정의 애플리케이션에서 적절한 경우에 활성 및 정렬된 링크들의 다른 수 및 공간 구성들로 구성될 수 있다.

도 3을 참조하면, 일 실시형태에서, 그것의 각각의 Phy Rx 유닛들 (예컨대, 351a 내지 354a) 또는 대응하는 데이터 프로세서 (369a) 내에 제공되는 신호 역직렬화기들에 추가하여, 각각의 송수신-가능한 싱크 디바이스는, 예컨대 메인 링크 비디오 및/또는 다른 버스트 데이터를 더 다운스트림의 다음의 싱크 디바이스들로 다운스트림으로 중계하기 위한 그것의 각각의 Phy Tx 유닛들 (예컨대, 381a 내지 384a) 내에 일부로서 제공되는 튜닝가능한 미세한 지연들을 갖는 4 개의 직렬 신호 증폭 버퍼들 (361a 내지 364a) 을 가질 수도 있다. 각각의 송수신 가능한 싱크 디바이스 (예컨대, 355, 365) 는, 직렬 AUX CH 데이터를 더 다운스트림 또는 더 업스트림의 송수신 가능한 싱크 디바이스로, 또는 최대 업스트림 소스 디바이스 (325) 로 양방향 중계하기 위한 보조 채널 역직렬화기들 및 직렬화기들의 2 개의 추가적인 페어들을 더 갖는다. 각각의 활성 싱크 디바이스는, 그것의 로컬하게 활성인 수의 입력 레인(들) (통상적으로 4) 을 그것의 내부 로컬 버스 (예컨대, 370A, 370B) 로 접속시키고, 그로부터 그것의 각각의 로컬 모니터 (예컨대, 250', 260') 로 접속시킨다. 도 4는 이를 행하는 디바이스 (465) 를 도시한다. 각각의 싱크 디바이스의 데이터 프로세싱 유닛 (예컨대, 369a, 369b) 은 로컬 폴리시 메이커 (예컨대, 365a, 365b) 로부터 전송된 커맨드들에 따라 동작하여, 대응하는 Phy Rx 유닛 (예컨대, 351a 내지 354a) 에 의해 수신된 모든 비디오 데이터가 공통 라우팅 버스 (예컨대, 370A) 를 통해 로컬 모니터에 커플링되는지를 결정하고, 그렇다면, 어떤 역직렬화 룰들에 따르는지를 결정한다. 예컨대, (바로 아래에 설명되는) 도 5a의 필드 (530) 의 경우에서, 연속하는 픽셀들은 라운드 로빈 방식으로 4 개의 레인들에 걸쳐 연속적으로 분배된다.

도 5a를 참조하면, 본 개시에 따른 4-레인 와이드 직렬 데이터 스트림 (501) 내에 MDID 비트 (필드들 (520)) 를 선택적으로 임베딩하기 위한 하나의 기법 (500) 이 여기서 예시된다. 일반적으로, 4 개의 레인들은 동기화되어야만 하는 것은 아니지만 도시된 바와 같이 동기화된다. 레인들이 서로 밀접하게 동기화되지 않는 경우에, 송수신기 디바이스 데이터 프로세서가 직렬로 송신되는 스트림들로부터의 비디오 또는 오디오 데이터 블록들을 어셈블링하는 것을 시작하기 이전에, 스트림들을 도시된 바와 같이 동기화되게 하기 위해 송수신기 디바이스 데이터 프로세서들 (예컨대, 369a, 369 등) 내에 적절한 데이터 버퍼링 및 직렬 스트림들 재동기화 수단이 제공되어야 한다. 도 5a의 행 (509) 에서 보이는 바와 같이, 비디오 블랭킹 기간의 종료에서 (예컨대, 수평 리트레이스 블랭킹 기간 또는 1H), VDP 정의된 BE 캐릭터 (블랭크 종료 캐릭터) 가 레인들의 각각에서 송신된다. 이어서, 미리 정의된 MDID 값을 갖는 모니터의 디스플레이 라인 수 N-1 에 대한 비디오 픽셀들이 공급된다. 데이터 블록 (510) 의 종단을 선택적으로 모두 제로 바이트 패딩하면서, 라인 수 N-1 에 대한 비디오 픽셀들의 송신이 완료되는 경우에, 4 개의 VDP BS 캐릭터들 (블랭크 시작 캐릭터들) 은 512 로 도시된 바와 같이 4 개의 레인들에 걸쳐 출력된다.

VDP 프로토콜에 따르면, 대응하는 비디오 블랭킹 식별 바이트 (VB-ID) 는 동기화된 행 (514) 에 따른 다음의 출력이며, 각각의 그러한 VB-ID 바이트의 비트 0:5 는 대응하는 ID 값을 제공한다. 비트 7:7 가 항상 제로 제로인 종래의 접근법과 다르게, 본 개시에 따르면, 비트 7:7 가 로직 '1' 인 경우에 (박스 (515) 참조), 이는 종래의 Maud 바이트 (518) 이후에 MDID 바이트가 삽입될 것을 시그널링한다. 비트 7:7 가 로직 '0' 인 경우에, 선택적인 MDID 바이트 (520) 가 삽입되지 않고, 오디오 데이터 블록 (522) 이 종래의 VDP 프로토콜당 각각의 레인 내의 Maud 바이트 (518) 에 바로 뒤따른다. VB-ID 바이트 (514) 내의 MDID 삽입 플래그 (비트 7:7) 의 배치는 선택적인 MDID 바이트 (520) 가 나타나기 이전에 VB-ID 바이트 (514) 를 프로세싱하기 위한 T1 의 시간 지연을 송수신기 디바이스 프로세서 (예컨대, 369a) 에 제공한다. 선택적인 MDID 바이트 (520) 내의 식별 값이 로컬 모니터의 디스플레이 모니터 ID 값에 매칭하는 경우에, 송수신기 디바이스 프로세서 (예컨대, 369a) 는 프로세싱하고 그것의 로컬 모니터 (예컨대, 250') 에 포워딩하기 위해 후속하는 오디오 (522) 및 비디오 (530) 직렬 데이터를 그것의 로컬 버퍼로 카피한다. MDID 바이트 (520) 가 로컬 모니터의 디스플레이 모니터 ID 값 (또는 로컬 모니터를 포함하는 멀티캐스트 그룹 값) 에 매칭하지 않는 경우에, 송수신기 디바이스 프로세서 (예컨대, 369a) 는 패스-스루 오디오 (522) 및 비디오 (530) 직렬 데이터를 무시한다. 도 5a의 행 (529) 에서 보이는 바와 같이, 비디오 블랭킹 기간 (예컨대, 수평 리트레이스 블랭킹 기간 또는 1H) 의 종료에서, VDP 정의된 BE 캐릭터 (블랭크 종료 캐릭터) 는 레인들의 각각에 다시 송신된다. 이어서, 행 (520) 의 MDID 신호에 의해 정의된 미리 정의된 MDID 값을 갖는 모니터 (또는 모니터들의 멀티캐스트 그룹) 의 디스플레이 라인 수 N 에 대한 비디오 픽셀들이 공급된다. 데이터 블록 (530) 의 종단을 선택적으로 모두 제로 바이트 패딩하면서, 라인 수 N 에 대한 비디오 픽셀들의 송신이 완료되는 경우에, 4 개의 VDP BS 캐릭터들 (블랭크 시작 캐릭터들) 은 532 로 도시된 바와 같이 4 개의 레인들에 걸쳐 다시 출력된다. 그 후, 프로세스는 4 개의 직렬 송신 레인들에 걸쳐 나타나는 514 와 유사한 다른 행으로 반복할 수도 있다.

도 5b를 참조하면, 유사한 기법 (550) 이 대응하는 MDID 값을 갖는 제 2 데이터를 로직 연관시키는데 사용될 수도 있다. 행 (564) 의 VB-ID 바이트의 각각의 비트 7:7 가 로직 '1' 로 세팅되는 경우에, MDID 바이트가 선택적으로 행 (570) 에서 삽입된다. 그렇지 않은 경우에, 선택적인 MDID 바이트 행 (570) 은 레인들 0 내지 3 (551) 의 직렬 송신 스트림들에서 나타나지 않는다. 매칭 MDID 값들을 갖는 송수신기 디바이스 프로세서들 (예컨대, 369a) 에 의해 프로세싱하기 위해 타게팅된 2차 데이터는, 행 (579) 의 2차 데이터 플래그 캐릭터들의 시작 (SS) 이후에 나타나고, 행 (582) 의 2차 데이터 플래그 캐릭터들의 종료 (SE) 에서 종료한다. 행들 (579 내지 582) 은 더미 캐릭터 충진된 블록들 (572 및 584) 에 의해 수용될 수도 있고, 행 (509') 이후에, 모니터들에 대한 비디오 픽셀 데이터 (510') 가 행 (570) 의 MDID 에 매칭하는 것이 시작된다. 따라서, 2차 데이터 (580) 는 비디오 라인 데이터 (510') 와 인터레이스되고, 매칭 MDID 값을 갖는 하나 이상의 모니터들에 타게팅될 수 있다.

본 개시는 이하 청구되는 청구물의 범위, 성질, 또는 사상을 제한하는 것이 아닌 예시적인 것으로서 취해져야만 한다. 여기서 설명된 엘리먼트들에 대한 균등한 기능 및/또는 구조 치환들의 사용, 여기서 설명된 커플링들에 대한 균등한 기능 커플링들의 사용, 및/또는 여기서 설명되는 스텝들에 대한 균등한 기능 스텝들의 사용을 포함하는 본 개시를 연구한 이후에, 다수의 변형들 및 변화들이 당업자에게 명백하게 될 것이다. 그러한 가공의 변화들은 여기서 의도된 것의 범위 내에서 고려되어야만 한다. 또한, 복수의 예들이 특정 수단 또는 스텝들에 대해 제공되고, 그러한 주어진 예들 사이 및/또는 그러한 주어진 예들을 넘어서는 추정이 본 개시의 관점에서 자명한 경우에, 본 개시는 적어도 그러한 추정들을 효과적으로 개시하고 따라서 커버하는 것으로서 간주되어야만 한다.

예로써, 본 개시에 따른 소스 디바이스 (예컨대, 도 3의 325) 및/또는 송수신기 디바이스 (예컨대, 도 3의 355) 의 구성이, 다양한 비디오 스트림 생성기들 (예컨대, 331 내지 33E) 의 활성화 또는 비활성화를 선택적으로 제어하고/하거나 원하는대로 각각의 송수신기 디바이스의 로컬 데이터 프로세싱 디바이스들 (예컨대, 369a, 369b) 의 각각에 의한 직렬로 수신된 비트의 매핑을 선택적으로 제어하기 위해, 컴퓨터 (예컨대, 도 3의 220') 또는 다른 외부 명령 디바이스의 사용을 포함할 수 있다. 컴퓨터-판독가능 매체 (미도시) 또는 (하드 디스크, 콤팩트 디스크, 플래시 메모리 스틱, 네트워크 등을 통해 제조된 명령 신호들의 다운로딩을 포함하지만 이에 한정되지 않는) 소프트웨어 제품 또는 머신-명령 수단의 다른 형태가 원하는 경우에 그러한 선택적인 활성화 및 비활성화 프로세스들을 수행하도록 명령가능한 머신 (예컨대, 220') 에게 명령하는데 사용될 수도 있다. 도 3의 예에 대해, 결함 레인을 셧오프하거나, 또는 업스트림 디바이스가 결함 레인을 갖고 따라서 그 레인을 통해 다음의 다운스트림 디바이스로 비디오 데이터를 패스-스루하지 않는 경우에, 소정의 데이지 체인의 송수신기 디바이스들의 각각 내의 Phy Tx 유닛들 중 하나를 파워 다운시킴으로써 전력 소비를 최소화하여 총 전력 소비를 감소시키는 것이 바람직할 수도 있다. 따라서, 호스트 컴퓨터 내의 소프트웨어가 데이지 체인 형성 레인들 중 특정 하나 이상을 통해 활성 송신되지 않는 것을 그 순간에 표시하는 경우에, 호스트 컴퓨터는, 서비스들이 현재 필요하지 않은 비디오 데이터 출력 회로들의 파워 다운을 선택적으로 커맨드하여 전력을 보존할 수도 있다. 이렇게 주어지면, 명령가능한 머신 (예컨대, 220') 이 수행하고/하거나 명령가능한 머신으로 하여금 상술된 디폴트 4-레인 와이드 버스트 모드로부터 변화하는 머신-구현된 방법들을 운반하게 하도록 적응된 부수적인 소프트웨어를 제공하게 하는 것은 본 개시의 범위 내에 있다.

추가의 특허권들의 유보, 충돌들의 해결, 및 용어들의 해석

본 개시가 법적으로 발행된 이후에, 본 특허 출원의 소유자는 여기에 포함된 문자 및 도표 자료들의 타인에 의한 복제를, 그러한 복제가 본 발명의 개시를 이해하고 따라서 유용한 기술들 및 과학들을 촉진하는 한정된 목적을 위한 것이라면 허용한다. 그러나, 그 소유자가, 여기서 제공된 임의의 컴퓨터 프로그램 리스트들 또는 기술 작업들 또는 다른 작업들에서의 저작권들, 및 여기서 제공된 신조된 용어들 또는 기술 작업들과 연관될 수도 있는 상표 또는 트레이드 드레스 권리들, 및 여기에 포함된 또는 그렇지 않으면 여기서부터 도출가능한 다른 다르게 보호가능한 청구물을 포함하지만 이에 한정되지 않는 개시된 자료들과 법적으로 연관될 수도 있는 임의의 다른 권리들을 포기하지 않는다.

임의의 개시물들이 참조로 여기에 통합되고 그러한 통합된 개시물들이 본 개시와 일부 또는 전부 충돌하는 경우에, 충돌, 및/또는 더 넓은 개시, 및/또는 용어들의 더 넓은 정의의 범위까지 본 개시가 지배한다. 그러한 통합된 개시물들이 서로 일부 또는 전부 충돌하는 경우에, 충돌의 범위까지, 늦은 일자의 개시물이 지배한다.

여기서 명백히 다르게 언급되지 않는 한, 보통의 용어들은 이들의 제시들의 각각의 맥락들 내에서 이들의 대응하는 보통의 의미들을 갖고, 기술의 보통의 용어들은 관련 기술 분야들 및 여기서의 이들의 제시들의 각각의 맥락들 내의 이들의 대응하는 일반적인 의미들을 갖는다. 관련 기술들에 관한 상기 설명들은, 이들 사이의 기술들 또는 가능한 관련들이 본 개시가 가장 밀접하게 관련되는 시도의 영역들에서 당업자에게 명백하다는 어드미션 (admission) 들은 아니다.

일반적인 개념들 및 특정 실시형태들의 상기 개시가 주어지면, 추구되는 보호의 범위는 여기에 첨부된 청구의 범위에 의해 한정되어야 한다. 이슈된 청구의 범위는 35 U.S.C.§120 및/또는 35 U.S.C.§251 에 따라 출원된 것들을 포함하는 하나 이상의 추가의 출원들에 의해 개시되지만 문자로 청구되는 청구물을 청구하기 위해 출원인의 권리를 한정하는 것으로 여겨져서는 안된다.

Claims

수신된 비디오 신호들에 의해 표현되는 이미지를 디스플레이하기 위한 비디오 디스플레이 장치로서,
(a) 상기 비디오 디스플레이 장치에 의해 가능하게 디스플레이될 수도 있거나 디스플레이되지 않을 수도 있는 비디오 이미지의 적어도 일부를 표현하는 제 1의 복수의 직렬 송신된 디지털 신호들을 수신하도록 구성된 제 1 포트로서, 상기 제 1의 복수의 직렬 송신된 디지털 신호들은 대응하는 제 1 복수의 레인들을 통해 송신된, 상기 제 1 포트;
(b) 상기 비디오 이미지의 상기 적어도 일부를 또한 표현하는 제 2의 복수의 직렬 송신된 디지털 신호들을 대응하는 제 2 복수의 레인들을 통해 출력하도록 구성된 제 2 포트;
(c) 상기 제 1 포트 및 상기 제 2 포트에 커플링된 중계 회로로서, 상기 중계 회로는 상기 제 1 포트로부터 상기 제 2 포트로 상기 직렬 송신된 디지털 신호들을 중계하기 위한 패스-스루 (pass-through) 버퍼들을 포함하는, 상기 중계 회로; 및
(d) 패스-스루하는 직렬 송신된 디지털 신호들의 각각 내에 임베딩된 멀티-디바이스 식별 (multi-device identification; MDID) 에 응답하여, 상기 패스-스루하는 직렬 송신된 디지털 신호들을 선택적으로 프로세싱하는 선택적인 데이터 프로세싱 수단을 포함하는, 비디오 디스플레이 장치.
제 1 항에 있어서,
상기 제 1 포트는 VESA-디스플레이 포트 (DisplayPort) 호환가능한 제 1 인터페이스 플러그를 포함하며,
상기 제 2 포트는 VESA-디스플레이 포트 호환가능한 제 2 인터페이스 플러그를 포함하는, 비디오 디스플레이 장치.
제 2 항에 있어서,
상기 데이터 프로세싱 수단에 의해 선택적으로 프로세싱되는 상기 제 1의 복수의 직렬 송신된 디지털 신호들에 의해 표현되는 비디오 이미지의 적어도 일부를 디스플레이하기 위해 상기 선택적인 데이터 프로세싱 수단에 동작가능하게 커플링된 로컬 모니터를 더 포함하는, 비디오 디스플레이 장치.
제 1 항에 있어서,
상기 중계 회로는, 상기 비디오 디스플레이 장치와 유사한 제 2 비디오 디스플레이 장치가 상기 제 2 포트에 데이지 체인 스타일로 접속될 때를 검출할 수 있는 핫-플러그 검출기를 포함하는, 비디오 디스플레이 장치.
제 1 항에 있어서,
상기 중계 회로는, 직렬 보조 채널 데이터를 양방향 중계할 수 있는 보조 채널 중계기를 포함하며,
상기 중계된 보조 채널 데이터는 상기 보조 채널 중계기에 의해 정의된 데이지 체인 통신 회로에 동작가능하게 커플링될 수 있는 하나 이상의 로컬 모니터들 중 적어도 하나의 로컬 모니터의 물리적인 속성들을 표시하는 EDID 데이터를 포함하는, 비디오 디스플레이 장치.
복수의 비디오 디스플레이 유닛들을 비디오 소스 디바이스에 데이지 체인 접속시키는 방법으로서,
상기 비디오 소스 디바이스는 비디오 이미지의 적어도 일부를 표현하기 위해, 제 1의 복수의 직렬 송신된 디지털 신호들을 대응하는 제 1 복수의 레인들을 통해 출력할 수 있으며,
상기 데이지 체인 접속 방법은,
(a) 제 1 비디오 싱크 디바이스가 상기 비디오 소스 디바이스에 의해 구동되는 비디오 신호 중계 회로에 데이지 체인 스타일로 접속된 때를 검출하는 단계; 및
(b) 상기 제 1 비디오 싱크 디바이스의 접속의 상기 검출에 응답하여, 상기 제 1 비디오 싱크 디바이스와 연관된 로컬 디스플레이 기능들의 특성들을 표시하는, 상기 제 1 비디오 싱크 디바이스로부터의 로컬 특성화 데이터를 자동으로 인출하는 단계를 포함하는, 데이지 체인 접속 방법.
제 6 항에 있어서,
상기 로컬 특성화 데이터를 인출하는 단계는,
상기 제 1 비디오 싱크 디바이스 내의 로컬 EDID 데이터를 자동으로 판독하는 단계를 포함하며,
상기 로컬 EDID 데이터는 상기 제 1 비디오 싱크 디바이스와 연관된 적어도 하나의 로컬 디스플레이 모니터의 물리적인 속성들을 표시하는, 데이지 체인 접속 방법.
제 6 항에 있어서,
상기 로컬 특성화 데이터를 인출하는 단계는,
상기 제 1 비디오 싱크 디바이스 내의 로컬 DPCD 데이터를 자동으로 판독하는 단계를 포함하며,
상기 로컬 DPCD 데이터는 상기 제 1 비디오 싱크 디바이스와 연관된 적어도 하나의 로컬 디스플레이 모니터의 현재의 재구성 가능한 구성을 표시하는, 데이지 체인 접속 방법.
(a) 제 1의 복수의 비디오 스트림 데이터 수신기들로서, 상기 제 1의 복수의 비디오 스트림 데이터 수신기들 각각은 대응하는 인그레스 (ingress) 직렬 데이터 링크를 통해 직렬 송신된 비디오 스트림 데이터를 수신하도록 구성되는, 상기 제 1의 복수의 비디오 스트림 데이터 수신기들;
(b) 상기 제 1의 복수의 비디오 스트림 데이터 수신기들에 커플링되며, 상기 제 1의 복수의 비디오 스트림 데이터 수신기들의 수신된 비디오 스트림 데이터의 온-더-플라이 (on-the-fly) 로 선택된 부분들을 역직렬화 (deserialize) 하도록 구성된 로컬 데이터 프로세서;
(b) 제 2의 복수의 비디오 스트림 데이터 버퍼들로서, 상기 제 2의 복수의 비디오 스트림 데이터 버퍼들 각각은 상기 비디오 스트림 데이터 수신기들 중 대응하는 하나의 비디오 스트림 데이터 수신기에 의해 출력된 비디오 스트림 데이터를 수신하고 그 비디오 스트림 데이터를 버퍼링하도록 커플링되고 구성되는, 상기 제 2의 복수의 비디오 스트림 데이터 버퍼들;
(c) 제 3의 복수의 비디오 스트림 데이터 송신기들로서, 상기 제 3의 복수의 비디오 스트림 데이터 송신기들 각각은 상기 비디오 스트림 데이터 버퍼들 중 대응하는 하나의 비디오 스트림 데이터 버퍼로부터 버퍼링된 직렬 데이터를 수신하고, 대응하는 이그레스 (egress) 직렬 데이터 링크를 통해 상기 버퍼링된 직렬 데이터를 중계하도록 커플링되고 구성되는, 상기 제 3의 복수의 비디오 스트림 데이터 송신기들; 및
(d) 상기 로컬 데이터 프로세서에 커플링되며, 패스-스루하는 비디오 데이터의 상기 온-더-플라이로 선택되고 역직렬화된 부분들을 로컬 디스플레이 모니터에 포워딩하도록 구성된 로컬 출력 포트를 포함하는, 데이지 체인 송수신기 디바이스.
제 9 항에 있어서,
(e) 로컬 DPCD 데이터 및 로컬 EPI 데이터를 저장하도록 구성된 로컬 폴리시 메이커 (local policy maker); 및
(f) 상기 로컬 폴리시 메이커에 커플링되며, 상기 데이지 체인 송수신기 디바이스의 업스트림 및 다운스트림으로 보조 채널 데이터를 중계하도록 구성된 보조 채널 데이터 송수신기들을 더 포함하는, 데이지 체인 송수신기 디바이스.
제 10 항에 있어서,
(e.1) 상기 로컬 폴리시 메이커는, 확장된 AUX_CH 신택스가 상기 데이지 체인 송수신기 디바이스에 의해 현재 구현되고 있는지를 표시하기 위한 확장된 신택스 플래그를 포함하는 데이지 체인 지원 레지스터를 갖는 확장된 DPCD 레지스터 세트를 포함하는, 데이지 체인 송수신기 디바이스.
제 10 항에 있어서,
(e.1) 상기 로컬 폴리시 메이커는, 상기 데이지 체인 송수신기 디바이스가 싱크 디바이스로서 접속된 데이지 체인을 따라 다른 싱크 디바이스들로부터 상기 데이지 체인 송수신기 디바이스를 구별하는 고유한 디바이스 식별을 상기 데이지 체인 송수신기 디바이스에 제공할 수 있는 싱크 디바이스 식별 필드를 포함하는 데이지 체인 지원 레지스터를 갖는 확장된 DPCD 레지스터 세트를 포함하는, 데이지 체인 송수신기 디바이스.
제 12 항에 있어서,
상기 싱크 디바이스 식별 필드는 비디오 데이터의 적어도 5 개의 고유하게 식별 가능한 밴드들 또는 적어도 5 개의 고유하게 식별 가능한 싱크 디바이스들을 지원할 수 있는, 데이지 체인 송수신기 디바이스.
제 10 항에 있어서,
(e.1) 상기 로컬 폴리시 메이커는, 상기 데이지 체인 송수신기 디바이스를, 다른 고유하게 식별 가능한 유닛들의 미리 정의된 조직 내의 조직 유닛으로서 고유하게 식별하기 위한 24 비트의 유닛 식별 필드를 포함하는 데이지 체인 지원 레지스터를 갖는 확장된 DPCD 레지스터 세트를 포함하는, 데이지 체인 송수신기 디바이스.
제 10 항에 있어서,
(f.1) 상기 보조 채널 데이터 송수신기들은 또한, 상기 데이지 체인 송수신기 디바이스가 상주하는 데이지 체인을 따라 다운스트림 싱크 디바이스들로부터 핫-플러그 검출 신호들을 업스트림 디바이스들로 중계하도록 구성되는, 데이지 체인 송수신기 디바이스.
제 10 항에 있어서,
(e.1) 상기 로컬 폴리시 메이커는, 커맨드 패킷이 상기 데이지 체인 송수신기 디바이스를 상기 커맨드 패킷의 타겟으로서 지정하는 목적지 식별 필드를 포함하는 경우에, 하나 이상의 보조 채널 데이터 송수신기들에 의해, 상기 로컬 폴리시 메이커에 중계된 상기 커맨드 패킷들에 응답하도록 구성되는, 데이지 체인 송수신기 디바이스.
제 10 항에 있어서,
(e.1) 상기 로컬 폴리시 메이커는, 상기 로컬 폴리시 메이커의 보조 채널 데이터 송수신기들 중 하나의 보조 채널 데이터 송수신기에 의해 커맨드 응답 패킷들을 출력하도록 구성되며,
상기 커맨드 응답 패킷은, 상기 데이지 체인 송수신기 디바이스를 상기 커맨드 응답 패킷의 소스로서 지정하는 싱크 디바이스 식별 필드를 포함하는, 데이지 체인 송수신기 디바이스.
(a) 제 1의 복수의 실재 또는 가상 비디오 스트림 데이터 생성기들로서, 상기 제 1의 복수의 실재 또는 가상 비디오 스트림 데이터 생성기들은 대응하는 복수의 이그레스 (egress) 직렬 데이터 링크들을 통한 복수의 직렬 신호들의 버스트로서의 직렬 송신을 위한 비디오 스트림 데이터를 형성하도록 각각 구성되는, 상기 제 1의 복수의 실재 또는 가상 비디오 스트림 데이터 생성기들;
(b) 상기 대응하는 복수의 이그레스 직렬 데이터 링크들을 통한 복수의 직렬 신호들의 버스트로서의 직렬 송신을 위한 상기 형성된 비디오 스트림 데이터를 패키징하는 데이터 패커;
(c) 상기 실재 또는 가상 비디오 스트림 데이터 생성기들 중 각각의 실재 또는 가상 비디오 스트림 데이터 생성기에 각각 커플링되며, 직렬 송신을 위한 상기 비디오 스트림 데이터의 상기 형성을 제어하여, 상기 형성이 상기 비디오 데이터 스트림에 의해 표현되는 이미지 또는 이미지의 일부를 디스플레이하도록 의도된 타겟 디스플레이 모니터와 호환가능하게 하도록 구성된 제 2의 복수의 비디오 데이터 스트림 제어 유닛들로서, 상기 비디오 데이터 스트림 제어 유닛들은 타겟 디스플레이 모니터들 중 상이한 타겟 디스플레이 모니터들을 지원하도록 프로그래밍 가능한, 상기 제 2의 복수의 비디오 데이터 스트림 제어 유닛들; 및
(d) 복수의 데이지 체인 접속된 모니터 유닛들로부터 로컬 DPCD 데이터 및 로컬 EPI 데이터를 검색하고, 상기 검색된 DPCD 데이터 및 EPI 데이터를 상기 제 2의 복수의 비디오 데이터 스트림 제어 유닛들 내에 저장하도록 구성된 소스 측 폴리시 메이커를 포함하는, 데이지 체인 지원 소스 디바이스.
제 18 항에 있어서,
(e) 외부 호스트 디바이스로 하여금 상기 제 1의 복수의 비디오 스트림 데이터 생성기들로 비디오 데이터를 다운로드할 수 있게 하고 상기 소스 측 폴리시 메이커와 상호작용할 수 있게 하기 위해, 상기 소스 측 폴리시 메이커 및 상기 제 1의 복수의 비디오 스트림 데이터 생성기들에 동작가능하게 커플링된 호스트 인터페이스 포트를 더 포함하는, 데이지 체인 지원 소스 디바이스.
제 19 항에 있어서,
상기 제 1의 복수의 비디오 스트림 데이터 생성기들 중 적어도 하나는 그래픽스 데이터 프로세서와 비디오 데이터 저장 메모리의 결합에 의해 구현되는, 데이지 체인 지원 소스 디바이스.
제 18 항에 있어서,
(c.1) 상기 소스 측 폴리시 메이커는, 확장된 AUX_CH 신택스가 상기 데이지 체인 지원 소스 디바이스에 의해 현재 구현되고 있는지를 표시하기 위한 확장된 신택스 플래그를 포함하는 데이지 체인 지원 레지스터를 갖는 확장된 DPCD 레지스터 세트를 포함하는, 데이지 체인 지원 소스 디바이스.
제 18 항에 있어서,
(c.1) 상기 소스 측 폴리시 메이커는, 상기 데이지 체인 지원 소스 디바이스를, 다른 고유하게 식별 가능한 유닛들의 미리 정의된 조직 내의 조직 유닛으로서 고유하게 식별하기 위한 24 비트의 유닛 식별 필드를 포함하는 데이지 체인 지원 레지스터를 갖는 확장된 DPCD 레지스터 세트를 포함하는, 데이지 체인 지원 소스 디바이스.
제 18 항에 있어서,
(c.1) 상기 소스 측 폴리시 메이커는, 보조 데이터 채널에 의해 커맨드 패킷들을 출력하도록 구성되며,
상기 커맨드 패킷들의 각각의 커맨드 패킷은, 상기 커맨드 패킷에 응답하도록 의도된 데이지 체인 접속된 디바이스를 지정하는 목적지 디바이스 식별 필드를 포함하는, 데이지 체인 지원 소스 디바이스.
제 23 항에 있어서,
(c.2) 상기 소스 측 폴리시 메이커는, 상기 보조 데이터 채널에 의해 커맨드 응답 패킷들을 수신하도록 구성되며,
상기 커맨드 응답 패킷들의 각각의 커맨드 응답 패킷은, 상기 커맨드 응답 패킷의 소스인 데이지 체인 접속된 디바이스를 지정하는 응답자 식별 필드를 포함하는, 데이지 체인 지원 소스 디바이스.