KR20110039203A - 반도체 기판에서 중금속을 제거하는 방법 - Google Patents

반도체 기판에서 중금속을 제거하는 방법 Download PDF

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Abstract

본 발명은 박막화된 반도체 기판에 함유된 중금속을 제거하는 방법을 제공한다.
본 발명의 반도체 기판에서 중금속을 제거하는 방법은, 전면에 회로가 형성되거나 형성될, 반도체 기판의 이면에, 반도체 기판의 이면의 포텐셜 배리어를 낮추는 물질을 부착하는 단계; 반도체 기판의 두께 및 고유 저항에 기반한 조건하에 반도체 기판에 열처리를 적용하는 단계; 및 이면에 반도체 기판 내의 중금속을 침착시키는 단계를 포함한다.

Description

반도체 기판에서 중금속을 제거하는 방법 {METHOD OF REMOVING HEAVY METAL IN SEMICONDUCTOR SUBSTRATE}
본 발명은 연마 공정에 의해 박막화된 반도체 기판에 함유된 중금속을 제거하는 방법에 관한 것이다.
LSI 디바이스의 제조 방법에서는, 디바이스의 구성에 따라 여러 열적 처리가 여러 단계에 적용된다. 디바이스 제조에 사용되는 반도체 기판에 구리, 철, 니켈, 크롬 또는 다른 중금속 오염이 존재하는 경우, 열처리 공정에서 반도체 결함이 형성되거나 전기 레벨이 열처리 공정에서 반도체 기판의 전면의 근처에서 변화되며, 이에 의해 디바이스 특성이 악화될 수 있다. 이러한 이유로, 디바이스 제조 공정 이전에, 디바이스가 형성되는 반도체 기판의 전면의 근처로부터 이들 중금속 원소들을 제거하는 것이 필요하다. 따라서, 반도체 디바이스의 제조에서, 반도체 기판에 침투한 중금속 오염 물질을 반도체 기판의 전면의 활성 영역 외의 부분에 포획하는 게터링 기술이 널리 사용되어왔고, 이에 의해 금속 오염이 일어나더라도 디바이스 특성에서의 악화는 방지될 수 있었다.
게터링 기술은 중금속 원소를 포획하기 위한 게터링 사이트가 반도체 기판의 이면에 형성된 익스트린식 게터링 방법, 및 중금속 원소를 포획하기 위한 게터링 사이트가 반도체 기판에 형성된 인트린식 게터링 방법으로 크게 나뉜다.
두 방법 중, 높은 게터링 능력을 갖는 인트린식 게터링 방법이 불순물을 게터링하는데 보다 널리 사용된다(예를 들어, JP-08-162406 공개를 참조).
최근에, 부수적으로, 전자 디바이스의 소형화 및 중량 감소 때문에 반도체 기판의 두께가 100 μm 이하일 것이 요구되었다. 따라서, 반도체 기판의 전면에 디바이스가 형성된 후, 이의 두께가 100 μm 이하가 되도록 박막화 하기 위해 이면(rear surface) 측으로부터 반도체 기판이 연삭되었다. 특히, 2010년 이후, 반도체 기판의 두께는 약 10 μm가 될 것으로 예측된다.
발명의 요약
금속 오염을 방지하기 위해 인트린식 게터링 방법을 사용함에 의해 게터링 사이트가 반도체 기판에 형성되더라도, 박막화 되도록 반도체 기판을 연마하는 경우(예를 들어, 화학적-기계적 연마: CMP에 의해), 게터링 사이트도 반도체 기판을 따라 연마되고, 이는 중금속 원소가 반도체 기판에 포획될 수 없게 하는 케이스를 유발할 수 있다. 추가적으로, 얇은 기판을 제조하기 위해 필수적인, 상술한 연마 공정으로 인해, 연마 슬러리 내에 함유된 중금속 원소가 양이온의 형태로 반도체 기판으로 함입되고, 새로운 오염 금속이 되는 문제가 발생한다.
상술한 상황을 고려하여, 본 발명의 목적은 상술한 문제를 해결하기 위한 것이며 박막화된 반도체 기판에 함유된 중금속을 제거하는 방법을 제공한다.
본 발명의 요약은 아래와 같다.
(1) 전면(front surface)에 회로가 형성되거나 형성될, 반도체 기판의 이면에, 반도체 기판의 이면(rear surface)의 포텐셜 배리어를 낮추는 물질을 부착하는 단계;
반도체 기판의 두께 및 고유 저항에 기반한 조건하에 반도체 기판에 열처리를 적용하는 단계; 및
이면에 반도체 기판 내의 중금속을 침착(depositing)시키는 단계를 포함하는 반도체 기판에서 중금속을 제거하는 방법.
(2) 제1항에 있어서, 반도체 기판의 두께가 100 μm 또는 미만인 반도체 기판에서 중금속을 제거하는 방법.
(3) 제1항 또는 제2항에 있어서, 이면의 포텐셜 배리어를 낮추는 물질이 이면의 표면 상태 밀도를 낮추는 물질, 이면을 음으로 대전시키는 물질, 및 반도체 기판보다 더욱 높은 고체 용해도를 갖는 물질로부터 선택된 하나 이상의 물질인 반도체 기판에서 중금속을 제거하는 방법.
(4) 제3항에 있어서, 이면의 표면 상태 밀도를 낮추는 물질이 시아나이드 이온을 함유하는 반도체 기판에서 중금속을 제거하는 방법.
(5) 제3항에 있어서, 이면을 음으로 대전시키는 물질이 유기 물질을 함유하는 반도체 기판에서 중금속을 제거하는 방법.
(6) 제3항에 있어서, 반도체 기판보다 더욱 높은 고체 용해도를 갖는 물질이 알루미늄을 함유하는 반도체 기판에서 중금속을 제거하는 방법.
본 발명에 따르면, 박막화된 반도체 기판의 이면의 포텐셜 배리어를 낮추는 물질을 이면에 부착하고 적절한 열처리를 적용함에 의해, 반도체 기판에 함유된 중금속을 신뢰성 있게 제거할 수 있다.
발명의 상세한 설명
도 1은 본 발명에 따른, 반도체 기판에서 중금속을 제거하는 방법을 설명하는 플로우 시트이다.
우선, 화학적-기계적 연마 (CMP)와 같은 연마 공정(연삭 공정을 포함하는)이 전면에 회로가 형성되거나 형성될, 반도체 기판의 이면에 적용된다. 다음에, 반도체 기판의 이면의 포텐셜 배리어를 낮추는 물질을 반도체 기판의 이면에 부착한다. 후에, 반도체 기판에 열처리를 적용시켜 반도체 기판에 존재하는 중금속을 반도체 기판의 이면에 침착시킨다.
아래에, 각 공정을 자세하게 설명할 것이다.
연마 공정이 전면 측에 회로가 형성되거나 형성될, 반도체 기판의 이면 에 적용되는 경우, 슬러리에 함유된 중금속(예를 들어, 구리)가 반도체 기판의 이면으로부터 반도체 기판으로 함입되고, 양이온의 형태로 오염 금속이 된다. 반도체 기판 내로 함입된 중금속은 확산 현상에 의해 반도체 기판 내로 이동한다. 이러한 이동의 결과로 인해, 중금속이 회로가 형성되거나 형성될 반도체 기판의 전면에 도달하고, 반도체 기판의 전면에 침착되는 케이스가 초래될 수 있다. 이 침착된 물질은, 회로의 형성 이전에 침착되는 경우, 반도체 기판의 전면을 세척함에 의해 제거될 수 있다. 그러나, 침착된 물질은, 회로의 형성 이후에 전면에 침착되는 경우, 제거될 수 없으며 디바이스의 수행 특성에 악영향을 줄 수 있다. 또한, 만약 회로의 형성 이후에 중금속이 침착되지 않고 활성층에 남아있는 경우, 디바이스 특성이 악화되는 문제를 발생시킨다. 따라서, 기판에 함유된 중금속을 제거하는 것이 필요하다. 특히, 회로가 반도체 기판의 전면에 형성된 후, 회로가 형성되지 않은 반도체 기판의 이면에 오염 금속을 침착시켜 이와 같이 침착된 오염 금속을 제거할 필요가 있다.
그러나, 반도체 기판에서 양으로 이온화된 중금속의 침착 반응은 반도체 기판의 이면에 존재하는 포텐셜 배리어에 의해 억제된다. 따라서, 우선, 이 포텐셜 배리어를 제거하는 것이 중요하다. 이 때문에, 포텐셜 배리어를 낮추는 물질을 부착한 후 적절한 열처리를 적용하는 것이 중요하다. 본격적인 연구의 결과, 본 발명자는 포텐셜 배리어를 제거하기 위해서는 반도체 기판의 이면에 포텐셜 배리어를 낮추는 물질을 부착하는 것이 효과적이고, 보다 구체적으로, 아래의 세 물질을 부착하는 것이 효과적이라는 의견에 도달하였다. 즉, (1) 반도체 기판의 이면의 표면 상태 밀도를 낮추는 물질을 이면에 부착하고, (2) 반도체 기판의 이면을 음으로 대전시키는 물질을 이면에 부착하고, (3) 반도체 기판보다 더욱 높은 고체 용해도를 갖는 물질을 이면에 부착한다.
아래에, 포텐셜 배리어를 설명하고 각각의 상술한 (1) 내지 (3) 물질을 설명할 것이다.
반도체 기판 내의 중금속은 열처리를 통해 확산되며 반도체 기판의 외측에 침착된다. 그러나, 침착의 양은 반도체 기판에서 중금속의 확산 상수에 근거하여 예측되는 침착의 양보다 적다. 이는, 반도체 기판의 표면 근처에, 확산 및 침착을 억제하는 어떤 확산 배리어, 즉, 포텐셜 배리어가 존재하기 때문이다.
특히, p-타입 반도체 기판에서, 기판에 고체-용해된(solid-solved), 구리와 같은 금속이 양이온으로서 존재할 가능성이 높다. 깨끗한 p-타입 반도체 기판의 표면에, 공핍층(depleted layer)이 형성되고, 전자 포텐셜(밴드 벤딩)의 만곡(curvature)이 일어난다. 이 전자 포텐셜의 만곡은 양으로 이온화된 금속 원자에 대한 배리어로서 작용하며, 따라서, p-타입 반도체 기판에서 양이온을 열적 확산에 의해 p-타입 반도체 기판의 표면에 침착시키는 경우 전자 포텐셜의 배리어를 극복할 필요가 있다. 따라서, 표면에 양이온의 침착을 강화하기 위해, 전자 포텐셜의 배리어를 낮출 필요가 있다.
반도체 기판의 이면의 표면 상태 밀도를 낮추기 위해, 시아나이드 이온 CN-을 반도체 기판의 이면에 부착한다. 보다 구체적으로, 반도체 기판의 이면을 시아나이드 이온 CN-에 노출하거나, 반도체 기판을 시아나이드 이온 CN-을 함유한 시아나이드 화합물 용액에 담근다. 부착 후, 강한 결합력을 갖는 시아나이드 이온 CN-은 반도체 기판의 이면에 존재하는 댕글링 결합(짝짓지 않은 전자)과 결합하고, 댕글링 결합을 전기적으로 비활성화하고, 이에 의해 반도체 기판의 이면의 표면 상태 밀도가 낮아진다고 믿어진다. 결과적으로, 반도체 기판의 이면의 포텐셜 배리어가 낮아질 수 있다.
시아나이드 화합물은, 예를 들어, 소듐 시아나이드, 포타슘 시아나이드, 하이드로젠 시아나이드, 및 디시아노젠을 포함한다.
반도체 기판의 이면을 음으로 대전하기 위해, 유기 물질이 반도체 기판의 이면에 부착되며, 보다 구체적으로, 반도체 기판은 가스제거 성분으로서, 예를 들어, 아민을 함유하는 웨이퍼 케이스에 수용된다. 웨이퍼 케이스를 가열함에 의해, 웨이퍼 케이스로부터의 가스제거가 촉진되고, 웨이퍼 케이스 내의 가스제거 성분이 반도체 기판의 이면에 부착된다. 이는 반도체 기판의 이면을 음으로 대전시킨다. 결과적으로, 침착 반응에 대해 포텐셜 배리어로서 작용하는, 반도체 기판의 이면의 전화(electrification)가 취소되고, 반도체 기판의 이면의 포텐셜 배리어가 낮아질 수 있다.
이의 이면이 반도체 기판보다 중금속에 대해 더욱 높은 고체 용해도를 갖는 고체 물질(예를 들어, 알루미늄, 은, 크롬)과의 접촉하는 동안 반도체 기판에 열처리를 적용함에 의해, 중금속은 반도체 기판의 내부로부터 고체 물질의 내부로 이동할 수 있다. 더욱 높은 고체 용해도를 갖는 물질에 대한 고체 용액 반응의 사용은 침착 반응의 포텐셜 배리어를 낮추는 것과 실질적으로 동일한 효과를 갖는 것으로 믿어진다. 추가적으로, 이 고체 용액 반응은 표면의 상술한 침착과 비교하여 쉽게 일어나는 것으로 믿어진다(활성화 에너지가 더욱 낮다). 이는 고체의 용해도의 차이가 반응의 원동력으로서 기능하고, 중금속이 낮은 고체 용해도로부터 높은 고체 용해도로 이동하기 때문이다. 또한, 양이온의 화학 반응(금속화 또는 산소와의 결합)도 침착 반응을 따라 일어난다. 이는, 고체 용액 반응에서, 양이온이 높은 고체 용해도를 갖는 물질로 직접 확산하기 때문이다.
여기서, 반도체 기판에 부착된 포텐셜 배리어를 낮추는 물질을 갖는 반도체 기판에 적용되는 열처리에서, 반도체 기판 내의 중금속은 우선 반도체 기판의 이면에 확산되고, 따라서, 온도 및 시간은 반도체 기판의 두께 및 고유 저항에 근거하여 결정되는 것이 바람직하다. 즉, 확산 계수 D(cm2·s-1) 및 열처리 시간 t(s)을 사용함에 의해, 반도체 기판 내의 금속의 확산 길이 L(cm)는 아래 관계식(I)에 의해 표현된다.
Figure pat00001
상기 관계식(I)에서, 확산 계수 D는 반도체 기판의 열처리 온도 및 고유 저항에 의존한다(A.A.Istratov et.al., Phys.Rev.Lett. Vol.81 (1998) p.1243 참조). 따라서, 반도체 기판 내의 금속의 이면으로의 확산에 대한 조건으로서, 열처리를 위한 시간 및 온도는 반도체 기판의 두께(즉, 반도체 기판 내의 금속의 확산 길이) 및 반도체 기판의 고유 저항에 근거하여 결정될 수 있다. 예를 들어, 표 1은, 대부분의 구리가 반도체 기판 1 (p- 기판, 13mΩcm의 고유 저항) 및 반도체 기판 2 (p+ 기판, 2.2 mΩcm의 고유 저항)에 함유되고, 각 기판 1 및 2가 100 μm의 두께를 갖는, 이면으로 전달되는 열처리 온도 및 열처리 시간을 보여준다. 표 1에서는, p-타입 반도체 기판에서 구리의 확산 계수 D (각 열처리 온도에서)를 사용함에 의해, 확산 길이 L이 기판의 두께(100 μm)와 동일하게 되는 시간의 확산 주기를 나타낸다. 즉, 표 1에서 보여진 열처리 시간 및 온도에 근거한 열처리를 적용함에 의해, 반도체 기판 내의 대부분의 구리가 이면에 도달하여 포텐셜 배리어를 낮추는 물질을 통해 침착되었다. 따라서, 열처리를 위한 온도 및 시간은, 예를 들어, 표 1에 보여진 바와 같은, 반도체 기판의 두께 및 고유 저항에 근거하여 얻어진 열처리에 대한 시간 및 온도 사이의 관계로부터 적절하게 선택되고 결정되며, 열처리가 수행된다. 보다 구체적으로, 열처리를 적용하기 위한 시간 및 온도는, 기판의 생산성(생산성을 증가시키기 위해서는 고온 및 짧은 시간의 주기가 바람직하다) 및 결함 (전면에 회로가 형성되는, 반도체 기판에 열처리가 적용되는 케이스에서, 회로는 고온 처리에 의해 악화될 수 있다)을 고려함에 의해, 기판의 두께 및 고유 저항에 근거하여 얻어진 열처리를 위한 시간 및 온도 영역으로부터 결정될 수 있다.
상술한 바와 같이, 반도체 기판 내의 금속이 이면으로 분산된다 하여도, 금속의 침착은 반도체 기판의 이면의 포텐셜 배리어로 인해 금속이 이면에 도달한 후 실제로는 억제된다. 그러나, 본 발명에 따르면, 포텐셜 배리어를 낮추는 물질이 이면에 부착되며, 이에 의해 이 물질을 통한 구리의 침착이 촉진될 수 있다.
예를 들어, 100 μm의 두께를 갖는 반도체 기판 (p+ 기판, 7.5 mΩcm)을 사용하여 섭씨 125도의 온도에서 열처리하는 케이스에서, 본 발명에 따라 포텐셜 배리어를 낮추는 물질이 이면에 부착된 동안, 18분간의 열처리를 적용함에 의해 약 90 퍼센트의 구리를 침착시킬 수 있다.
유사하게, 725 μm의 두께 (구리가 반도체 기판의 양면에 침착되기 때문에, 실제 필요한 확산 길이는 362.5 μm이다)를 갖는 반도체 기판 (p+ 기판, 7.5 mΩcm)을 사용하여 섭씨 125도의 온도에서 열처리하는 케이스에서, 본 발명에 따라 포텐셜 배리어를 낮추는 물질이 이면에 부착된 동안, 4시간의 열처리를 적용함에 의해 약 90 퍼센트의 구리를 침착시킬 수 있다.
Figure pat00002
다음 단계로서, 반도체 기판의 이면에 침착되는 오염 금속을 제거하는 단계, 예를 들어, 에칭에 의해 오염 금속을 제거하는 단계가 적절히 제공될 수 있다.
상술한 기재에서, 반도체 기판의 이면의 포텐셜 배리어를 낮추는 물질이 이면에 부착된 동안, 포장 단계 바로 이전에, 열처리가 반도체 기판에 적용되는 것으로 추정된다는 점에 주의하여야 한다. 그러나, 상술한 열처리로서, 포장 단계 동안의 열처리가 수행될 수 있다. 즉, 상술한 반도체 기판의 이면의 포텐셜 배리어를 낮추는 물질이 연마에 의해 박막화된 기판의 이면에 부착된 후, 열처리(약 섭씨 400도)를 포함하는 포장 단계가 수행되며, 이에 의해 반도체 기판 내의 오염 물질이 회로 패턴이 존재하지 않는 이면 측에 침착될 수 있다.
택일적으로, 상술한 물질을 포장재(몰드 레진 또는 세라믹) 내로 함입시키고 포장 단계를 적용함에 의해 유사한 효과가 예측될 수 있다.
도 1은 본 발명에 따른, 반도체 기판에서 중금속을 제거하는 방법을 설명하는 플로우 시트이고;
도 2는 실시예의 플로우 시트이고;
도 3은 비교 실시예의 플로우 시트이고;
도 4는 실시예에 따른 반도체 기판의 전면에서 구리 농도에 대한 측정 위치를 설명한 도표이다.
실시예
도 2에 도시된 실시예의 플로우 시트에 부합되게, 화학적-기계적 연마를 내부에 양으로 이온화된 구리를 함유한 p-타입 반도체 기판 (p+ 기판, 200 mm 직경, 7.5 mΩcm의 고유 저항)의 이면에 적용하였다. 다음에, 반도체 기판을 시아나이드 이온 CN-을 함유한 시아나이드 화합물 용액에 담그어 반도체 기판의 전면 및 이면의 표면 상태 밀도를 낮춘다. 표 2는 전반사 X-레이 형광 분석을 사용함에 의해 이 단계(열처리 전)에서 반도체 기판의 전면의 구리 농도를 측정하여 얻은 결과를 보여준다. 시아나이드 이온의 흡착에 의해 표면 상태 밀도가 낮아지긴 하지만, 구리의 표면 침착 반응은 일어나지 않는다. 따라서, 반도체 기판의 전면에 구리는 존재하지 않으며, 따라서, 모든 결과에서 구리가 검출되지 않음을 보여준다(ND: 검출되지 않음). 다음에, 이 반도체 기판에 열처리 (섭씨 125도, 2시간, 2회)를 적용함에 의해, 반도체 기판의 전면 및 이면에 구리가 침착된다. 표 2는 또한 전반사 X-레이 형광 분석을 사용함에 의해 이 단계에서 반도체 기판의 전면의 구리 농도를 측정하여 얻은 실시예의 결과를 보여준다.
다음에, 도 3에 도시된 비교 실시예의 플로우 시트에 부합되게, 내부에 양으로 이온화된 구리를 함유한 p-타입 반도체 기판에 열처리 (섭씨 125도, 2시간, 2회)를 적용하고, 반도체 기판의 전면 및 이면에 구리를 침착시켰다. 표 2는 또한 전반사 X-레이 형광 분석을 사용함에 의해 반도체 기판의 전면의 구리 농도를 측정하여 얻은 비교 실시예의 결과를 보여준다.
반도체 기판의 전면의 구리 농도에 대한 측정 위치를 도 4에 도시하였다.
Figure pat00003
실시예 및 비교 실시예의 각각의 반도체 기판(p+ 기판, 7.5 mΩcm의 고유 저항)에서, 반도체 기판의 이면에 화학적-기계적 연마를 수행한 후, 불순물로서 구리가 표면 농도(모든 내부 불순물이 표면에 침착된 케이스에서 표면 농도)에 근거하여 약 100 × 1010 atoms/cm2로 함유되어 있다. 여기서, 이면 측의 구리는 이면 상에 침착될 가능성이 있지만(연마 후 기판 두께: 725 μm), 반도체 기판의 두께 방향에서 중심에 대하여 전면 측 구리는 전면에 침착될 가능성이 있는 것으로 믿어진다.
전면 측에 구리가 약 50 × 1010 atoms/cm2로 함유된 실시예에서, 43.5 × 1010 atoms/cm2의 구리가 침착되고, 따라서, 반도체 기판 내에 함유된 대부분의 구리가 전면 및 이면에 침착된다고 생각될 수 있다.
한편, 비교 실시예에서, 평균 침착량은 실시예의 그것보다 낮았고, 대략 절반의 구리가 반도체 기판에 남아있다. 이는 구리의 표면 침착 반응이 비교 실시예의 반도체 기판의 전면 및 이면에 표면 상태 밀도가 존재하는 만큼 억제되기 때문으로 여겨진다.
상술한 바와 같이, 본 발명에 따른 방법은 화학적-기계적 연마에 의해 p-타입 반도체 기판에 함입된 구리를 침착하는 우수한 능력을 갖는 것을 알 수 있다.

Claims (6)

  1. 전면(front surface)에 회로가 형성되거나 형성될, 반도체 기판의 이면에, 반도체 기판의 이면(rear surface)의 포텐셜 배리어를 낮추는 물질을 부착하는 단계;
    반도체 기판의 두께 및 고유 저항에 기반한 조건하에 반도체 기판에 열처리를 적용하는 단계; 및
    이면에 반도체 기판 내의 중금속을 침착(depositing)시키는 단계를 포함하는 반도체 기판에서 중금속을 제거하는 방법.
  2. 제1항에 있어서, 반도체 기판의 두께가 100 μm 또는 미만인 반도체 기판에서 중금속을 제거하는 방법.
  3. 제1항 또는 제2항에 있어서, 이면의 포텐셜 배리어를 낮추는 물질이 이면의 표면 상태 밀도를 낮추는 물질, 이면을 음으로 대전시키는 물질, 및 반도체 기판보다 더욱 높은 고체 용해도를 갖는 물질로부터 선택된 하나 이상의 물질인 반도체 기판에서 중금속을 제거하는 방법.
  4. 제3항에 있어서, 이면의 표면 상태 밀도를 낮추는 물질이 시아나이드 이온을 함유하는 반도체 기판에서 중금속을 제거하는 방법.
  5. 제3항에 있어서, 이면을 음으로 대전시키는 물질이 유기 물질(organic matter)을 함유하는 반도체 기판에서 중금속을 제거하는 방법.
  6. 제3항에 있어서, 반도체 기판보다 더욱 높은 고체 용해도를 갖는 물질이 알루미늄을 함유하는 반도체 기판에서 중금속을 제거하는 방법.
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