KR20110036146A - 칩 적층형 반도체 패키지 및 이의 칩 적층 방법 - Google Patents

칩 적층형 반도체 패키지 및 이의 칩 적층 방법 Download PDF

Info

Publication number
KR20110036146A
KR20110036146A KR1020090093655A KR20090093655A KR20110036146A KR 20110036146 A KR20110036146 A KR 20110036146A KR 1020090093655 A KR1020090093655 A KR 1020090093655A KR 20090093655 A KR20090093655 A KR 20090093655A KR 20110036146 A KR20110036146 A KR 20110036146A
Authority
KR
South Korea
Prior art keywords
chip
layer
electrical connection
chips
vertical
Prior art date
Application number
KR1020090093655A
Other languages
English (en)
Other versions
KR101060118B1 (ko
Inventor
김봉찬
송재규
박종욱
정동진
김도형
차세웅
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020090093655A priority Critical patent/KR101060118B1/ko
Publication of KR20110036146A publication Critical patent/KR20110036146A/ko
Application granted granted Critical
Publication of KR101060118B1 publication Critical patent/KR101060118B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 칩 적층형 반도체 패키지 및 이의 칩 적층 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨에서 전기적 접속을 위한 도전층을 미리 도금하여, 칩의 적층이 용이하게 이루어지는 동시에 열방출 효과를 크게 얻어낼 수 있도록 한 칩 적층형 반도체 패키지 및 이의 칩 적층 방법에 관한 것이다.
이를 위해, 본 발명은 기판과; 사방 측면이 경사진 구조로 제작되어, 상기 기판상에 전기접속층에 의하여 전기적으로 연결되며 적층되는 다수개의 칩과; 상기 각 칩의 경사진 사방 측면에 전도성물질로 도금되는 수직층과, 각 칩의 상면 또는 하면 테두리에 전도성물질로 도금되는 수평층이 일체로 연결된 구성으로서, 칩의 둘레방향을 따라 일정간격을 이루며 형성되는 다수의 전기접속층; 을 포함하여 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지 및 이의 칩 적층 방법을 제공한다.
반도체 칩, 적층, 패키지, 전기접속층, 웨이퍼, 리플로우, 솔더

Description

칩 적층형 반도체 패키지 및 이의 칩 적층 방법{Stack chip package and chip stacking method}
본 발명은 칩 적층형 반도체 패키지 및 이의 칩 적층 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨에서 전기적 접속을 위한 도전층을 미리 도금하여, 칩의 적층이 용이하게 이루어지는 동시에 열방출 효과를 크게 얻어낼 수 있도록 한 칩 적층형 반도체 패키지 및 이의 칩 적층 방법에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있고, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는, 기판의 칩부착영역에 복수개의 칩이 적층 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 단점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via)를 이용한 구조가 제안되었는 바, 레이저 드릴링을 이용하여 칩에 다수개의 수직홀을 가공하고 이 수직홀내에 전도성 물질을 매립시킨 관통 실리콘 비아끼리 전도성 범프로 연결하여, 칩을 전기적으로 적층하는 방법이 제안되었다.
이러한 관통 실리콘 비아를 이용하여 칩을 적층하는 방법은 와이어 본딩이 필요없어 반도체 패키지의 크기를 줄일 수 있지만, 칩에 관통 실리콘 비아를 형성하는 과정 및 칩들을 전기적 접속시키는 과정 등이 복잡하여, 보다 단순한 새로운 방식의 칩 적층 방법이 요구되고 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 웨이퍼 레벨에서 칩의 양측면을 경사지게 형성하고, 칩의 상면 및 경사진 측면에 걸쳐 전도성물질을 도금한 전기접속층을 형성하여, 칩의 전기접속층끼리 접촉시키며 적층하거나, 가장 위쪽의 칩에 부착되는 솔더볼을 리플로우시켜 각 칩의 측면을 타고 아래쪽으로 흐 르게 하여 각 칩의 전기접속층이 상호 연결되도록 함으로써, 와이어 본딩 및 관통 실리콘 비아를 이용한 칩 적층 방법에 비하여 보다 단순한 공정으로 칩을 적층할 수 있고, 열방출 효과도 크게 얻어낼 수 있도록 한 칩 적층형 반도체 패키지 및 이의 칩 적층 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는 기판과; 사방 측면이 경사진 구조로 제작되어, 상기 기판상에 전기접속층에 의하여 전기적으로 연결되며 적층되는 다수개의 칩과; 상기 각 칩의 경사진 사방 측면에 전도성물질로 도금되는 수직층과, 각 칩의 상면 또는 하면 테두리에 전도성물질로 도금되는 수평층이 일체로 연결된 구성으로서, 칩의 둘레방향을 따라 일정간격을 이루며 형성되는 다수의 전기접속층; 을 포함하여 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지를 제공한다.
상기 다수개의 칩들이 수직방향으로 적층되거나 계단을 이루며 적층되고, 각 칩의 전기접속층은 솔더볼의 리플로우에 의한 솔더 흐름라인에 의하여 전기적으로 연결되는 것을 특징으로 한다.
상기 다수개의 칩들은 일측방향으로 편심되면서 계단형으로 적층되고, 계단을 이루며 적층되는 칩들중 상부칩의 일측면에 형성된 전기접속층의 수직층과, 하부칩의 일측면에 형성된 전기접속층의 수평층이 서로 접촉되며 전기적으로 연결되도록 하고, 상부칩 및 하부칩의 타측면에 형성된 전기접속층끼리는 이격되며 분리 되어 열방출수단이 되는 것을 특징으로 한다.
상기 각 칩의 측면에 형성된 전기접속층의 수직층 하단에는 외측방향으로 연장되는 수평연장층이 일체로 형성되고, 상기 수직층과 수평연장층의 표면에는 절연물질이 도포된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 웨이퍼 상태의 각 칩 둘레부에 내벽면이 경사진 수직홈을 형성하는 단계와; 상기 각 수직홈의 바닥 및 내벽면, 수직홈의 입구 외주면에 전도성물질을 도금하여 전기접속층을 형성하는 단계와; 상기 각 수직홈의 바닥면이 관통될 때까지, 상기 웨이퍼의 저면에 대한 백그라인딩을 실시하여, 개개의 칩으로 분리시키는 단계; 분리된 각 칩을 기판상에 탑재시키기 위하여, 각 칩을 전기접속층끼리 전기적으로 연결시키면서 적층하는 단계; 로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법을 제공한다.
상기 수직홈의 입구 외주면에 도금된 전도성물질은 각 칩의 상면 또는 하면 테두리에 형성되면서 전기접속층의 수평층이 되고, 상기 수직홈의 내벽면에 도금된 전도성물질은 각 칩의 경사진 측면에 형성되면서 전기접속층의 수직층이 되는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 칩들을 수직방향으로 적층하거나, 일측으로 편심되게 하여 계단을 이루도록 적층한 후, 가장 위쪽 칩의 수평층상에 솔더볼을 융착시키는 단계와; 상기 솔더볼을 리플로우시켜서, 액상의 솔더가 아래쪽에 적층된 각 칩들의 전기접속층을 따라 도포되는 동시에 기판상의 전도성패턴까지 도포 되어 전기적으로 연결되는 단계; 를 더 포함하는 것을 특징으로 한다.
상기 칩들을 일측방향으로 편심되면서 계단형으로 적층하는 경우, 계단을 이루며 적층되는 칩들중 상부칩의 일측면에 형성된 전기접속층의 수직층과, 하부칩의 일측면에 형성된 전기접속층의 수평층이 서로 접촉되며 전기적으로 연결되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 웨이퍼 상태의 각 칩 둘레부에 내벽면이 경사진 수직홈을 형성하는 단계와; 상기 각 수직홈의 바닥 및 내벽면, 수직홈의 입구 외주면에 전도성물질을 도금하여 전기접속층을 형성하는 단계와; 전기접속층이 형성된 수직홈의 내부에 절연물질을 충진시키는 단계와; 상기 각 수직홈의 바닥면에 도금된 전기접속층이 노출될 때까지, 상기 웨이퍼의 저면에 대한 백그라인딩을 실시하는 단계와; 상기 수직홈 및 절연물질의 중심을 따라 상하방향으로 소잉을 진행하여 개개의 칩으로 분리시키는 단계와; 분리된 각 칩을 기판상에 탑재시키기 위하여, 각 칩을 전기접속층끼리 전기적으로 연결시키면서 적층하는 단계; 로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법을 제공한다.
상기 수직홈의 입구 외주면에 도금된 전도성물질은 각 칩의 상면 또는 하면 테두리에 형성되면서 전기접속층의 수평층이 되고, 상기 수직홈의 내벽면에 도금된 전도성물질은 각 칩의 경사진 측면에 형성되면서 전기접속층의 수직층이 되며, 상기 수직홈의 바닥면에 도금된 전도성물질은 수평층으로부터 외측방향으로 연장된 수평연장층이 되는 것을 특징으로 한다.
상기 각 칩의 수평연장층끼리 전기적으로 접촉시키면서, 각 칩을 수직방향으로 적층하거나, 각 칩을 계단식으로 적층하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 웨이퍼 상태의 각 칩의 상면 둘레부중 일부구간에 내벽면이 경사진 제1수직홈을 형성한 후, 제1수직홈의 바닥 및 내벽면, 제1수직홈의 입구 외주면에 전도성물질을 도금하여 전기접속층을 형성하는 단계와; 웨이퍼 상태의 각 칩의 저면 둘레부중 제1수직홈과 일치하지 않는 구간에 걸쳐 내벽면이 경사진 제2수직홈을 형성한 후, 제2수직홈의 바닥 및 내벽면, 제2수직홈의 입구 외주면에 전도성물질을 도금하여 전기접속층을 형성하는 단계와; 동일한 사선을 이루는 상기 제1수직홈의 내벽면과, 제2수직홈의 내벽면을 따라 소잉을 실시하여, 평행사변형 형태의 칩으로 분리되는 단계와; 분리된 각 칩을 기판상에 탑재시키기 위하여, 각 칩을 전기접속층끼리 전기적으로 연결시키면서 적층하는 단계; 로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법을 제공한다.
상기 제1수직홈의 입구 외주면에 도금된 전도성물질은 각 칩의 상면테두리에 형성되면서 전기접속층의 상부 수평층이 되고, 상기 제1수직홈의 내벽면에 도금된 전도성물질은 각 칩의 경사진 측면에 형성되면서 전기접속층의 수직층이 되며, 상기 제2수직홈의 입구 외주면에 도금된 전도성물질은 각 칩의 저면 테두리에 형성되면서 전기접속층의 하부 수평층이 되고, 상기 제2수직홈의 내벽면에 도금된 전도성물질은 각 칩의 경사진 측면에 형성되면서 전기접속층의 수직층이 되는 것을 특징으로 한다.
상기 적층되는 칩들중 위쪽에 적층되는 칩의 수직층과 하부 수평층이 아래쪽에 적층되는 칩의 상부 수평층과 수직층에 각각 접촉하며 전기적으로 연결되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 기판상에 칩을 적층하되, 웨이퍼 상태에서 각 칩에 도금을 실시하여 전기접촉층을 미리 형성한 다음, 칩을 적층하도록 함으로써, 기존의 관통 실리콘 비아를 통한 전기적 적층 연결 방법과 와이어 본딩을 통한 전기적 적층 연결 방법에 비하여 단순한 구조를 가지면서도 칩간의 전기적 연결이 손쉽게 이루어질 수 있다.
또한, 전도성범프 등과 같은 별도의 전기적 매개수단 없이도 도금에 의한 전기접속층에 의하여 칩간의 전기적 연결이 용이하게 이루어질 수 있다.
또한, 적층되는 칩을 계단식으로 배열하여, 일측쪽에 배열되는 전기접속층끼리 통전되게 하는 동시에 타측쪽에 배열되는 전기접속층은 서로 접촉되지 않게 함으로써, 서로 접촉되지 않는 전기접속층은 칩에서 발생되는 열방출 기능을 수행하여, 열방출 효과를 크게 얻어낼 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
먼저, 본 발명에 따른 칩 적층형 패키지의 제1실시예를 첨부한 도 1 및 도 2를 참조로 설명하면 다음과 같다.
본 발명의 제1실시예에 따른 칩 적층형 패키지는 도 1 및 도 2의 단면도에서 보는 바와 같이, 기판(10)상에 다수의 칩(20a~20n)들이 적층되는 패키지로서, 적층되는 칩 구조를 보면 사방 측면이 경사진 구조로 제작되어 측면에서 보았을 때 사다리꼴 형상을 이루게 되고, 각 칩(20a~20n)에는 칩간의 전기적 연결을 위한 전기접속층(30)이 전도성물질을 도금하여 형성된다.
상기 전기접속층(30)은 각 칩(20a~20n)의 둘레방향을 따라 일정간격을 이루며 형성되는 것으로서, 각 칩(20a~20n)의 경사진 사방 측면에 전도성물질로 도금되는 수직층(32)과, 각 칩(20a~20n)의 상면 또는 하면 테두리에 전도성물질로 도금되는 수평층(34)이 일체로 연결된 구조로 형성된다.
상기 기판(10)상에 적층되는 칩(20a~20n)들중 가장 아래쪽 칩(20a)을 기판(10)상에 접착수단을 이용하여 적층 부착한 다음, 가장 아래쪽 칩(20a) 위에 다수개의 칩(20b~20n))을 접착수단을 이용하여 차례로 적층시킨다.
이와 같이, 도 1에 도시된 바와 같이 동일한 크기의 칩(20a~20n)들이 기판(10)상에 수직방향으로 적층되거나, 가장 아래쪽에 제일 큰 크기의 칩을 적층하는 동시에 가장 위쪽에 제일 작은 크기의 칩을 적층하여 각 칩(20a~20n)들이 기판(10)상에 계단을 이루며 적층된다.
본 발명의 제1실시예에 따르면, 기판(10)과 칩(20a)간의 전기적 연결 그리 고, 칩(20a~20n)들간의 전기적 연결을 솔더볼(40)의 리플로우를 통해 이루어지는 점에 특징이 있다.
즉, 상기와 같이 칩(20)들을 수직방향으로 적층하거나, 계단을 이루도록 적층한 후, 가장 위쪽 칩(20n)의 수평층(34)상에 솔더볼(40)을 융착시킨 다음, 상기 솔더볼(40)을 리플로우시킨다.
따라서, 액상의 솔더가 가장 위쪽 칩(20n)의 아래쪽에 적층된 칩(20a~20b))들의 각 전기접속층(30)을 따라 도포되는 동시에 기판(10)상의 전도성패턴(12)까지 도포되어 전기적으로 연결된다.
보다 상세하게는, 상기 액상의 솔더가 적층된 칩(20a~20b)들의 각 전기접속층(30)의 수평층(34) 및 수직층(32)을 따라 도포되는 동시에 가장 아래쪽 칩(20b)의 전기접속층(30)의 수직층(32)과 전기적으로 연결되도록 기판(10)상의 전도성패턴(12)까지 흘러서 도포되어진다.
이렇게 솔더볼(40)의 리플로우후, 경화 공정을 거치게 되면, 기판(10)의 전도성패턴(12) 및 칩(20)의 전기접속층(30)에 걸쳐 솔더볼(40)의 리플로우에 의한 솔더 흐름라인(42)이 형성되고, 이 솔더 흐름라인(42)에 의하여 기판(10)과 칩(20a)간의 전기적 연결 그리고, 칩(20a~20n)들간의 전기적 연결이 용이하게 이루어진다.
이와 같이, 제1실시예에 따른 패키지에 의하면 별도의 관통 실리콘 비아(TSV)를 형성하지 않고도, 각 칩들간의 적층 및 칩간의 전기적 연결을 단순한 구조로 손쉽게 이루어져 공정수 감소 및 원가절감을 도모할 수 있다.
여기서, 본 발명에 따른 칩 적층형 패키지의 제2실시예를 첨부한 도 3a 및 도 3d를 참조로 설명하면 다음과 같다.
첨부한 도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 칩 적층형 반도체 패키지 및 그 칩 적층 방법을 설명하는 단면도이다.
도 3a에 도시된 바와 같이, 칩 적층시 전기적 연결수단이 되는 전기접속층(30)을 형성하기 위하여, 웨이퍼(50) 상태의 각 칩(20) 둘레부에 내벽면이 경사진 트렌치(trench) 형태의 수직홈(52)을 형성한다.
이어서, 상기 수직홈(52)의 바닥 및 내벽면, 수직홈(52)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30)을 형성한다.
다음으로, 상기 수직홈(52)의 바닥면이 관통될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시한다.
이렇게 웨이퍼에 대한 백그라인딩을 실시하게 되면, 트렌치 형태의 수직홈(52)의 바닥면이 관통되는 상태가 되어, 결국 웨이퍼 상태의 칩들이 개개의 칩(20)으로 분리되어진다.
이와 같이 개개 단위로 분리된 각 칩(20a~20n)을 기판(10)상에 탑재시키기 위하여, 각 칩(20a~20n)의 전기접속층(30)을 전기적으로 연결시키면서 적층하게 된다.
이때, 상기 수직홈(52)의 입구 외주면에 도금된 전도성물질은 각 칩(20)의 상면 또는 하면 테두리에 형성되면서 전기접속층(30)의 수평층(34)이 되고, 상기 수직홈(52)의 내벽면에 도금된 전도성물질은 각 칩(20a~20n)의 경사진 측면에 형성 되면서 전기접속층(30)의 수직층(32)이 된다.
이렇게 구비된 칩(20a~20n)들을 수직방향으로 적층하거나, 일측으로 편심되게 하여 계단을 이루도록 적층한 후, 첨부한 도 3d에 도시된 바와 같이 제1실시예와 동일하게 가장 위쪽 칩(20n)의 수평층(34)상에 솔더볼(40)을 융착시킨 다음, 솔더볼(40)을 리플로우시킴으로써, 액상의 솔더가 아래쪽에 적층된 칩(20a)들의 각 전기접속층(30)을 따라 도포되는 동시에 기판(10)상의 전도성패턴(12)까지 도포되어, 기판(10)과 가장 아래쪽 칩(20a), 그리고 각 칩(20a~20n)들이 상호간에 전기적으로 연결될 수 있다.
본 발명의 제2실시예에 따르면, 칩 적층시 전기적 연결 방법을 솔더볼의 리플로우 방법을 사용하지 않고, 직접적으로 전기접속층(30)들을 통전 가능하게 접촉시켜 전기적으로 연결할 수 있다.
보다 상세하게는, 상기 칩(20a~20n)들을 일측방향으로 편심되면서 계단형으로 적층하는 경우, 계단을 이루며 적층되는 칩(20a~20n)들중 상부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수직층(32)과, 하부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수평층(34)이 서로 접촉되며 전기적으로 연결되도록 한다.
이때, 상기 칩(20a~20n)들을 일측방향으로 편심되면서 계단형으로 적층하는 경우, 각 칩(20a~20n)들의 타측면에 형성된 전기접속층(30)은 서로 접촉되지 않고 이격되어 전기적으로 분리된 상태가 되어, 칩에서 발생되는 열을 외부로 방출시키는 일종의 열방출수단으로서의 역할을 하게 된다.
한편, 첨부한 도 3c에 도시된 바와 같이 상기 칩(20a~20n)들을 일측방향으로 편심되면서 계단형으로 적층하되, 칩을 뒤집어서 적층하여 상부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수평층(32)과, 하부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수직층(34)을 전기적으로 연결시킬 수 있음은 물론이다.
이와 같이, 본 발명의 제2실시예에 따르면, 칩간의 전기적 연결이 도금층인 전기접속층을 통해 이루어지도록 함으로써, 기존에 칩에 관통 실리콘 비아를 형성하여 적층하는 방법 및 칩들을 와이어로 연결하는 방법 등에 비하여, 각 칩들간의 적층 및 칩간의 전기적 연결을 단순한 구조로 이루어져 공정수 감소 및 원가절감을 도모할 수 있고, 또한 칩에서 발생되는 열의 방출효과를 크게 얻어낼 수 있다.
여기서, 본 발명에 따른 칩 적층형 패키지의 제3실시예를 첨부한 도 4a 및 도 4d를 참조로 설명하면 다음과 같다.
첨부한 도 4a 내지 도 4d는 본 발명의 제3실시예에 따른 칩 적층형 반도체 패키지 및 칩 적층 방법을 설명하는 단면도이다.
도 4a 및 도 4b에서 보는 바와 같이, 칩 적층시 전기적 연결수단이 되는 전기접속층(30)을 형성하기 위하여, 웨이퍼(50) 상태의 각 칩 둘레부에 내벽면이 경사진 수직홈(52)을 형성하고, 상기 수직홈(52)의 바닥 및 내벽면, 수직홈(52)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30)을 형성한다.
이때, 상기 수직홈(52)의 입구 외주면에 도금된 전도성물질은 개개의 칩으로 분리되었을 때, 각 칩(20a~20n)의 상면 또는 하면 테두리에 형성되면서 전기접속 층(30)의 수평층(34)으로 형성되고, 또한 상기 수직홈(52)의 내벽면에 도금된 전도성물질은 개개의 칩으로 분리되었을 때, 각 칩(20a~20n)의 경사진 측면에 형성되면서 전기접속층(30)의 수직층(32)으로 형성되며, 또한 상기 상기 수직홈(52)의 바닥면에 도금된 전도성물질은 개개의 칩으로 분리되었을 때, 수평층(34)으로부터 외측방향으로 연장되는 수평연장층(36)으로 형성된다.
이어서, 제3실시예에 따르면, 전기접속층(30)이 형성된 수직홈(52)의 내부에 전기접속층(30)을 감싸주도록 절연물질(38)이 충진되는 바, 이 절연물질(38)은 개개의 칩으로 분리되었을 때 수직층(32)과 수평연장층(36)의 표면에 도포되는 상태가 되어, 수직층(32)과 수평연장층(36)을 포함하는 전기접속층(30)에 습기가 침투하는 것을 차단하는 동시에 산화되는 현상을 방지하는 역할을 하게 된다.
다음으로, 도 4a에 도시된 바와 같이 상기 수직홈(52)의 바닥면에 도금된 전기접속층(30)이 노출될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시한 다음, 상기 수직홈(52) 및 절연물질(38)의 중심을 따라 상하방향으로 소잉을 진행하여 개개의 칩으로 분리시키게 된다.
또는, 도 4b에 도시된 바와 같이 상기 수직홈(52) 및 절연물질(38)의 중심을 따라 상하방향으로 소잉을 진행한 후, 상기 수직홈(52)의 바닥면에 도금된 전기접속층(30)이 노출될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시하여, 개개의 칩으로 분리시키게 된다.
이에, 분리된 각 칩(20)을 기판(10)상에 탑재시키기 위하여, 각 칩(20)의 전기접속층(30)을 전기적으로 연결시키면서 적층하게 된다.
본 발명의 제2실시예에 따르면, 도 4c 및 도 4d에 도시된 바와 같이 상기 각 칩(20a~20n)의 수평연장층(36)끼리 전기적으로 접촉시키면서 각 칩(20a~20n)을 수직방향으로 적층하거나, 각 칩(20a~20n)을 계단식으로 적층하게 된다..
마찬가지로, 본 발명의 제3실시예에 따르면 칩간의 전기적 연결이 도금층인 전기접속층을 통해 이루어지도록 함으로써, 기존에 칩에 관통 실리콘 비아를 형성하여 적층하는 방법 및 칩들을 와이어로 연결하는 방법 등에 비하여, 각 칩들간의 적층 및 칩간의 전기적 연결을 단순한 구조로 이루어져 공정수 감소 및 원가절감을 도모할 수 있고, 또한 절연물질을 충진 도포하여 전기접속층간의 쇼트 방지 및 산화 방지를 도모할 수 있다.
여기서, 본 발명에 따른 칩 적층형 패키지의 제4실시예를 첨부한 도 5a 및 도 5c를 참조로 설명하면 다음과 같다.
첨부한 도 5a 내지 도 5c는 본 발명의 제4실시예에 따른 칩 적층형 반도체 패키지 및 칩 적층 방법을 설명하는 단면도이다.
본 발명의 제4실시예에 따르면, 칩 적층시 전기적 연결수단이 되는 전기접속층(30a,30b)이 칩의 양측에 대층 구조로 형성된 점에 특징이 있다.
이를 위해, 웨이퍼(50) 상태의 각 칩의 상면 둘레부중 일부구간에 내벽면이 경사진 제1수직홈(52a)을 형성한 후, 제1수직홈(52a)의 바닥 및 내벽면, 제1수직홈(52a)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30a)을 형성하게 된다.
또한, 웨이퍼를 뒤집은 다음, 웨이퍼(50) 상태의 각 칩(20)의 저면 둘레부중 제1수직홈(52a)과 일치하지 않는 구간에 걸쳐 내벽면이 경사진 제2수직홈(52b)을 형성하고, 이 제2수직홈(52b)의 바닥 및 내벽면, 그리고 제2수직홈(52b)의 입구 외주면에 걸쳐 전도성물질을 도금하여 전기접속층(30a)을 형성하게 된다.
이어서, 칩 분리 단계로서, 동일한 사선을 이루는 상기 제1수직홈(52a)의 내벽면과, 제2수직홈(52b)의 내벽면을 따라 소잉을 실시함으로써, 평행사변형의 단면 형상을 갖는 칩으로 분리된다.
이때, 개개의 칩으로 분리되었을 때, 상기 제1수직홈(52a)의 입구 외주면에 도금된 전도성물질은 각 칩(20)의 상면테두리에 형성되면서 전기접속층(30a)의 상부 수평층(34a)으로 형성되고, 상기 제1수직홈(52a)의 내벽면에 도금된 전도성물질은 각 칩(20)의 경사진 측면에 형성되면서 전기접속층(30a)의 수직층(32a)으로 형성되며, 또한 상기 제2수직홈(52b)의 입구 외주면에 도금된 전도성물질은 각 칩(20)의 저면 테두리에 형성되면서 전기접속층(30b)의 하부 수평층(34b)으로 형성되고, 상기 제2수직홈(52b)의 내벽면에 도금된 전도성물질은 각 칩(20)의 경사진 측면에 형성되면서 전기접속층(30b)의 수직층(32b)으로 형성된다.
이렇게 분리된 개개의 칩(20a~20n)을 기판(10)상에 탑재시키기 위하여, 각 칩(20a~20n))을 전기접속층(30a,30b)끼리 전기적으로 접촉시키면서 적층하게 된다.
본 발명의 제4실시예에 따르면, 첨부한 도 5c에 도시된 바와 같이 제1실시예와 동일하게 가장 위쪽 칩(20n)의 수평층(34)상에 솔더볼(40)을 융착시킨 다음, 솔더볼(40)을 리플로우시켜서, 상기 기판(10)과 가장 아래쪽 칩(20a), 그리고 각 칩(20a~20n)들을 전기적으로 연결시킬 수 있다.
또한, 직접적으로 전기접속층(30)들을 통전 가능하게 접촉시켜 전기적으로 연결할 수 있는 바, 예를 들어, 상기 적층되는 칩(20)들중 가장 위쪽에 적층되는 칩(20n)의 수직층(32a)과 하부 수평층(34b)을 아래쪽에 적층되는 칩(20a)의 상부 수평층(34a)과 수직층(32b)에 각각 접촉시키며 적층하여 전기적으로 연결시킬 수 있다.
이와 같이, 본 발명의 제4실시예도 칩간의 전기적 연결이 도금층인 전기접속층을 통해 이루어지도록 함으로써, 기존에 칩에 관통 실리콘 비아를 형성하여 적층하는 방법 및 칩들을 와이어로 연결하는 방법 등에 비하여, 각 칩들간의 적층 및 칩간의 전기적 연결을 단순한 구조로 이루어져 공정수 감소 및 원가절감을 도모할 수 있다.
도 1 및 도 2는 본 발명에 따른 칩 적층형 반도체 패키지 제1실시예를 나타내는 단면도,
도 3a 내지 도 3d는 본 발명에 따른 칩 적층형 반도체 패키지의 제2실시예에 따른 칩 적층 방법을 설명하는 단면도,
도 4a 내지 도 4d는 본 발명에 따른 칩 적층형 반도체 패키지의 제3실시예에 따른 칩 적층 방법을 설명하는 단면도,
도 5a 내지 도 5c는 본 발명에 따른 칩 적층형 반도체 패키지의 제4실시예에 따른 칩 적층 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 ; 전도성패턴
20a~20n : 칩 30 : 전기접속층
30a,30b : 전기접속층 32 : 수직층
32a,32b : 수직층 34 : 수평층
34a : 상부수평층 34b : 하부수평층
36 : 수평연장층 38 : 절연물질
40 : 솔더볼 42 : 솔더 흐름라인
50 : 웨이퍼 52 : 수직홈
52a : 제1수직홈 52b : 제2수직홈

Claims (14)

  1. 기판(10)과;
    사방 측면이 경사진 구조로 제작되어, 상기 기판(10)상에 전기접속층(30)에 의하여 전기적으로 연결되며 적층되는 다수개의 칩(20a~20n)과;
    상기 각 칩(20a~20n)의 경사진 사방 측면에 전도성물질로 도금되는 수직층(32)과, 각 칩(20)의 상면 또는 하면 테두리에 전도성물질로 도금되는 수평층(34)이 일체로 연결된 구성으로서, 칩(20a~20n)의 둘레방향을 따라 일정간격을 이루며 형성되는 다수의 전기접속층(30);
    을 포함하여 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 다수개의 칩(20a~20n)들이 수직방향으로 적층되거나, 계단을 이루며 적층되고, 각 칩(20a~20n)의 전기접속층(30)은 솔더볼(40)의 리플로우에 의한 솔더 흐름라인(42)에 의하여 전기적으로 연결되는 것을 특징으로 하는 칩 적층형 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 다수개의 칩(20a~20n)들은 일측방향으로 편심되면서 계단형으로 적층되고, 계단을 이루며 적층되는 칩(20a~20n)들중 상부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수직층(32)과, 하부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수평층(34)이 서로 접촉되며 전기적으로 연결되고, 상부쪽 칩 및 하부쪽 칩의 타측면에 형성된 전기접속층(30)끼리는 이격되며 전기적으로 분리되어 열방출수단이 되는 것을 특징으로 하는 칩 적층형 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 각 칩(20a~20n)의 측면에 형성된 전기접속층(30)의 수직층(32)의 하단에는 외측방향으로 연장되는 수평연장층(36)이 일체로 형성되고, 상기 수직층(32)과 수평연장층(36)의 표면에는 절연물질(38)이 도포된 것을 특징으로 하는 칩 적층형 반도체 패키지.
  5. 웨이퍼(50) 상태의 각 칩(20a~20n) 둘레부에 내벽면이 경사진 수직홈(52)을 형성하는 단계와;
    상기 수직홈(52)의 바닥 및 내벽면, 수직홈(52)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30)을 형성하는 단계와;
    상기 수직홈(52)의 바닥면이 관통될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시하여, 개개의 칩으로 분리시키는 단계;
    분리된 각 칩을 기판상에 탑재시키기 위하여, 각 칩(20a~20n)의 전기접속층(30)을 전기적으로 연결시키면서 적층하는 단계;
    로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
  6. 청구항 5에 있어서,
    상기 수직홈(52)의 입구 외주면에 도금된 전도성물질은 각 칩(20)의 상면 또는 하면 테두리에 형성되면서 전기접속층(30)의 수평층(34)이 되고, 상기 수직홈(52)의 내벽면에 도금된 전도성물질은 각 칩(20)의 경사진 측면에 형성되면서 전기접속층(30)의 수직층(32)이 되는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
  7. 청구항 5에 있어서,
    상기 칩(20a~20n)들을 수직방향으로 적층하거나, 일측으로 편심되게 하여 계단을 이루도록 적층한 후, 가장 위쪽 칩(20n)의 수평층(34)상에 솔더볼(40)을 융착시키는 단계와;
    상기 솔더볼(40)을 리플로우시켜서, 액상의 솔더가 아래쪽에 적층된 칩(20b~20a)들의 각 전기접속층(30)을 따라 도포되는 동시에 기판(10)상의 전도성패턴(12)까지 도포되어 전기적으로 연결되는 단계;
    를 더 포함하는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
  8. 청구항 5에 있어서,
    상기 칩(20a~20n)들을 일측방향으로 편심되면서 계단형으로 적층하는 경우, 계단을 이루며 적층되는 칩(20a~20n)들중 상부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수직층(32)과, 하부쪽에 적층되는 칩의 일측면에 형성된 전기접속층(30)의 수평층(34)이 서로 접촉되며 전기적으로 연결되는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
  9. 웨이퍼(50) 상태의 각 칩(20a~20n) 둘레부에 내벽면이 경사진 수직홈(52)을 형성하는 단계와;
    상기 수직홈(52)의 바닥 및 내벽면, 수직홈(52)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30)을 형성하는 단계와;
    전기접속층(30)이 형성된 수직홈(52)의 내부에 절연물질(38)을 충진시키는 단계와;
    상기 수직홈(52)의 바닥면에 도금된 전기접속층(30)이 노출될 때까지, 상기 웨이퍼(50)의 저면에 대한 백그라인딩을 실시하는 단계와;
    상기 수직홈(52) 및 절연물질(38)의 중심을 따라 상하방향으로 소잉을 진행하여 개개의 칩으로 분리시키는 단계;
    분리된 각 칩(20)을 기판(10)상에 탑재시키기 위하여, 각 칩(20)의 전기접속층(30)을 전기적으로 연결시키면서 적층하는 단계와;
    로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
  10. 청구항 9에 있어서,
    상기 수직홈(52)의 입구 외주면에 도금된 전도성물질은 각 칩(20a~20n)의 상면 또는 하면 테두리에 형성되면서 전기접속층(30)의 수평층(34)이 되고, 상기 수직홈(52)의 내벽면에 도금된 전도성물질은 각 칩(20a~20n)의 경사진 측면에 형성되면서 전기접속층(30)의 수직층(32)이 되며, 상기 수직홈(52)의 바닥면에 도금된 전도성물질은 수평층(34)으로부터 외측방향으로 연장된 수평연장층(36)이 되는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
  11. 청구항 10에 있어서,
    상기 각 칩(20a~20n)의 수평연장층(36)끼리 전기적으로 접촉시키면서, 각 칩(20a~20n)을 수직방향으로 적층하거나, 각 칩(20a~20n)을 계단식으로 적층하는 것을 특징으로 한다.
  12. 웨이퍼(50) 상태의 각 칩의 상면 둘레부중 일부구간에 내벽면이 경사진 제1수직홈(52a)을 형성한 후, 제1수직홈(52a)의 바닥 및 내벽면, 제1수직홈(52a)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30a)을 형성하는 단계와;
    웨이퍼(50) 상태의 각 칩의 저면 둘레부중 제1수직홈(52a)과 일치하지 않는 구간에 걸쳐 내벽면이 경사진 제2수직홈(52b)을 형성한 후, 제2수직홈(52b)의 바닥 및 내벽면, 제2수직홈(52b)의 입구 외주면에 전도성물질을 도금하여 전기접속층(30b)을 형성하는 단계와;
    동일한 사선을 이루는 상기 제1수직홈(52a)의 내벽면과, 제2수직홈(52b)의 내벽면을 따라 소잉을 실시하여, 평행사변형의 단면 형상을 갖는 칩으로 분리되는 단계와;
    분리된 각 칩(20a~20n)을 기판(10)상에 탑재시키기 위하여, 각 칩(20a~20n)을 전기접속층(30a,30b)끼리 전기적으로 연결시키면서 적층하는 단계와;
    로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
  13. 청구항 12에 있어서,
    상기 제1수직홈(52a)의 입구 외주면에 도금된 전도성물질은 각 칩(20a~20n)의 상면테두리에 형성되면서 전기접속층(30a)의 상부 수평층(34a)이 되고, 상기 제1수직홈(52a)의 내벽면에 도금된 전도성물질은 각 칩(20a~20n)의 경사진 측면에 형성되면서 전기접속층(30a)의 수직층(32a)이 되며, 상기 제2수직홈(52b)의 입구 외주면에 도금된 전도성물질은 각 칩(20a~20n)의 저면 테두리에 형성되면서 전기접속층(30b)의 하부 수평층(34b)이 되고, 상기 제2수직홈(52b)의 내벽면에 도금된 전도성물질은 각 칩(20a~20n)의 경사진 측면에 형성되면서 전기접속층(30b)의 수직층(32b)이 되는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
  14. 청구항 12에 있어서,
    상기 적층되는 칩(20a~20n)들중 위쪽에 적층되는 칩의 수직층(32a)과 하부 수평층(34b)이 아래쪽에 적층되는 칩의 상부 수평층(34a)과 수직층(32b)에 각각 접촉하며 전기적으로 연결되는 것을 특징으로 하는 칩 적층형 반도체 패키지의 칩 적층 방법.
KR1020090093655A 2009-10-01 2009-10-01 칩 적층형 반도체 패키지 및 이의 칩 적층 방법 KR101060118B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090093655A KR101060118B1 (ko) 2009-10-01 2009-10-01 칩 적층형 반도체 패키지 및 이의 칩 적층 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090093655A KR101060118B1 (ko) 2009-10-01 2009-10-01 칩 적층형 반도체 패키지 및 이의 칩 적층 방법

Publications (2)

Publication Number Publication Date
KR20110036146A true KR20110036146A (ko) 2011-04-07
KR101060118B1 KR101060118B1 (ko) 2011-08-29

Family

ID=44044146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090093655A KR101060118B1 (ko) 2009-10-01 2009-10-01 칩 적층형 반도체 패키지 및 이의 칩 적층 방법

Country Status (1)

Country Link
KR (1) KR101060118B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321914A (zh) * 2014-07-08 2016-02-10 三星电子株式会社 芯片及使用该芯片的芯片堆叠封装件
CN117116922A (zh) * 2023-10-09 2023-11-24 星科金朋半导体（江阴）有限公司 封装结构及封装方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101959395B1 (ko) 2012-07-06 2019-03-18 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081301A (ja) 2005-09-16 2007-03-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US20090184414A1 (en) * 2008-01-22 2009-07-23 Chang Jun Park Wafer level chip scale package having an enhanced heat exchange efficiency with an emf shield and a method for fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321914A (zh) * 2014-07-08 2016-02-10 三星电子株式会社 芯片及使用该芯片的芯片堆叠封装件
CN117116922A (zh) * 2023-10-09 2023-11-24 星科金朋半导体（江阴）有限公司 封装结构及封装方法

Also Published As

Publication number Publication date
KR101060118B1 (ko) 2011-08-29

Similar Documents

Publication Publication Date Title
US10832942B2 (en) Non-embedded silicon bridge chip for multi-chip module
US9640518B2 (en) Semiconductor package with package-on-package stacking capability and method of manufacturing the same
TWI556400B (zh) 堆疊式扇出半導體晶片
KR101729378B1 (ko) 반도체 디바이스 및 반도체 디바이스 제조 방법
JP4575782B2 (ja) ３次元デバイスの製造方法
TWI389183B (zh) 堆疊半導體晶片之方法與裝置
US9018040B2 (en) Power distribution for 3D semiconductor package
US10446526B2 (en) Face-to-face semiconductor assembly having semiconductor device in dielectric recess
US11810862B2 (en) Electronic package and manufacturing method thereof
EP2880684B1 (en) Microelectronic assembly
KR101046253B1 (ko) Ｔｓｖ를 이용한 적층 칩 반도체 패키지
KR20110036150A (ko) 열방출 수단을 갖는 적층 칩 반도체 패키지
KR101060118B1 (ko) 칩 적층형 반도체 패키지 및 이의 칩 적층 방법
KR101494411B1 (ko) 반도체패키지 및 이의 제조방법
KR100983471B1 (ko) 반도체 장치 및 그 제조 방법
KR101099587B1 (ko) Ｔｓｖ를 이용한 적층 칩 반도체 패키지
TWI611530B (zh) 具有散熱座之散熱增益型面朝面半導體組體及製作方法
CN112397497A (zh) 半导体封装件
JP2004228142A (ja) 半導体素子およびマルチチップパッケージ
KR100984729B1 (ko) 반도체 장치 및 그 제조 방법
CN115020373B (zh) 一种扇出型封装结构及其制造方法
KR101150464B1 (ko) 반도체 소자 및 그 형성 방법
KR20090011951A (ko) 반도체 패키지 및 그의 제조 방법
TW202044426A (zh) 半導體裝置封裝及其製造方法
KR20120126723A (ko) 반도체 소자 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140805

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150804

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160802

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170816

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190813

Year of fee payment: 9