KR20110030295A - 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 Download PDF

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시게루 나카지마
카즈히데 하세베
히데타미 야에가시
에이이치 니시무라
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도쿄엘렉트론가부시키가이샤
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Abstract

(과제) SWP에 있어서, 측벽부의 형상의 대칭성을 높이고, 피에칭막을 에칭할 때의 가공 정밀도를 향상시킬 수 있는 마스크 패턴의 형성 방법을 제공한다.
(해결 수단) 기판상의 피에칭막의 위에 형성된 실리콘막으로 이루어지는 제1 라인부가 배열된 실리콘막 패턴의 표면을 등방적으로 피복하도록, 카본막을 성막하는 성막 공정(S18)과, 카본막을 제1 라인부의 상부로부터 제거함과 함께 제1 라인부의 측벽부로서 잔존하도록, 카본막을 에치백하는 에치백 공정(S19)과, 제1 라인부를 제거하여, 측벽부가 배열된 마스크 패턴을 형성하는 실리콘막 제거 공정(S20)을 갖는다.

Description

마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 {MASK PATTERN FORMING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법 및 이에 포함되는 마스크 패턴의 형성 방법에 관한 것이다.
반도체 디바이스의 고집적화에 수반하여, 제조 프로세스에 요구되는 배선이나 분리폭의 패턴은 미세화되는 경향이 있다. 이러한 미세한 패턴(이하, 「미세 패턴」이라고 함)은, 포토리소그래피 기술을 이용하여 레지스트 패턴을 형성하고, 레지스트 패턴을 마스크 패턴으로 이용하여 하지(下地)의 각종 박막을 에칭함으로써 형성된다. 마스크 패턴을 형성하기 위해서는 포토리소그래피 기술이 중요하며, 최근의 반도체 디바이스의 미세화는 포토리소그래피 기술의 해상(resolution) 한계 이하를 요구하기까지 이르고 있다.
이러한 포토리소그래피 기술의 해상 한계 이하의 미세한 마스크 패턴을 형성하는 방법으로서, 소위 더블 패터닝법(더블 패터닝 프로세스)이 있다. 더블 패터닝법은, 제1 마스크 패턴 형성 스텝과, 이 제1 마스크 패턴 형성 스텝의 후에 행해지는 제2 마스크 패턴 형성 스텝의 2단계의 패터닝을 행함으로써, 1회의 패터닝으로 에칭 마스크를 형성하는 경우보다 미세한 간격을 형성하는 것이다.
또한, 어떤 패턴의 양측에 형성한 측벽부를 마스크로서 사용하는 SWP(Side Wall Process)법에 의해, 원래의 레지스트 패턴보다도 미세한 피치를 갖는 마스크 패턴을 형성하는 방법도 알려져 있다. 이 방법은, 우선 포토레지스트막을 성막하여 라인부가 배열된 레지스트 패턴을 형성하고, 이 레지스트 패턴의 표면을 등방적으로(isotropically) 피복하도록 실리콘 산화막 등을 형성한 후, 레지스트 패턴의 측벽을 피복하는 측벽부에만 실리콘 산화막이 남도록 에치백(etchback)하고, 이 후, 포토레지스트막의 패턴을 제거하여, 남은 측벽부인 실리콘 산화막을 마스크 패턴으로 하는 것이다(예를 들면, 특허문헌 1 참조).
일본공개특허공보 2009-16813호
그런데, 상기한 바와 같이, 레지스트 패턴의 표면을 피복하도록 실리콘 산화막을 성막하는 성막 프로세스를 SWP에 조합하는 경우, 다음과 같은 문제가 있다.
마스크 패턴을 구성하는 측벽부를 레지스트 패턴의 측벽으로서 형성하는 경우, 레지스트 패턴을 트리밍(trimming)하는 공정, 실리콘 산화막을 성막하는 공정, 또는 실리콘 산화막을 에치백하는 공정에 있어서, 레지스트 패턴을 구성하는 라인부의 선단이 끝으로 갈수록 가늘어지기 때문에, 라인부의 양측의 측벽부가 라인부의 중심을 향하여 구부려져 버려, 게의 집게다리 같이 비(非)대칭적인 형상이 되어 버리는 경우가 있다. 비대칭적인 형상의 측벽부를 이용하여 피(被)에칭막을 에칭하는 경우에는, 그 전에 측벽부의 선단만을 형상 가공하여 대칭적인 형상으로 하는, 네일 클린(nail clean)이라고도 불리는 형상 가공 공정을 추가해야 하는 경우가 있다. 또한, 형상 가공 공정을 행해도 여전히 측벽부가 비대칭인 형상을 갖고 있는 경우에는, 측벽부의 아래쪽의 막을 에칭할 때의 가공 정밀도가 저하되는 경우가 있다.
또한, 실리콘 산화막을 측벽부로서 사용하는 경우, 실리콘 산화막에 대한 피에칭막의 에칭 레이트의 비(선택비)를 높게 할 수 없기 때문에, 실리콘 산화막의 막두께를 크게 하지 않으면 안 되는 경우가 있다. 그 경우, 측벽부의 폭 치수도 커지기 때문에, 측벽부로 이루어지는 마스크 패턴의 라인폭 및 스페이스폭을 작게 하는 것이 곤란한 경우가 있다.
본 발명은 상기의 점을 감안하여 이루어진 것으로, SWP에 있어서, 측벽부의 형상의 대칭성을 높이고, 피에칭막을 에칭할 때의 가공 정밀도를 향상시킬 수 있는 마스크 패턴의 형성 방법을 제공한다.
상기의 과제를 해결하기 위해 본 발명에서는, 다음에 서술하는 각 수단을 강구한 것을 특징으로 하는 것이다.
본 발명에 따른 마스크 패턴의 형성 방법은, 기판상의 피에칭막의 위에 형성된 실리콘막으로 이루어지는 제1 라인부가 배열된 실리콘막 패턴의 표면을 등방적으로 피복하도록, 카본막을 성막하는 성막 공정과, 상기 카본막을 상기 제1 라인부의 상부로부터 제거함과 함께, 상기 제1 라인부의 측벽부로서 잔존하도록, 상기 카본막을 에치백하는 에치백 공정과, 상기 제1 라인부를 제거하여, 상기 측벽부가 배열된 마스크 패턴을 형성하는 실리콘막 제거 공정을 갖는다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 본 발명에 따른 마스크 패턴의 형성 방법을 행하여 형성한 상기 마스크 패턴을 이용하여, 상기 피에칭막으로 이루어지는 패턴을 형성하는 피에칭막 패턴 형성 공정을 갖는다.
본 발명에 따르면, 마스크 패턴을 형성하여 SWP를 행하는 경우에 있어서, 측벽부의 형상의 대칭성을 높이고, 피에칭막을 에칭할 때의 가공 정밀도를 향상시킬 수 있다.
도 1은 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다.
도 2a는 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 반도체 기판의 구조를 모식적으로(schematically) 나타내는 단면도(그의 1)이다.
도 2b는 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 반도체 기판의 구조를 모식적으로 나타내는 단면도(그의 2)이다.
도 2c는 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 반도체 기판의 구조를 모식적으로 나타내는 단면도(그의 3)이다.
도 3은 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법에 있어서 사용하는 성막 장치의 구성을 모식적으로 나타내는 종단면도이다.
도 4는 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법에 있어서 사용하는 성막 장치의 구성을 모식적으로 나타내는 횡단면도이다.
도 5는 실시 형태에 따른 마스크 패턴의 형성 방법을 설명하기 위한 도면으로, 피에칭막을 성막할 때의 가스의 공급의 타이밍을 나타내는 타이밍 차트이다.
도 6은 실시예에서 성막 공정을 행한 후의 패턴을 촬영한 사진 및 사진을 설명하는 도면이다.
도 7은 실시예에서 에치백 공정을 행한 후의 패턴을 촬영한 사진 및 사진을 설명하는 도면이다.
도 8은 실시예에서 실리콘막 제거 공정을 행한 후, 추가로 피에칭막 에칭 공정 및 카본막 제거 공정을 행한 후의 패턴을 촬영한 사진 및 사진을 설명하는 도면이다.
도 9는 비교예에서 레지스트 패턴의 표면을 피복하도록 실리콘 산화막을 성막한 후의 패턴을 촬영한 사진 및 사진을 설명하는 도면이다.
(발명을 실시하기 위한 형태)
다음으로, 본 발명을 실시하기 위한 형태에 대해서 도면과 함께 설명한다.
(실시 형태)
도 1 내지 도 4를 참조하여, 본 발명의 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법을 설명한다.
처음에, 도 1 내지 도 2c를 참조하여, 본 발명의 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법을 설명한다.
도 1은, 본 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다. 도 2a 내지 도 2c는, 본 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 반도체 기판의 구조를 모식적으로 나타내는 단면도이다. 또한, 도 1의, 스텝 S11 내지 스텝 S22의 각각의 공정이 행해진 후의 반도체 기판의 구조는, 도 2a(a) 내지 도 2c(l)의 각각의 단면도에서 나타나는 구조에 대응한다.
본 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법은, 도 1에 나타내는 바와 같이, 적층 공정(스텝 S11), 유기막 패턴 형성 공정(스텝 S12 및 스텝 S13), 제1 패턴 형성 공정(스텝 S14 내지 스텝 S17), 성막 공정(스텝 S18), 에치백 공정(스텝 S19), 실리콘막 제거 공정(스텝 S20), 피에칭막 에칭 공정(스텝 S21) 및, 카본막 제거 공정(스텝 S22)을 포함한다.
유기막 패턴 형성 공정(스텝 S12 및 스텝 S13)은 유기막 형성 공정(스텝 S12) 및 패터닝 공정(스텝 S13)을 포함한다. 제1 패턴 형성 공정(스텝 S14 내지 스텝 S17)은, 트리밍 공정(스텝 S14), 반사 방지막 에칭 공정(스텝 S15), 실리콘막 에칭 공정(스텝 S16) 및, 반사 방지막 제거 공정(스텝 S17)을 포함한다.
또한, 적층 공정(스텝 S11)에서 실리콘막 제거 공정(스텝 S20)까지가, 본 실시 형태에 따른 마스크 패턴의 형성 방법에 상당한다.
스텝 S11은, 반도체 기판(101)상에, 피에칭막(102), 실리콘막(103) 및, 반사 방지막(104)을 순차로 적층하는 공정이다. 도 2a(a)는, 스텝 S11이 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
스텝 S11에서는, 도 2a(a)에 나타내는 바와 같이, 반도체 기판(101)상에, 아래로부터 순서대로 피에칭막(102), 실리콘막(103), 반사 방지막(104)을 적층한다. 피에칭막(102)은 패턴이 형성되고, 그 후 반도체 기판(101)에 여러 가지의 가공 공정을 행하는 경우의 마스크로서 기능한다. 실리콘막(103)은 제1 라인부가 배열된 실리콘막 패턴이 형성되고, 제1 라인부의 측벽부로서 카본막으로 이루어지는 마스크 패턴을 형성하기 위한 것이다. 반사 방지막(104)은, 그의 위에 형성되는 포토레지스트막(105)의 포토리소그래피를 행할 때의 반사 방지막(BARC: Bottom Anti-Reflecting Coating)이다.
또한, 반도체 기판(101)은 반도체, 예를 들면, 실리콘 기판만을 나타내는 것이 아니라, 반도체 기판 내, 또는 반도체 기판상에 형성된 반도체 소자나 집적 회로 패턴에 대응한 도전막, 이들을 절연하는 층간 절연막이 형성된 구조체를 포함한다고 정의한다.
피에칭막(102)의 재질은 특별히 한정되는 것이 아니지만, 예를 들면 질화 실리콘(SiN)을 포함하는 막을 이용할 수 있다. 또한, 피에칭막(102)의 두께는, 특별히 한정되는 것은 아니고, 예를 들면 10∼1000㎚로 할 수 있다.
실리콘막(103)으로서, 예를 들면 어모퍼스 실리콘, 폴리실리콘을 포함하는 막을 이용할 수 있다. 또한, 실리콘막(103)의 두께는, 특별히 한정되는 것이 아니고, 예를 들면 50∼1000㎚로 할 수 있다.
반사 방지막(104)의 재질은, 특별히 한정되는 것이 아니고, 예를 들면 스핀 온(spin-on)에 의해 성막된 열경화성 수지나 가교제를 포함하는 광범한 유기계의 재료를 이용할 수 있다. 또한, 반사 방지막(104)의 두께는, 특별히 한정되는 것이 아니고, 예를 들면 20∼150㎚로 할 수 있다.
스텝 S12는 반사 방지막(104)상에 포토레지스트막(105)을 성막하는 공정이다. 도 2a(b)는, 스텝 S12가 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
포토레지스트막(105)의 재질은, 예를 들면 ArF 레지스트를 이용할 수 있다. 또한, 포토레지스트막(105)의 두께는, 특별히 한정되는 것은 아니고, 예를 들면 50∼200㎚로 할 수 있다.
다음으로, 스텝 S13의 패터닝 공정을 행한다. 스텝 S13에서는, 성막된 포토레지스트막(105)을 노광, 현상하여 포토레지스트막(105)으로 이루어지는 레지스트 패턴(105a)을 형성한다. 또한, 도 2a(c)는, 스텝 S13이 행해진 후의 미세 패턴의 구조를 나타내는 단면도이다.
도 2a(c)에 나타내는 바와 같이, 포토레지스트막(105)으로 이루어지고, 라인폭(L2) 및 스페이스폭(S2)을 갖는 제2 라인부가 배열된 레지스트 패턴(105a)이 형성된다. 레지스트 패턴(105a)은 반사 방지막(104)을 에칭하는 공정에 있어서의 마스크로서 기능한다. 레지스트 패턴(105a)의 라인폭(L2) 및 스페이스폭(S2)은, 특별히 한정되는 것이 아니고, 모두 예를 들면 40㎚로 할 수 있다.
다음으로, 스텝 S14의 트리밍 공정을 행한다. 스텝 S14에서는, 포토레지스트막(105)으로 이루어지는 레지스트 패턴(105a)을 트리밍 처리하여, 포토레지스트막(105)으로 이루어지는 레지스트 패턴(105b)을 형성한다. 또한, 도 2a(d)는, 스텝 S14가 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
또한, 트리밍 처리는, 본 발명에서의 형상 가공 공정에 있어서의 형상을 가공하는 처리에 상당하며, 슬리밍(sliming) 처리라고도 한다.
트리밍 처리의 방법은 특별히 한정되는 것이 아니며, 트리밍 처리 조건의 일 예는 산소 라디칼, 또는 오존 가스를 포함하는 분위기 중, 온도가 실온∼100℃이다. 또한, 도 2a(c) 및 도 2a(d)에 나타내는 바와 같이, 트리밍 처리되어 만들어지는 레지스트 패턴(105b)의 라인폭(L3)은, 트리밍 처리를 행하기 전의 레지스트 패턴(105a)의 라인폭(L2)에 비하여 가늘어지기 때문에, 레지스트 패턴(105b)의 라인폭(L3) 및 스페이스폭(S3)과, 레지스트 패턴(105a)의 라인폭(L2) 및 스페이스폭(S2)과의 대소 관계는 L3＜L2, S3＞S2가 된다. L3 및 S3의 값은 특별히 한정되는 것이 아니고, 예를 들면 L3을 20㎚, S3을 60㎚로 할 수 있다.
다음으로, 스텝 S15의 반사 방지막 에칭 공정을 행한다. 스텝 S15에서는, 트리밍한 레지스트 패턴(105b)을 마스크로 해 반사 방지막(104)을 에칭하여, 반사 방지막(104)으로 이루어지고, 라인폭(L3) 및 스페이스폭(S3)을 갖는 반사 방지막 패턴(104a)을 형성한다. 또한, 도 2b(e)는 스텝 S15가 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
또한, 반사 방지막 패턴(104a)의 각각의 라인부의 상부에는, 에칭에 의해 레지스트 패턴(105b)이 완전히 제거되지 않고 잔존해도 좋다.
다음으로, 스텝 S16의 실리콘막 에칭 공정을 행한다. 스텝 S16에서는, 반사 방지막 패턴(104a)을 마스크로 하여 실리콘막(103)을 에칭해, 실리콘막(103)으로 이루어지고, 라인폭(L3) 및 스페이스폭(S3)을 갖는 제1 라인부(103a)가 배열된 실리콘막 패턴(103b)을 형성한다. 또한, 도 2b(f)는 스텝 S16이 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
다음으로, 스텝 S17의 반사 방지막 제거 공정을 행한다. 스텝 S17에서는, 실리콘막 패턴(103b)의 각각의 라인부의 상부에 잔존하는 반사 방지막(104)을 제거한다. 또한, 도 2b(g)는, 스텝 S17이 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
다음으로, 스텝 S18의 공정을 포함하는 성막 공정을 행한다. 스텝 S18에서는, 실리콘막 패턴(103b)의 표면을 등방적으로 피복하도록, 카본막(106)을 성막한다. 또한, 도 2b(h)는, 스텝 S18의 공정이 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
도 2b(h)에 나타내는 바와 같이, 실리콘막 패턴(103b)이 형성되어 있는 장소 및 형성되어 있지 않은 장소를 포함하여, 기판 전면(全面)에 카본막(106)이 성막된다. 이때, 실리콘막 패턴(103b)의 제1 라인부(103a)의 표면을 등방적으로 피복하도록 카본막(106)이 성막된다. 따라서, 제1 라인부(103a)의 측면에도 카본막(106)이 성막된다. 이때의 카본막(106)의 두께 치수를 D라고 하면, 제1 라인부(103a)의 측면을 피복하는 카본막(106)의 폭치수도 D가 된다. 카본막(106)의 두께 치수(D)는 특별히 한정되는 것이 아니고, 예를 들면 20㎚로 할 수 있다.
카본막(106)으로서, 어모퍼스 카본막을 성막할 수 있다. 또한, 어모퍼스 카본막의 성막 공정을 행하는 성막 장치에 대해서는, 도 3 및 도 4을 이용하여 뒤에 설명한다.
다음으로, 스텝 S19의 에치백 공정을 행한다. 스텝 S19에서는 카본막(106)을 제1 라인부(103a)의 상부로부터 제거함과 함께, 제1 라인부(103a)의 측벽부(106a)로서만 남도록 카본막(106)을 에칭한다. 또한, 도 2c(i)는, 스텝 S19의 공정이 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
도 2c(i)에 나타나는 바와 같이, 카본막(106)을 에치백하여, 카본막(106)을 제1 라인부(103a)의 상부로부터 제거하고, 그대로 재차 카본막(106)을 에치백하여, 카본막(106)이 제1 라인부(103a)의 측면을 피복하는 측벽부(106a)로서만 남은 상태로 한다. 카본막(106)을 에치백할 때의 에칭 방법은 특별히 한정되는 것이 아니며, 처리 가스로서, 예를 들면, 산소 가스(O2) 등의 산소를 포함하는 가스, 혹은 산소를 포함하는 가스에, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스, Ar 가스 등을 첨가한 가스를 이용하여 행할 수 있다. 제1 라인부(103a)의 상부로부터 제거하여, 제1 라인부(103a)로 이루어지는 실리콘막 패턴(103b)의 측벽부(106a)만이 남도록 에칭하기 때문에, 실리콘막 패턴(103b) 및 측벽부(106a)로 이루어지는 패턴(107)이 형성된다. 패턴(107)의 라인폭을 L4, 스페이스폭을 S4라고 하면, 레지스트 패턴(105b)의 라인폭(L3)이 20㎚, 측벽부(106a)의 두께(D)가 20㎚인 경우, L4＝L3＋D×2, S4＝L3＋S3－L4이기 때문에, L4를 60㎚, S4를 20㎚로 할 수 있다.
또한, 성막 공정, 에치백 공정에 있어서, 실리콘막(103)으로 이루어지는 제1 라인부(103a)의 선단이 끝으로 갈수록 가늘어지기 때문에, 제1 라인부(103a)는 측벽부(105a)보다도 높게 돌출된 부분을 갖는다. 이 돌출된 부분의 높이를 ΔH로 한다.
또한, 에치백이란, 에칭에 의해 막의 표면을 두께 방향(기판에 수직인 방향)으로 후퇴시키는 것을 말한다.
스텝 S20의 실리콘막 제거 공정을 행한다. 스텝 S20에서는 실리콘막(103)을 제거하여, 측벽부(106a)가 배열된 마스크 패턴(108)을 형성한다. 또한, 도 2c(j)는 실리콘막 제거 공정이 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
도 2c(j)에 나타내는 바와 같이, 라인폭이 D, 스페이스폭이 L3 및 S4가 교대로 나타나는 것 같은 패턴인 마스크 패턴(108)이 형성된다. 본 실시 형태에서는, 실리콘막 패턴(103b)의 라인폭(L3)과 패턴(107)의 스페이스폭(S4)을 동일하게 함으로써, 마스크 패턴(108)의 스페이스폭은 L3 및 S4와 동일한 S1이 된다. 또한, D와 동일한 라인폭을 재차 L1로 한다. 전술한 바와 같이, L3을 20㎚, S4를 20㎚, 카본막(106)의 두께 치수(측벽부(106a)의 폭치수)(D)를 20㎚로 함으로써, 라인폭(L1)이 20㎚, 스페이스폭(S1)이 20㎚인 마스크 패턴(108)을 형성할 수 있다.
실리콘막(103)의 에칭은, 후술하는 바와 같이, Cl2, Cl2＋HBr, Cl2＋O2, Cl2＋N2, Cl2＋HCl, HBr＋Cl2＋SF6 등의 염소를 포함하는 가스, 혹은 CF4＋O2, SF6 등의 기타 할로겐 가스를 포함하는 가스의 플라즈마를 이용하여 행할 수 있다.
다음으로, 스텝 S21의 피에칭막 에칭 공정을 행한다. 스텝 S21에서는, 마스크 패턴(108)을 마스크로 해 피에칭막(102)을 에칭하여, 라인폭(L1) 및 스페이스폭(S1)을 갖는 라인부를 갖는 패턴(109)을 형성한다. 또한, 도 2c(k)는, 피에칭막 에칭 공정이 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
다음으로, 스텝 S22의 카본막 제거 공정을 행한다. 스텝 S22에서는, 애싱 또는 용제에 의한 웨트 세정을 행하여, 패턴(109)의 상부에 잔존하는 카본막(106)(마스크 패턴(108))을 제거한다. 또한, 도 2c(l)는, 카본막 제거 공정이 행해진 후의 반도체 기판의 구조를 나타내는 단면도이다.
다음으로, 도 3 및 도 4을 참조하여, 본 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법에 있어서 사용하는 성막 장치에 대해서 설명한다.
도 3 및 도 4는, 각각 본 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법에 있어서 사용하는 성막 장치의 구성을 모식적으로 나타내는 종단면도 및 횡단면도이다. 또한, 도 4에 있어서는 가열 장치를 생략하고 있다.
도 3 및 도 4에 나타내는 바와 같이, 성막 장치(80)는 하단이 개구된 천정이 있는 원통체 형상의 처리 용기(1)를 갖고 있다. 이 처리 용기(1)의 전체는, 예를 들면 석영에 의해 형성되어 있고, 이 처리 용기(1) 내의 천정에는 석영제의 천정판(2)이 형성되어 봉지(seal)되어 있다. 또한, 이 처리 용기(1)의 하단 개구부에는, 예를 들면 스테인리스 스틸에 의해 원통체 형상으로 성형된 매니폴드(3)가 O링 등의 시일 부재(sealing member; 4)를 통하여 연결되어 있다.
상기 매니폴드(3)는 처리 용기(1)의 하단을 지지하고 있고, 이 매니폴드(3)의 아래쪽으로부터 피처리체로서 다수매, 예를 들면 50∼100매의 반도체 웨이퍼(W)를 다단으로 재치(hold) 가능한 석영제의 웨이퍼 보트(5)가 처리 용기(1) 내에 삽입 가능하게 되어 있다. 이 웨이퍼 보트(5)는 3개의 지주(6)를 갖고(도 4 참조), 지주(6)에 형성된 홈에 의해 다수매의 웨이퍼(W)가 지지되도록 되어 있다.
이 웨이퍼 보트(5)는 석영제의 보온통(7)을 통하여 테이블(8)상에 올려놓여져 있고, 이 테이블(8)은, 매니폴드(3)의 하단 개구부를 개폐하는 예를 들면 스테인리스 스틸제의 덮개부(9)를 관통하는 회전축(10)상에 지지된다.
그리고, 이 회전축(10)의 관통부에는, 예를 들면 자성(magnetic) 유체 시일(11)이 형성되어 있어, 회전축(10)을 기밀하게 시일하면서 회전 가능하게 지지하고 있다. 또한, 덮개부(9)의 주변부와 매니폴드(3)의 하단부와의 사이에는, 예를 들면 O링으로 이루어지는 시일 부재(12)가 설치되어 있고, 이에 따라 처리 용기(1) 내의 시일성(sealing)을 유지하고 있다.
상기의 회전축(10)은, 예를 들면 보트 엘리베이터 등의 승강 기구(도시하지 않음)에 지지된 아암(13)의 선단에 부착되어 있고, 웨이퍼 보트(5) 및 덮개부(9) 등을 일체적으로 승강하여 처리 용기(1) 내에 대하여 삽입이탈되도록 되어 있다. 또한, 상기 테이블(8)을 상기 덮개부(9)측으로 고정 형성하여, 웨이퍼 보트(5)를 회전시키는 일 없이 웨이퍼(W)의 처리를 행하도록 해도 좋다.
또한, 성막 장치(80)는, 제1 가스 공급 기구(14)와, 제2 가스 공급 기구(15)와, 제3 가스 공급 기구(16)를 갖고 있다.
제1 가스 공급 기구(14)는 처리 용기(1) 내로 산소 함유 가스, 예를 들면 O2 가스를 공급하는 산소 함유 가스 공급 배관(17)과, 처리 용기(1) 내로 질소 함유 가스, 예를 들면 NH3 가스를 공급하는 질소 함유 가스 공급 배관(18)과, 카본 소스 가스를 공급하는 카본 소스 가스 공급 배관(19)과, 배관 퍼지를 위한 불활성 가스, 예를 들면 N2 가스를 공급하는 퍼지 가스 공급 배관(20)을 갖고 있다.
산소 함유 가스 공급 배관(17)에는 산소 함유 가스 공급원(17a)이 접속되어 있고, 배관(17)의 도중에는 매스플로우 컨트롤러와 같은 유량 제어기(17b) 및 개폐 밸브(17c)가 개재되어 있다. 질소 함유 가스 공급 배관(18)에는 질소 함유 가스 공급원(18a)이 접속되어 있고, 배관(18)의 도중에는 유량 제어기(18b) 및 개폐 밸브(18c)가 개재되어 있다. 카본 소스 가스 공급 배관(19)에는 카본 소스 가스 공급원(19a)이 접속되어 있고, 배관(19)의 도중에는 유량 제어기(19b) 및 개폐 밸브(19c)가 개재되어 있다. 퍼지 가스 공급 배관(20)에는 퍼지 가스 공급원(20a)이 접속되어 있고, 배관(20)의 도중에는 유량 제어기(20b) 및 개폐 밸브(20c)가 개재되어 있다. 산소 함유 가스 공급 배관(17), 질소 함유 가스 공급 배관(18), 카본 소스 가스 공급 배관(19) 및, 퍼지 가스 공급 배관(20)은, 매니폴드(3)의 측벽을 내측으로 관통하여 윗 방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 가스 분산 노즐(21)에 접속되어 있다. 이 가스 분산 노즐(21)의 수직 부분에는, 복수의 가스 토출공(21a)이 소정의 간격을 두고 형성되어 있어, 각 가스 토출공(21a)으로부터 수평 방향으로 처리 용기(1)를 향하여 대략 균일하게 가스를 토출할 수 있게 되어 있다.
제2 가스 공급 기구(15)는, 처리 용기(1) 내로 Si 소스 가스를 공급하는 Si 소스 가스 공급 배관(22)을 갖고 있다. Si 소스 가스 공급 배관(22)에는 Si 소스 가스 공급원(22a)이 접속되어 있고, 배관(22)의 도중에는, 유량 제어기(22b) 및 개폐 밸브(22c)가 개재되어 있다. Si 소스 가스 공급 배관(22)은, 매니폴드(3)의 측벽을 내측으로 관통하여 윗 방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 가스 분산 노즐(24)에 접속되어 있다. 여기에서 가스 분산 노즐(24)은 2개 형성되어 있고(도 4 참조), 각 가스 분산 노즐(24)에는, 그의 길이 방향을 따라 복수의 가스 토출공(24a)이 소정의 간격을 두고 형성되어 있어, 각 가스 토출공(24a)으로부터 수평 방향으로 처리 용기(1) 내에 대략 균일하게 가스를 토출할 수 있게 되어 있다. 또한, 가스 분산 노즐(24)은 1개뿐이어도 좋다.
또한, 제2 가스 공급 기구(15)에는, 처리 용기(1) 내로 실리콘막을 제거하는 제거용 가스를 처리 가스로서 공급하는 처리 가스 공급 배관(27)이 형성되어도 좋다. 처리 가스 공급 배관(27)에는 처리 가스 공급원(27a)이 접속되어 있고, 배관(27)의 도중에는 유량 제어기(27b) 및 개폐 밸브(27c)가 개재되어 있다. 처리 가스 공급 배관(27)도, 매니폴드(3)의 측벽을 내측으로 관통하여 윗 방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 가스 분산 노즐(24)에 접속되어 있다.
제3 가스 공급 기구(16)는, 처리 용기(1) 내로 퍼지 가스를 공급하는 퍼지 가스 공급 배관(25)을 갖고 있다. 퍼지 가스 공급 배관(25)에는 퍼지 가스 공급원(25a)이 접속되어 있고, 배관(25)의 도중에는 유량 제어기(25b) 및 개폐 밸브(25c)가 개재되어 있다. 또한, 퍼지 가스 공급 배관(25)은 매니폴드(3)의 측벽을 관통하여 형성된 퍼지 가스 노즐(26)에 접속되어 있다.
상기 처리 용기(1)의 측벽의 일부에는, 공급된 가스의 플라즈마를 형성하는 플라즈마 생성 기구(30)가 설치되어 있다. 이 플라즈마 생성 기구(30)는 상기 처리 용기(1)의 측벽을 상하 방향을 따라서 소정의 폭으로 깎아냄으로써 상하로 가늘고 길게 형성된 개구(31)를 그의 외측으로부터 덮도록 하여 처리 용기(1)의 외벽에 기밀하게 용접된 플라즈마 구획벽(32)을 갖고 있다. 플라즈마 구획벽(32)은, 단면 오목부 형상을 이루며 상하로 가늘고 길게 형성되고, 예를 들면 석영으로 형성되어 있다. 또한, 플라즈마 생성 기구(30)는, 이 플라즈마 구획벽(32)의 양측벽의 외면에 상하 방향을 따라 서로 대향하도록 하여 배치된 가늘고 긴 한 쌍의 플라즈마 전극(33)과, 이 플라즈마 전극(33)에 급전 라인(34)을 통하여 접속되어 고주파 전력을 공급하는 고주파 전원(35)을 갖고 있다. 그리고, 상기 플라즈마 전극(33)에 고주파 전원(35)으로부터 예를 들면 13.56MHz의 고주파 전압을 인가함으로써, 산소 함유 가스의 플라즈마가 발생할 수 있다. 또한, 이 고주파 전압의 주파수는 13.56MHz에 한정되지 않고, 다른 주파수, 예를 들면 400kHz 등을 이용해도 된다.
상기와 같은 플라즈마 구획벽(32)을 형성함으로써, 처리 용기(1)의 측벽의 일부가 오목부 형상으로 외측으로 움푹하게 패이게 한 상태가 되고, 플라즈마 구획벽(32)의 내부 공간이 처리 용기(1)의 내부 공간에 일체적으로 연이어 통하는 상태가 된다. 또한, 개구(31)는, 웨이퍼 보트(5)에 지지되어 있는 모든 웨이퍼(W)를 높이 방향에 있어서 커버할 수 있도록 상하 방향으로 충분히 길게 형성되어 있다.
상기 산소 함유 가스를 토출하는 가스 분산 노즐(21)은, 처리 용기(1) 내를 윗 방향으로 연장되어 있는 도중에 처리 용기(1)의 반경 방향 바깥쪽으로 굴곡되어, 상기 플라즈마 구획벽(32) 내의 가장 안쪽 부분(처리 용기(1)의 중심으로부터 가장 떨어진 부분)을 따라 위쪽을 향하여 기립되어 있다. 이 때문에, 고주파 전원(35)이 온(on)되어 양 전극(33) 사이에 고주파 전계가 형성되었을 때에, 가스 분산 노즐(21)의 가스 분사공(21a)으로부터 토출된 산소 가스가 플라즈마화되어 처리 용기(1)의 중심을 향하여 확산되면서 흐른다.
상기 플라즈마 구획벽(32)의 외측에는, 이것을 덮도록 하여 예를 들면 석영으로 이루어지는 절연 보호 커버(36)가 부착되어 있다. 또한, 이 절연 보호 커버(36)의 내측 부분에는, 도시하지 않은 냉매 통로가 형성되어 있어, 예를 들면 냉각된 질소 가스를 흘림으로써 상기 플라즈마 전극(33)을 냉각할 수 있게 되어 있다.
상기 2개의 가스 분산 노즐(24)은, 처리 용기(1)의 내측벽 상기 개구(31)를 사이에 둔 위치에 기립하여 형성되어 있고, 이 가스 분산 노즐(24)에 형성된 복수의 가스 토출공(24a)으로부터 처리 용기(1)의 중심 방향을 향하여 Si 소스 가스로서 1분자 내에 1개 또는 2개의 아미노기를 갖는 아미노실란 가스를 토출할 수 있게 되어 있다.
한편, 처리 용기(1)의 개구(31)의 반대측의 부분에는 처리 용기(1) 내를 진공 배기하기 위한 배기구(37)가 형성되어 있다. 이 배기구(37)는 처리 용기(1)의 측벽을 상하 방향으로 깎아냄으로써 가늘고 길게 형성되어 있다. 처리 용기(1)의 이 배기구(37)에 대응하는 부분에는, 배기구(37)를 덮도록 단면 오목부 형상으로 성형된 배기구 커버 부재(38)가 용접에 의해 부착되어 있다. 이 배기구 커버 부재(38)는, 처리 용기(1)의 측벽을 따라 위쪽으로 연장되어 있고, 처리 용기(1)의 위쪽에 가스 출구(39)를 규정하고 있다. 그리고, 이 가스 출구(39)로부터, 도시하지 않은 진공 펌프 등을 포함하는 진공 배기 기구에 의해 진공흡인된다. 그리고, 이 처리 용기(1)의 외주를 둘러싸도록 하여 이 처리 용기(1) 및 그의 내부의 웨이퍼(W)를 가열하는 케이스 형상의 가열 장치(40)가 형성되어 있다.
성막 장치(80)의 각 구성부의 제어, 예를 들면 개폐 밸브의 개폐에 의한 각 가스의 공급·정지, 유량 제어기에 의한 가스 유량의 제어 및, 고주파 전원(35)의 온·오프 제어, 가열 장치(40)의 제어 등은, 예를 들면 마이크로 프로세서(컴퓨터)로 이루어지는 컨트롤러(50)에 의해 행해진다. 컨트롤러(50)에는, 공정 관리자가 성막 장치(80)를 관리하기 위해 커맨드의 입력 조작 등을 행하는 키보드나, 성막 장치(80)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다.
또한, 컨트롤러(50)에는 성막 장치(80)에서 실행되는 각종 처리를 컨트롤러(50)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건을 따라 성막 장치(80)의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피가 격납된 기억부(52)가 접속되어 있다. 레시피는 기억부(52) 안의 중앙 기억 매체에 기억되어 있다. 기억 매체는 하드디스크나 반도체 메모리라도 좋고, CD-ROM, DVD, 플래시 메모리 등의 운반 가능한 것이라도 좋다. 또한, 다른 장치로부터, 예를 들면 전용 회선을 통하여 레시피를 적절하게 전송시키도록 해도 좋다.
그리고, 필요에 따라서, 사용자 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 호출하여 컨트롤러(50)에 실행시킴으로써, 컨트롤러(50)의 제어 하에서, 성막 장치(80)에서의 소망의 처리가 행해진다.
다음으로, 이상과 같이 구성된 성막 장치(80)를 이용하여 행해지는 본 실시 형태에 따른 SiN의 형성 공정(적층 공정) 및 어모퍼스 카본막의 성막 공정에 대해서 설명한다.
맨 처음에, 도 5를 참조하여, 성막 장치(80)를 이용한 SiN막의 형성 공정(적층 공정)에 대해서 설명한다. 도 5는 본 실시 형태에 따른 마스크 패턴의 형성 방법을 설명하기 위한 도면으로, 피에칭막을 성막할 때의 가스의 공급 타이밍을 나타내는 타이밍 차트이다.
SiN막의 성막시에 있어서는, 제2 가스 공급 기구(15)에 의해 실리콘 소스 가스를 처리 용기(1) 내로 도입함과 아울러, 제1 가스 공급 기구(14)로부터 산소 함유 가스 또는 질소 함유 가스를 도입하여 SiN막을 성막한다.
실리콘 소스로서는 유기계 실리콘, 예를 들면, 에톡시실란 가스나 아미노실란 가스를 사용할 수 있다. 에톡시실란으로서는, 예를 들면 TEOS(테트라에톡시실란)을 들 수 있다. 아미노실란으로서는, 예를 들면 TDMAS(트리디메틸아미노실란), BTBAS(비스터셔리부틸아미노실란), BDMAS(비스디메틸아미노실란), BDEAS(비스디에틸아미노실란), DMAS(디메틸아미노실란), DEAS(디에틸아미노실란), DPAS(디프로필아미노실란), BAS(부틸아미노실란)을 들 수 있다.
또한, 제1 가스 공급 기구(14)로부터 질소 함유 가스를 플라즈마 생성 기구(30)의 내부 공간에 공급하고, 거기서 질소 함유 가스를 여기시키고 나서 플라즈마화해, 그 질소 함유 플라즈마에 의해 실리콘 소스 가스를 질화시켜 SiN막을 성막한다.
이 SiN막은 Si 소스 가스와 질소 함유 가스를 동시에 공급하여 성막할 수 있지만, 성막 온도를 저하시키는 관점에서, 도 5에 나타내는 바와 같이, Si 소스 가스를 흘려 Si 소스 가스를 흡착시키는 공정 S1과, 질소 함유 가스를 처리 용기(1)에 공급하여 Si 소스 가스를 질화시키는 공정 S2를 교대로 반복하고, 이들의 사이에 처리 용기(1) 내로부터 처리 용기(1) 내에 잔류하는 가스를 퍼지하는 공정 S3을 실시하는 MLD(Molecular Layered Deposition)의 수법을 채용하는 것이 바람직하다.
구체적으로는, 공정 S1에 있어서, 전술한 바와 같은 Si 소스 가스를 제2 가스 공급 기구(15)의 Si 소스 가스 공급 배관(22) 및 가스 분산 노즐(24)을 통하여 가스 토출공(24a)으로부터 처리 용기(1) 내로 T1의 기간 공급하여, 반도체 웨이퍼(W)(반도체 기판(101))상에 Si 소스를 흡착시킨다. 이때의 조건은 SiN막을 성막할 때의 상기 공정 S1의 조건에 준하여 행해진다. 즉, 기간 T1은 1∼300sec가 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 1.33∼3990Pa이 예시된다. Si 소스 가스의 유량은 1∼5000mL/min(sccm)이 예시된다.
공정 S2의 질소 함유 가스를 공급하는 공정에 있어서는, 제1 가스 공급 기구(14)의 질소 함유 가스 공급 배관(18) 및 가스 분산 노즐(21)을 통하여 질소 함유 가스로서, 예를 들면 NH3 가스를 가스 토출공(21a)으로부터 토출하고, 이때, 플라즈마 생성 기구(30)의 고주파 전원(35)을 온으로 해 고주파 전계를 형성하며, 이 고주파 전계에 의해 질소 함유 가스, 예를 들면 NH3 가스를 플라즈마화한다. 그리고, 이와 같이 플라즈마화된 질소 함유 가스가 처리 용기(1) 내로 공급된다. 이에 따라, 반도체 웨이퍼(W)(반도체 기판(101))에 흡착된 Si 소스가 질화되어 SiN이 형성된다. 이 처리의 기간 T2는 1∼300sec의 범위가 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 1.33∼3990Pa이 예시되고, 질소 함유 가스의 유량은 반도체 웨이퍼(W)의 탑재 매수에 따라서도 상이하지만, 100∼10000mL/min(sccm)이 예시된다. 또한, 고주파 전원(35)의 주파수는 13.56MHz가 예시되고, 파워로서는 10∼1000W가 채용된다.
또한, 공정 S1과 공정 S2의 사이에 행해지는 공정 S3은, 공정 S1의 후 또는 공정 S2의 후에 처리 용기(1) 내에 잔류하는 가스를 제거하여 다음 공정에 있어서 소망하는 반응을 발생시키는 공정으로서, 처리 용기(1) 내를 진공 배기하면서 제3 가스 공급 기구(16)의 퍼지 가스 공급원(25a)으로부터 퍼지 가스 공급 배관(25) 및 퍼지 가스 노즐(26)을 통하여 퍼지 가스로서 불활성 가스, 예를 들면 N2 가스를 공급함으로써 행해진다. 이 공정 S3의 시간 T3으로서는 1∼60sec가 예시된다. 또한, 퍼지 가스 유량으로서는 0.1∼5000mL/min(sccm)이 예시된다. 또한, 이 공정 S3은, 처리 용기(1) 내에 잔류하고 있는 가스를 제거할 수 있으면, 퍼지 가스를 공급하지 않고서 모든 가스의 공급을 정지한 상태로 진공흡인을 계속해서 행하도록 해도 좋다. 단, 퍼지 가스를 공급함으로써, 단시간에 처리 용기(1) 내의 잔류 가스를 제거할 수 있다. 또한, 이때의 처리 용기(1) 내의 압력은 0.133∼665Pa이 예시된다.
이러한 MLD의 수법에 의해, 300℃ 이하의 저온에서 SiN막을 성막할 수 있고, 조건을 최적화함으로써 100℃ 이하의 극저온에서도 성막 가능해진다.
혹은 Si 소스 가스와 질소 함유 가스를 동시에 공급하여 SiN 막을 성막해도 좋다. 이 경우의 처리 용기(1) 내의 압력은 7∼1343Pa 정도, Si 소스 가스의 유량은 1∼2000mL/min(sccm) 정도, 질소 함유 가스의 유량은 5∼5000mL/min(sccm) 정도가 예시된다. 단, 이 경우의 성막 온도는 400∼800℃ 정도의 비교적 높은 온도가 필요하다.
다음으로, 성막 장치(80)를 이용한 어모퍼스 카본막의 성막 방법에 대해서 설명한다.
어모퍼스 카본막의 성막 처리에 있어서는, 카본 소스 가스 공급원(19a)으로부터 카본 소스 가스 공급 배관(19)을 통하여 소정의 카본 소스 가스를 처리 용기(1) 내로 도입하고, 플라즈마 생성 기구(30)로 플라즈마화하여, 반도체 기판(101)(웨이퍼(W)와 동일)상에 형성된 피에칭막(102)상에 플라즈마 CVD에 의해 어모퍼스 카본막을 성막한다. 이때에, 퍼지 가스 공급 배관(25)을 통하여, 희석 가스로서 N2 가스를 처리 용기(1) 내로 도입해도 좋다. 이때의 플라즈마 생성 기구(30)에 있어서의 고주파 전력의 주파수 및 파워는 필요한 반응성에 따라서 적절히 설정하면 좋다. 플라즈마화된 가스는 반응성이 높기 때문에, 성막 온도를 저하시키는 것이 가능하다. 또한, 플라즈마 생성은 필수가 아니라, 반응성이 충분한 경우에는 열 CVD에 의한 성막이어도 좋다.
카본 소스 가스(원료 가스)로서는, 반응에 의해 카본을 성막할 수 있는 것이면 좋고, 전형적으로는 탄화 수소 가스를 포함하는 처리 가스를 이용한다. 탄화 수소 가스로서는, 에틸렌(C2H4), 메탄(CH4), 에탄(C2H6), 아세틸렌(C2H2), 부틴(C4H6) 등을 이용할 수 있고, 탄화 수소 가스 이외의 가스로서는, Ar 가스와 같은 불활성 가스나 수소 가스 등을 이용할 수 있다.
어모퍼스 카본막을 성막할 때의 챔버 내 압력은 6667∼666665Pa이 바람직하다. 또한, 어모퍼스 카본막을 성막할 때의 기판 온도는 800℃ 이하가 바람직하고, 600∼700℃가 보다 바람직하다.
다음으로, 성막 장치(80)를 이용하여 행해지는 본 실시 형태에 따른 실리콘막 제거 공정에 대해서 설명한다. 즉, 본 실시 형태에서는 실리콘막 제거 공정을, 성막 공정을 행하는 성막 장치 내에서 행할 수 있다. 실리콘막 제거 공정을 성막 공정을 행하는 성막 장치 내에서 행함으로써, 실리콘막 제거 공정에 이용하는 처리 장치를 별도 준비할 필요가 없어, 반도체 제조장치 전체의 소형화, 저비용화를 도모할 수 있다.
우선, 처리 용기(1) 내를 소정의 온도, 예를 들면 300℃로 설정한다. 또한, 퍼지 가스 공급 배관(25)으로부터 처리 용기(1) 내에 소정량의 질소를 공급한 후, 카본막을 에치백한 반도체 기판(101)이 수용되어 있는 웨이퍼 보트(5)를 덮개부(9)상에 올려놓고, 도시하지 않은 승강 기구에 의해 덮개부(9)를 상승시켜 웨이퍼 보트(5)를 처리 용기(1) 내에 로드한다.
다음으로, 퍼지 가스 공급 배관(25)으로부터 처리 용기(1) 내로 소정량의 질소를 공급함과 아울러, 처리 용기(1) 내를 소정의 온도로 설정한다. 처리 용기(1) 내의 온도는, 후술하는 제거 공정에서 처리 용기(1) 내로 공급되는 제거용 가스로서의 염소(Cl2)를 활성화 가능한 온도인 것이 바람직하여, 예를 들면, 350℃ 이상인 것이 바람직하다. 이 때문에, 처리 용기(1) 내의 온도로서는 350℃∼500℃로 설정하는 것이 바람직하다. 단, 처리 용기(1) 내의 온도가 350℃보다 낮더라도, 염소를 처리 용기(1) 내의 열 이외의 방법으로 활성화시키는 것도 가능해서, 처리 용기(1) 내의 온도를 350℃보다 낮게 해도 상관없다.
또한, 처리 용기(1) 내의 가스를 배출하여, 처리 용기(1)를 소정의 압력, 예를 들면 1330Pa(10Torr)로 감압한다. 그리고, 처리 용기(1)의 온도 및 압력 조작을 처리 용기(1)가 소정의 압력 및 온도에서 안정될 때까지 행한다.
처리 용기(1) 내가 소정의 압력 및 온도에서 안정되면, 퍼지 가스 공급 배관(25)으로부터의 질소의 공급을 정지함과 아울러, 처리 가스 공급 배관(27)으로부터 염소를 포함하는 가스로 이루어지는 제거용 가스를 처리 용기(1) 내로 도입한다. 본 실시 형태에서는, 염소를 소정량, 예를 들면 0.25L/min과, 희석 가스로서의 질소를 소정량, 예를 들면 3L/min으로 이루어지는 제거용 가스를 처리 용기(1) 내로 도입한다.
처리 용기(1) 내로 도입된 제거용 가스는 처리 용기(1) 내에서 가열되어, 제거용 가스에 포함되는 염소가 활성화된다. 활성화된 염소는 어모퍼스 실리콘막을 에칭한다.
여기에서, 어모퍼스 실리콘막의 제거에 활성화된 염소를 이용하고 있기 때문에 석영을 거의 에칭하지 않는다. 이 때문에, 제거 공정에 있어서 처리 용기(1) 등의 부재가 에칭되는 일이 없다. 또한, 처리 용기(1) 등의 부재에 물을 원인으로 하는 녹의 발생을 방지할 수 있다.
제거 공정에 있어서의 처리 용기(1) 내의 압력은 133Pa∼26.6kPa(1Torr∼200Torr)인 것이 바람직하다. 염소의 유량은 0.05L/min∼1L/min인 것이 바람직하다. 질소의 유량은 0.6L/min∼3L/min인 것이 바람직하다. 또한, 염소와 질소와의 유량비는 1:1∼1:12인 것이 바람직하다.
실리콘막 제거 공정이 끝나면, 퍼지 가스 공급 배관(25)으로부터 처리 용기(1) 내로 소정의 질소를 공급하고, 처리 용기(1) 내의 압력을 상압으로 되돌린다. 마지막으로, 도시하지 않은 승강 기구에 의해 덮개부(9)를 하강시킴으로써 언로드한다.
또한, 본 실시 형태에서는, 염소가 활성화 가능한 온도로 가열된 처리 용기(1) 내에 염소를 포함하는 처리용 가스를 공급하여, 처리용 가스 중 염소를 활성화시키는 경우를 설명했지만, 처리 가스 도입관에 활성화 수단을 형성하여, 활성화된 염소를 포함하는 가스를 처리 용기(1) 내로 공급해도 좋다. 이 경우, 제거 공정에 있어서의 처리 용기(1) 내의 온도를 낮게 해도 활성화된 염소를 반도체 웨이퍼(W)에 공급할 수 있기 때문에, 제거 공정의 저온화를 도모할 수 있다. 활성화 수단으로서는 플라즈마 발생 수단, 자외선 발생 수단, 촉매 활성화 수단 등이 있다.
또한, 본 실시 형태에서는, 처리용 가스에 염소와 질소와의 혼합 가스를 이용한 경우를 설명했지만, 염소를 포함하는 가스이면 좋다. 또한, 희석 가스로서의 질소 가스를 포함하는 경우를 설명했지만, 희석 가스를 포함하지 않아도 좋다. 단, 희석 가스를 포함함으로써 처리 시간의 설정이 용이해지는 점에서, 희석 가스를 포함하는 것이 바람직하다. 희석 가스로서는 불활성 가스인 것이 바람직하여, 질소 가스의 외에, 예를 들면, 헬륨 가스(He), 네온 가스(Ne), 아르곤 가스(Ar)를 적용할 수 있다.
다음으로, 도 6 내지 도 9를 참조하여, 본 실시 형태에 있어서, 측벽부의 형상의 대칭성을 높일 수 있고, 피에칭막의 에칭 가공의 가공 정밀도를 향상시킬 수 있는 효과에 대해서 설명한다. 이하에서는, 본 실시 형태에 따른 마스크 패턴의 형성 방법을 포함하는 반도체의 제조 방법을 행한 후의 각 패턴의 폭치수 등을 측정하여 평가를 행했으므로, 그 평가 결과에 대해서 설명한다.
실시예로서, 도 1에 나타내는 바와 같이, 성막 공정, 에치백 공정 및, 실리콘막 제거 공정을 포함하는, 적층 공정으로부터 카본막 제거 공정까지의 각 공정을 행하였다. 실시예에 있어서의 성막 공정, 에치백 공정 및, 실리콘막 제거 공정의 조건을 이하에 나타낸다.
(A)성막 공정
원료 가스: 에틸렌(C2H4)
기판 온도: 800℃
성막 장치내 압력: 50Torr
가스 유량: 2000sccm
공급 시간: 923sec
(B)에치백 공정
에칭 가스: O2 가스
기판 온도: 30℃
성막 장치내 압력: 20mTorr
가스 유량: 100msccm
고주파 전원 주파수(상부 전극/하부 전극): 60/13MHz
고주파 전원 파워(상부 전극/하부 전극): 600/50W
(C)실리콘막 제거 공정
원료 가스: 염소 가스(Cl2)
기판 온도: 300℃
성막 장치내 압력: 40Torr
가스 유량: 2000sccm
공급 시간: 5hour
도 6에, 실시예에서 (A)성막 공정을 행한 후의 패턴을 주사형 전자현미경 SEM(Scanning Electron Microscope)을 이용하여 촬영한 사진을 나타낸다. 도 6의 (a)및 도 6의 (b)는, 레지스트 패턴의 단면을 각각 정면 및 비스듬히 상방으로부터 촬영한 사진(좌측)과, 사진을 모식적으로 설명하는 도면(우측)을 나타내는 도면이다. 카본막(106)이, 실리콘막(103)으로 이루어지는 실리콘막 패턴(103b)의 표면을 등방적으로 피복하도록 형성되어 있는 것을 알 수 있다.
도 7에, 실시예에서 (B)에치백 공정을 행한 후의 실리콘막 패턴을 SEM을 이용하여 촬영한 사진을 나타낸다. 도 7의 (a) 및 도 7의 (b)는, 실리콘막 패턴의 단면을 각각 정면 및 비스듬히 상방으로부터 촬영한 사진(좌측)과, 사진을 모식적으로 설명하는 도면(우측)을 나타내는 도면이다. 실리콘막 패턴(103b)의 제1 라인부(103a)의 폭치수를 CD(도 2c(i)에서 설명한 D와 동일함)로 하고, 제1 라인부(103a)의 측벽부(106a)보다도 높게 돌출된 부분의 높이 치수(숄더 손상 높이 치수)를 ΔH로 한다.
도 7에 나타내는 바와 같이, 실시예를 행한 결과, CD1(＝D)＝18㎚, ΔH＝12㎚의 값이 얻어졌다. 또한, 도 7에 나타내는 바와 같이, 실리콘막(103)으로 이루어지는 제1 라인부(103a)가 끝으로 갈수록 가늘어져 카본막(106)으로 이루어지는 측벽부(106a)가 만곡하여 게의 집게다리처럼 비대칭적인 형상으로 되어 있지 않다. 또한, 숄더 손상 형상이 우수하다.
이는 포토레지스트막에 비하여 실리콘막이 화학적으로 안정되어, 성막 공정, 에치백 공정에 있어서, 실리콘막(103)으로 이루어지는 제1 라인부(103a)의 선단이 선택적으로 에칭되어 끝으로 갈수록 가늘어지는 일이 없기 때문이다. 또한, 실리콘막(103)에 대한 카본막(106)의 에칭 레이트의 비(선택비)가 높기 때문에, 카본막(106)을 에치백하여 제1 라인부(103a)의 상부로부터 제거한 후, 재차 카본막(106)을 에치백할 때에 실리콘막(103)을 에칭하는 일이 없어, 실리콘막(103)의 형상이 보존되는 것에 의한다.
도 8에 실시예에서 (C)실리콘막 제거 공정을 행한 후, 추가로 피에칭막 에칭 공정 및 카본막 제거 공정을 행한 후의 패턴을 SEM을 이용하여 촬영한 사진을 나타낸다. 도 8의 (a) 및 도 8의 (b)는, 피에칭막으로 이루어지는 패턴의 단면을 각각 정면 및 비스듬히 상방으로부터 촬영한 사진(좌측)과, 사진을 모식적으로 설명하는 도면(우측)을 나타내는 도면이다. 피에칭막(102)으로 이루어지는 패턴(109)의 라인폭 및 스페이스폭의 각각의 치수를 CD2(도 2c(l)에서 설명한 L1과 동일) 및 CD3(도 2c(l)에서 설명한 S1과 동일)으로 한다.
도 8에 나타내는 바와 같이, 실시예를 행한 결과, CD2(＝L1)＝18㎚, CD3(=S1)=14㎚의 값이 얻어졌다. 또한, 도 8에 나타내는 바와 같이, 피에칭막(102)으로 이루어지는 패턴(109)도 선단까지 대략 동일한 CD2를 갖고, 끝으로 갈수록 가늘어지지 않아, 단면 형상이 우수하다.
이는, 카본막(106)에 대한 피에칭막(SiN막)(102)의 에칭 레이트의 비(선택비)가 높아, 도 2c(k)에 나타낸 바와 같이, 피에칭막 에칭 공정에 있어서 카본막(106)의 측벽부(106a)로 이루어지는 마스크 패턴(108)을 남긴 채 피에칭막(102)을 에칭할 수 있기 때문이다. 또한, 카본막(106)의 선택비를 높임으로써, 카본막(106)의 막두께를 작게 할 수 있다.
한편, 실시예의 (A)성막 공정 대신에, 레지스트 패턴의 표면을 등방적으로 피복하도록, 실리콘 산화막을 성막하는 비교예를 행하였다. 도 9에, 비교예에서 실리콘 산화막을 성막한 후의 패턴을 주사형 전자현미경 SEM(Scanning Electron Microscope)을 이용하여 촬영한 사진을 나타낸다. 도 9의 (a) 및 도 9의 (b)는, 레지스트 패턴의 단면을 각각 정면 및 비스듬히 상방으로부터 촬영한 사진(좌측)과, 사진을 모식적으로 설명하는 도면(우측)을 나타낸 도면이다. 비교예에서는, 반도체 기판(201)상에 SiN막으로 이루어지는 피에칭막(202), 반사 방지막(204)을 순차로 적층하고, 그의 위에 레지스트막(205)을 성막하며, 레지스트막(205)을 패터닝한 레지스트 패턴(205a)상에 실리콘 산화막(206)을 성막한 상태를 나타낸다.
비교예에서는 레지스트 패턴(205a)의 선단이 끝으로 갈수록 가늘어지고 있으며, 실시예에 있어서의 실리콘막 패턴(103b)과 같이 선단이 직사각형 형상으로 되어 있지 않다. 이러한 끝이 가늘어진 레지스트 패턴(205a)의 표면을 등방적으로 피복하도록 실리콘 산화막(206)을 성막하기 때문에, 그 후 실리콘 산화막(206)이 레지스트 패턴(205a)의 측벽부로서 잔존하도록 에치백했을 때에 측벽부가 비대칭적으로 되어, 측벽부의 아래쪽의 피에칭막(202)을 에칭할 때의 가공 정밀도를 향상시킬 수 없다.
따라서, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 따르면, 성막 공정, 에치백 공정에 있어서, 실리콘막으로 이루어지는 제1 라인부의 선단이 선택적으로 에칭되어 끝으로 갈수록 가늘어지는 일이 없기 때문에, 측벽부의 형상의 대칭성을 높일 수 있다. 또한, 측벽부로서 피에칭막에 대하여 높은 선택비를 갖고 있는 카본막을 이용하여 피에칭막을 에칭할 수 있다. 따라서, 피에칭막의 에칭 가공 정밀도를 향상시킬 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대해서 기술했지만, 본 발명은 이러한 특정한 실시 형태에 한정되는 것은 아니고, 특허청구의 범위 내에 기재된 본 발명의 요지의 범위 내에 있어서 여러 가지의 변형·변경이 가능하다.
80 : 성막 장치
101 : 반도체 기판
102 : 피에칭막
103 : 실리콘막
103a : 제1 라인부
103b : 실리콘막 패턴
104 : 반사 방지막
105 : 포토레지스트막
105a, 105b : 레지스트 패턴
106 : 카본막
108 : 마스크 패턴

Claims (12)

  1. 기판상의 피(被)에칭막의 위에 형성된 실리콘막으로 이루어지는 제1 라인부가 배열된 실리콘막 패턴의 표면을 등방적으로(isotropically) 피복하도록, 카본막을 성막하는 성막 공정과,
    상기 카본막을 상기 제1 라인부의 상부로부터 제거함과 함께, 상기 제1 라인부의 측벽부로서 잔존하도록, 상기 카본막을 에치백하는 에치백 공정과,
    상기 제1 라인부를 제거하여, 상기 측벽부가 배열된 마스크 패턴을 형성하는 실리콘막 제거 공정을 갖는 마스크 패턴의 형성 방법.
  2. 제1항에 있어서,
    상기 실리콘막 제거 공정을, 상기 성막 공정을 행하는 성막 장치 내에서 행하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  3. 제1항에 있어서,
    상기 카본막은 어모퍼스(amorphous) 카본을 포함하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  4. 제1항에 있어서,
    상기 실리콘막은 어모퍼스 실리콘을 포함하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  5. 제1항에 있어서,
    상기 피에칭막은 질화 실리콘을 포함하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  6. 제1항에 있어서,
    상기 성막 공정에 있어서, 원료 가스로서 에틸렌, 메탄, 에탄, 아세틸렌, 부틴으로부터 선택되는 가스를 이용하여 행하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  7. 제1항에 있어서,
    상기 실리콘막 제거 공정에 있어서, 염소를 포함하는 가스를 이용하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  8. 제1항에 있어서,
    상기 에치백 공정에 있어서, 처리 가스로서 산소를 포함하는 가스를 이용하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  9. 제1항에 있어서,
    상기 실리콘막상에, 반사 방지막을 통하여 유기막을 성막하고, 상기 유기막을 패터닝하여 제2 라인부가 배열된 유기막 패턴을 형성하는 유기막 패턴 형성 공정과,
    상기 유기막 패턴을 이용해 상기 반사 방지막 및 상기 실리콘막을 에칭하여, 상기 실리콘막 패턴을 형성하는 제1 패턴 형성 공정을 갖는 마스크 패턴의 형성 방법.
  10. 제9항에 있어서,
    상기 제1 패턴 형성 공정은,
    상기 유기막 패턴을 트리밍(trimming)하는 트리밍 공정과,
    트리밍한 상기 유기막 패턴을 마스크로 하여 상기 반사 방지막을 에칭해, 상기 반사 방지막으로 이루어지는 반사 방지막 패턴을 형성하는 반사 방지막 에칭 공정과,
    상기 반사 방지막 패턴을 마스크로 하여 상기 실리콘막을 에칭해, 상기 실리콘막 패턴을 형성하는 실리콘막 에칭 공정을 갖는 마스크 패턴의 형성 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 마스크 패턴의 형성 방법을 행하여 형성한 상기 마스크 패턴을 이용하여, 상기 피에칭막으로 이루어지는 패턴을 형성하는 피에칭막 패턴 형성 공정을 갖는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 피에칭막 패턴 형성 공정은,
    상기 마스크 패턴을 마스크로 하여 상기 피에칭막을 에칭하는 피에칭막 에칭 공정과,
    상기 측벽부를 제거하는 카본막 제거 공정을 갖는 반도체 장치의 제조 방법.
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