KR20110022685A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20110022685A
KR20110022685A KR1020117001383A KR20117001383A KR20110022685A KR 20110022685 A KR20110022685 A KR 20110022685A KR 1020117001383 A KR1020117001383 A KR 1020117001383A KR 20117001383 A KR20117001383 A KR 20117001383A KR 20110022685 A KR20110022685 A KR 20110022685A
Authority
KR
South Korea
Prior art keywords
die bond
semiconductor element
semiconductor device
resin
bond resin
Prior art date
Application number
KR1020117001383A
Other languages
English (en)
Other versions
KR101166654B1 (ko
Inventor
카즈유키 오노
토모후미 마에카와
Original Assignee
오므론 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오므론 가부시키가이샤 filed Critical 오므론 가부시키가이샤
Publication of KR20110022685A publication Critical patent/KR20110022685A/ko
Application granted granted Critical
Publication of KR101166654B1 publication Critical patent/KR101166654B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R31/00—Apparatus or processes specially adapted for the manufacture of transducers or diaphragms therefor
    • H04R31/006—Interconnection of transducer parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/001—Bonding of two components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0257—Microphones or microspeakers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0369—Static structures characterized by their profile
    • B81B2203/0392—Static structures characterized by their profile profiles not provided for in B81B2203/0376 - B81B2203/0384
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/164—Material
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H04R19/005—Electrostatic transducers using semiconductor materials
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H04R19/04—Microphones

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Acoustics & Sound (AREA)
  • Signal Processing (AREA)
  • Pressure Sensors (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Electrostatic, Electromagnetic, Magneto- Strictive, And Variable-Resistance Transducers (AREA)

Abstract

반도체 소자(53)는, 각추(角錐)) 받침대 모양을 한 공동(73)이 상하로 관통한 베이스(71)의 윗면에 다이어프램(72)을 설치한 것이다. 프린트 배선 기판과 같은 기판(52)의 윗면에는 다이 본드용 패드(65)가 마련되어 있고, 반도체 소자(53)는 다이 본드 수지(74)에 의해 하면을 다이 본드용 패드(65)의 위에 접착된다. 다이 본드용 패드(65)는, 반도체 소자(53)의 공동(73)의 내주면에 생기는 곡부(75)의 하단에 대향하는 영역을 제거하고 개구부(76)를 형성하고 있고, 다이 본드용 패드(65)가 곡부(75)의 하단에 접촉하지 않도록 되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 구체적으로는, 다이어프램을 갖는 센서 칩 등의 반도체 소자를 기판상에 실장한 반도체 장치에 관한 것이다.
도 1은, 종래의 반도체 장치의 구조를 나타내는 대략 단면도이다. 이 반도체 장치(11)는, 프린트 배선 기판 등의 기판(12)에 설치된 다이 본드용 패드(13)에, 반도체 소자(15)의 하면을 다이 본드 수지(16)(실리콘 수지)를 이용하여 접착한 것이다. 반도체 소자(15)는, 베이스(17)의 윗면에 다이어프램(14)을 인장한 것이고, 다이어프램(14)은 네모퉁이를 베이스(17)의 윗면에 고정되어 있고, 다이어프램(14)의 변위 내지 진동을 방해하지 않도록, 베이스(17)에는 상하에 관통한 공동(18)을 설치하고 있다. 공동(18)은, 도시한 예에서는 상반분이 각추 받침대모양으로 되고, 하반분이 역 각추 받침대모양으로 되어 있지만, 공동(18)의 전체가 각추 받침대 모양이거나 역 각추 받침대모양으로 되어 있는 경우도 있다. 또한, 프린트 기판 등의 기판의 위에 반도체 소자를 다이 본드된 반도체 장치로서는, 예를 들면 특허 문헌 1에 개시된 마이크로폰이 있다.
이와 같은 반도체 장치(11)의 조립 공정에 있어서는, 다이 본드용 패드(13)에 용융 상태의 다이 본드 수지(16)를 도포하고, 다이 본드용 패드(13)의 위에 반도체 소자(15)를 중첩해 놓은 후, 다이 본드 수지(16)를 경화시키는 것에 의해 기판(12)에 반도체 소자(15)를 고정하고 있다.
그러나, 이렇게 반도체 소자(15)를 기판(12)에 다이 본드 한 때, 용융 상태의 다이 본드 수지(16)가 베이스(17)의 윗면까지 흡입되는 것이 있다. 다이 본드 수지(16)가 흡입되면, 다이어프램(14)과 베이스(17)의 윗면과의 간극에 침입하여 경화하고, 다이 본드 수지(16)가 다이어프램(14)을 베이스(17)에 고정시키거나, 다이어프램(14)과 베이스(17)와의 간극에 들어가 이물이 되기도 한다. 다이어프램(14)이 베이스(17)에 고정된 경우에는, 다이어프램(14)이 규정량 진동할 수 없게 되어 반도체 소자(15)가 소정의 감도를 얻을 수 없게 된다. 또, 다이 본드 수지(16)가 이물로서 다이어프램(14)과 베이스(17)의 사이에 낀 경우에는, 반도체 소자(15)의 진동 특성이 변화한다. 그 때문에, 반도체 장치(11)에 불량이 발생하고, 반도체 장치(11)의 수율이 저하하는 문제가 있다.
본 발명의 발명자들은, 다이 본드 수지(16)가 흡입되는 현상을 조사해 본즉, 이하와 같은 원인에 의한 것임이 밝혀졌다. 도 2 및 도 3은, 이 원인을 설명하기 위한 도이다. 도 2(a)는 반도체 장치(11)의 대략 평면도이다. 도 2(b)는, 도 2(a)의 X-X 선에 따른 확대 단면도이고, 반도체 장치(11)를 대각 방향에서 본 단면을 나타내고 있다. 도 2(c)는, 도 2(a)의 Y-Y 선에 따른 확대 단면도이고, 반도체 장치(11)의 대각 방향에 따른 단면을 나타내고 있다. 도 3은 다이 본드 수지(16)가 공동(18)의 벽면을 타고 뻗어 올라가는 모습을 나타내고 있다.
다이 본드 수지(16)(실리콘 수지)는 Si 등의 반도체 재료로 된 베이스(17)에 대해 젖음성이 양호한 것이므로, 도 3에 나타내는 바와 같이, 다이 본드 수지(16)에는 공동(18)의 벽면(19)을 타고 뻗어 올라가려고 하는 힘 F1이 작용한다. 특히, 벽면(19)과 벽면(19)이 교차하는 곡부(20)에 있어서는, 다이 본드 수지(16)를 타고 뻗어 올라가려고 하는 힘이 곡부(20)의 양측의 각 벽면(19)으로부터 작용함과 동시에, 곡부(20)에서는 좁은 간극이 형성된 것으로 모세관 현상에 의해서도 다이 본드 수지(16)를 밀어올리는 힘이 작용한다. 이 결과, 벽면(19)에 비교하여 곡부(20)에는 다이 본드 수지(16)를 타고 뻗어 올라가려고 하는 큰 힘 F2가 작용, 곡부(20)에는 더 높은 위치까지 다이 본드 수지(16)를 타고 뻗어 올라간다. 또한, 다이 본드 수지(16)가 벽면을 타고 뻗은 높이(거리)는, (1)다이 본드 수지에 작용하는 표면장력, (2)벽면이 젖기 쉬움, (3)다이 본드 수지의 밀도에 의해 정해진다.
이와 같은 원인에 의해, 도 2(b)에 있어서 파선 화살표로 나타내는 바와 같이, 용융 상태의 다이 본드 수지(16)가 곡부(20)에 따라 뻗어 올라가고, 도 2(c)에 나타내는 바와 같이 곡부(20)로부터 다이어프램(14)과 베이스(17)와의 간극에 침입하고, 나아가서는 다이어프램(14)과 베이스(17)와의 간극에 따라 넓어지고 있다. 그 결과, 다이 본드 수지(16)에 의해 다이어프램(14)이 베이스(17)에 고정되거나, 다이 본드 수지(16)가 이물이 되어 다이어프램(14)과 베이스(17)와의 간극에 끼거나 하여 문제를 발생시키고 있다.
다이 본드 수지(16)가 곡부(20)를 타고 뻗어 오르는 높이나 양은, 도포후 경과 시간이나 다이 본드 수지(16)의 도포량에 의해 변하기 때문에, 상기와 같은 문제가 발생하기 어렵게 하기 위해서는, 다이 본드 수지(16)의 도포량을 줄이거나, 다이 본드 수지(16)를 도포하고 나서 경화시키기까지의 시간을 단축하는 것이 고려된다. 그러나, 다이 본드 수지(16)의 도포량을 줄이는 방법으로는, 다이 본드용 패드(13)와 반도체 소자(15)의 사이에 낀 다이 본드 수지(16)의 두께가 적어지기 때문에, 반도체 소자(15)에 더해지는 외부에서의 충격을 다이 본드 수지(16)로 완화시키는 작용을 충분히 얻을 수 없게 되거나, 반도체 소자(15)의 실장 강도가 저하되거나 하는 이상(異常)이 있다. 또, 다이 본드 수지(16)를 경화시키기까지의 시간을 단축하는 방법으로는, 다수의 반도체 장치(11)를 통합하여 처리할 수 없고, 반도체 장치(11)를 소수씩 가열로(加熱爐)에 옮기고 다이 본드 수지(16)를 경화시켜야 하기 때문에, 제조 생산 원가가 높아지는 이상(異常)이 있다. 그 때문에, 이러한 방법은 현실적이지 못했다.
특허 문헌 1 : 미국 특허제7, 166, 910호 명세서(제28도)
본 발명은, 이와 같은 기술적 과제를 감안하여 이루어진 것으로서, 그 목적으로 하는 점은 반도체 소자에 설치된 공동의 곡부를 타고 이동하여 다이 본드 수지가 공동을 타고 뻗어 오르는 것을 방지할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명에 관한 반도체 장치는, 수평 단면이 다각형상을 한 공동이 베이스를 상하에 관통하고, 상기 공동을 덮도록 하여 상기 베이스의 위에 다이어프램이 설치된 반도체 소자와, 다이 본드용 패드가 형성된 기판을 구비하고, 다이 본드 수지에 의해 상기 반도체 소자의 하면을 상기 다이 본드용 패드의 위에 접착한 반도체 장치이고, 상기 다이 본드용 패드는, 상기 반도체 소자의 공동 내주면에 있어서 벽면과 벽면이 교차하여 형성되어 있는 곡부의 하단에 접촉하지 않도록 형성되어 있다.
본 발명의 반도체 장치에 있어서는, 곡부의 하단에 접촉하지 않도록 다이 본드용 패드를 형성하고 있기 때문에, 다이 본드용 패드에 용융 상태의 다이 본드 수지를 도포하고 반도체 소자의 하면을 그 위에 겹쳤을 때, 다이 본드 수지가 다이 본드용 패드의 윗면에 넓어져도 곡부의 하단부에 접촉할 우려가 없다. 따라서, 다이 본드 수지가 곡부의 하단에서 들어가고, 곡부를 타고 이동하여 공동을 뻗어 올라가, 다이어프램을 고정시키거나, 다이어프램의 아래의 간극에 들어가 이물이 되거나 하는 이상을 막을 수 있다.
본 발명에 관한 반도체 장치의 어느 실시형태는, 상기 기판이 프린트 기판이고, 상기 다이 본드용 패드가 상기 프린트 기판의 도체 패턴을 포함하여 형성되어 있고, 상기 곡부의 하단에 대향하는 영역(이하, 곡부 대향 영역이라고 한다.)에서는, 상기 도체 패턴이 제거되어 있다. 기판이 프린트 기판인 경우에는, 그 도체 패턴을 곡부 대향 영역에서 제거하는 것에 의해 도체 패턴에 개구부를 형성할 수 있기 때문에, 곡부에 따라 다이 본드 수지가 뻗어 올라가는 것을 막을 수 있다.
본 발명에 관련된 반도체 장치의 다른 실시형태는, 상기 도체 패턴중, 상기 도체 패턴 제거 영역의 외주부분의 표면의 적어도 일부를 Cu나 Au등의 무기물 재료에 의해 형성되어 있다. 무기물 재료, 특히 Cu나 Au는 다이 본드 수지와 젖음성이 좋지 않기 때문에, 도체 패턴 제거 영역의 외주부분의 표면의 적어도 일부를 Cu나 Au등의 무기물 재료에 의해 형성해 두면, 곡부 대향 영역으로 향하여 흘러 온 다이 본드 수지를 무기물 재료로 형성된 부분에서 고정할 수 있고, 다이 본드 수지가 도체 패턴 제거 영역에 흘러 들어가 곡부의 하단에 접촉하는 것을 막을 수 있다.
본 발명에 관련된 반도체 장치의 또한 다른 실시형태는, 상기 다이 본드용 패드의 외주연이, 상기 반도체 소자의 하면 외주연보다도 외측에 위치하고 있다. 이러한 실시형태에 의하면, 다이 본드용 패드가 반도체 소자보다도 외측으로 넓어지고 있기 때문에, 다이 본드용 패드와 반도체 소자의 하면과의 사이의 다이 본드 수지는 반도체 소자의 외측에 흐르기 쉬워진다. 그만큼, 반도체 소자의 내측에 흐른 다이 본드 수지가 적어지고, 다이 본드 수지가 공동의 벽면에 닿기 어려워진다.
본 발명에 관련된 반도체 장치의 또한 다른 실시형태는, 상기 반도체 소자의 하면이, 상기 곡부의 하단의 부근 영역을 제외하고 전면을 상기 다이 본드 패드에 접착되어 있다. 이러한 실시형태에 의하면, 곡부의 하단의 부근 영역을 제외한 전면으로 반도체 소자의 하면을 접착하고 있기 때문에, 반도체 소자의 접착 면적을 크게 할 수 있고, 반도체 소자의 접착 강도를 높임과 동시에 다이 본드 수지에 의한 완충 효과를 높일 수 있다.
또한, 본 발명에 있어서 상기 과제를 해결하기 위한 수단은, 이상 설명한 구성 요소를 적절히 편성한 특징을 갖는 것이고, 본 발명은 이러한 구성 요소의 조합에 의한 많은 변화를 가능하게 하는 것이다.
본 발명의 반도체 장치에 있어서는, 곡부의 하단에 접촉하지 않도록 다이 본드용 패드를 형성하고 있기 때문에, 다이 본드용 패드에 용융 상태의 다이 본드 수지를 도포하고 반도체 소자의 하면을 그 위에 겹쳤을 때, 다이 본드 수지가 다이 본드용 패드의 윗면에 넓어져도 곡부의 하단부에 접촉할 우려가 없다. 따라서, 다이 본드 수지가 곡부의 하단에서 들어가고, 곡부를 타고 이동하여 공동을 뻗어 올라가, 다이어프램을 고정시키거나, 다이어프램의 아래의 간극에 들어가 이물이 되거나 하는 이상을 막을 수 있다.
도 1은, 종래의 반도체 장치의 대략 단면도.
도 2(a)는, 상동의 반도체 장치의 대략 평면도. 도 2(b)는, 도 2(a)의 X-X 선에 따른 확대 단면도, 도 2(c)는, 도 2(a)의 Y-Y 선에 따른 확대 단면도.
도 3은, 곡선에 따라 다이 본드 수지가 뻗어 올라간 이유를 설명한 도.
도 4는, 본 발명의 실시 형태 1에 의한 반도체 장치의 단면도.
도 5는, 실시 형태 1의 반도체 장치에 사용된 프린트 배선 기판의 평면도.
도 6은, 본 발명의 실시 형태 2에 의한 반도체 장치의 일부 생략한 단면도.
도 7은, 실시 형태 2의 반도체 장치에 사용된 프린트 배선 기판의 평면도.
도 8은, 실시 형태 2의 변형 예에 의한 반도체 장치의 일부 생략한 단면도.
도 9는, 본 발명의 실시 형태 3에 의한 반도체 장치의 일부 생략한 단면도.
도 10은, 실시 형태 3의 반도체 장치에 사용된 프린트 배선 기판의 평면도.
도 11은, 본 발명의 실시 형태 4에 의한 반도체 장치의 일부 생략한 단면도.
도 12는, 실시 형태 4의 반도체 장치에 사용된 프린트 배선 기판의 평면도.
이하, 첨부 도면을 참조하면서 본 발명의 매우 적합한 실시 형태를 설명한다.
(제1의 실시 형태)
도 4는, 본 발명의 실시 형태 1에 의한 반도체 장치(51)의 구조를 나타내는 단면도이고, 기판(52)의 대각 방향에 있어서의 단면을 나타낸다. 도 5는 반도체 장치(51)에 사용되고 있는 기판(52)의 평면도이고, 아울러 그 일부를 확대하여 나타낸다. 여기에 나타내는 반도체 장치(51)는, 기판(52)의 윗면에 반도체 소자(53)를 실장하고, 기판(52)과 도전성 캡(54)으로 된 패키지(패러데이 케이지)안에 반도체 소자(53)를 담은 것이다.
기판(52)은 프린트 기판에 의해 구성되어 있고, 도 4에 나타내는 바와 같이, 기판 코어재(55)(프리프레그)의 윗면의 거의 전면에 동박(銅箔)등의 도체 패턴(56)(금속박)이 적층되어 있다. 기판 코어재(55)의 하면의 거의 전면에도 Cu 등의 도체 패턴(69)(금속박)이 적층되어 있고, 도체 패턴(69)을 패터닝 한 것에 의해, 인출 전극(67)과 이면측 접지 패턴(68)이 형성되어 있다. 윗면의 도체 패턴(56)은, 스루홀(70)을 이용하여 하면의 이면측 접지 패턴(68)에 전기적으로 접속되어 있다. 인출 전극(67)이나 이면측 접지 패턴(68)은, 반도체 장치(51)를 실장하기 위한 기판(예를 들면 휴대 전화용의 머더 보드)에 납땜 실장하기 위한 패턴이다.
도 5에 나타내는 바와 같이, 기판(52)의 중앙부에는, 도체 패턴(56)의 표면을 솔더 레지스트(57)로 덮은 구형 모양의 제 1 솔더 레지스트 영역(59)이 형성되어 있다. 제 1 솔더 레지스트 영역(59)의 외측에는, 도체 패턴(56)의 표면에 Cu나 Au 등의 무기물 재료를 도금한 무기물 재료층(58)을 행한 내주측 도금 영역(60)이 환상(環狀)으로 형성되어 있다. 내주측 도금 영역(60)의 외측에는, 도체 패턴(56)의 표면을 솔더 레지스트(57)로 덮은 환상의 제 2 솔더 레지스트 영역(61)이 형성되어 있다. 제 2 솔더 레지스트 영역(61)의 외측에는, 도체 패턴(56)의 표면에 Cu나 Au 등의 무기물 재료에 의한 무기물 재료층(58)을 행한 외주측 도금 영역(62)이 환상으로 형성되어 있다. 또한, 외주측 도금 영역(62)의 외측에는, 도체 패턴(56)의 표면을 솔더 레지스트(57)로 덮은 환상의 제 3 솔더 레지스트 영역(63)이 형성되어 있다. 그리고, 제 3 솔더 레지스트 영역(63)의 외측의 영역은, 도체 패턴(56)이 노출한 접지 전극부(64)로 되어 있다.
또한, 도체 패턴(56)을 보호하기 위한 솔더 레지스트(57)는, 용융 상태의 솔더 레지스트를 스크린 인쇄한 것에 의해 기판(52)의 표면에 균일한 두께에 도포한 후, 가열한 것에 의해 경화시킨 것이다. 이 실시 형태에 있어서는 피복부재로서 솔더 레지스트를 이용하고 있지만, 이것 이외에도 실크 패턴등을 이용해도 좋다. 또, 기판(52)의 도체 패턴(56)은 일반적으로 동박이 사용되어 있기 때문에, 내주측 도금 영역(60), 외주측 도금 영역(62)의 무기물 재료층(58)으로서는 Au를 이용하는 것이 바람직하다.
제 3 솔더 레지스트 영역(63) 내의 일부에는, 도체 패턴(56)을 노출시키고 전극 패드(66a, 66b)를 설치하고 있다. 전극 패드(66a, 66b)는, 제 3 솔더 레지스트 영역(63)의 도체 패턴(56)과 분리하여 전기적으로 분리되어 있고, 스루홀(도시하지 않음)을 이용하여 기판(52)의 이면의 인출 전극(67)에 전기적으로 접속되어 있다.
반도체 소자(53)는, 다이어프램을 갖는 각종 센싱용의 센서 칩(예를 들면, 음향 센서, 압력 센서 등) 등이나, 이 실시 형태에서는 음향 진동을 검지한 음향 센서(또는, 음향 진동을 전기 에너지로 변환한 트랜스듀서)로 하고 있다. 이 반도체 소자(53)는, Si 기판 등을 가공하여 제작된 베이스(71)의 윗면에 음향 진동을 감지한 다이어프램(72)을 붙여 놓고, 음향 진동에 의한 다이어프램(72)의 변위를 정전 방식 등으로 검출하는 것이다. 다이어프램(72)의 아래쪽에서는 베이스(71)에 사각추 전체가 약간 높고 평평한 모양을 한 공동(73)이 형성되어 있고, 공동(73)은 베이스(71)를 상하에 관통하고 있다. 또한, 공동(73)은, 수평 단면이 다각형상을 하여 상하에 관통한 것이라면 좋고, 사각추 사다리꼴 모양에 한하지 않고, 삼각추 전체가 약간 높고 평평한 모양, 5각추 전체가 약간 높고 평평한 모양 등의 다각형추 전체가 약간 높고 평평한 모양을 한 것이라도 좋다. 또는, 공동(73)의 상부가 다각추 전체가 약간 높고 평평한 모양에서 하부가 역 다각추 전체가 약간 높고 평평한 모양으로 되어 있어도 좋다. 다이어프램(72)은 네모퉁이를 베이스(71)의 윗면에 고정되어 있고, 네모퉁이를 제외한 외주 4 변에서는 다이어프램(72)의 하면과 베이스(71)의 윗면과의 사이에 간극(벤트 홀)이 형성되어 있다.
반도체 소자(53)의 하면은 공동(73)을 둘러싼 각(角) 환상으로 되어 있고, 다이 본드 수지(74)에 의해 기판(52)의 다이 본드용 패드(65)의 위에 접착 고정된다. 다이 본드 수지(74)로서는 유연성을 갖는 실리콘 수지 등의 접착 수지가 사용되고 있고, 전사 핀(스탬퍼)에 도포된 다이 본드 수지(74)를 다이 본드용 패드(65)의 위에 전사시킨 후, 그 위에 반도체 소자(53)를 얹고 균등한 힘으로 압박하여, 다이 본드 수지(74)를 가열 경화시켜 반도체 소자(53)를 고정한다. 다이 본드 수지(74)는, 반도체 소자(53)를 고정하는 외에, 외부 환경에서의 여분의 힘을 차단하여 완충하는 작용도 하고 있다. 반도체 소자(53)의 단자와 전극 패드(66a, 66b)와는 본딩 와이어(도시하지 않음)에 의해 결선되어 있고, 따라서 반도체 소자(53)의 단자는 하면의 인출 전극(67)에 도통하고 있다.
도 4 및 도 5에 나타내는 바와 같이, 다이 본드용 패드(65)는 내주측 도금 영역(60), 제 2 솔더 레지스트 영역(61) 및 외주측 도금 영역(62)에 의해 형성되어 있다. 또, 도 5에 있어서는, 기판(52)의 윗면에 실장된 반도체 소자(53)의 하면의 내주단과 외주단의 위치를 각각 파선으로 나타내고 있다. 반도체 소자(53)의 하면 내주단은, 다이 본드용 패드(65)의 내주단(내주측 도금 영역(60)의 내주 단)과 거의 일치하고 있고, 다이 본드용 패드(65)의 외주단(외주측 도금 영역(62)의 외주 단)은 반도체 소자(53)의 하면 외주단보다도 외측에 위치하고 있다.
공동(73)의 네모퉁이에 생기는 곡부(75)의 하단에 대응하는 위치에 있어서는, 에칭에 의해 다이 본드용 패드(65)(도체 패턴(56))를 제외하고 개구부(76)가 형성되어 있고, 개구부(76)에서는 기판 코어재(55)가 노출하고 있다. 개구부(76)는, 도 5에서는 구형 모양으로 되어 있지만, 개구부(76)의 형상은 구형 모양에 한하는 것이 아니고, 원형이나 구형 모양 이외의 다각형 등이라도 좋다. 개구부(76)의 크기는, 한 변의 길이가 0.20mm 정도로 좋다. 반도체 소자(53)를 기판(52)에 탑재한 때의 탑재 정밀도는 ±0.05mm이기 때문에, 개구부(76)의 치수를 한 변 0.20mm으로 하고 있으면, 곡부(75)의 하단과 개구부(76)의 틀과의 사이에 최악이라도 0.05mm의 간극을 확보할 수 있기 때문이다.
도전성 캡(54)은, 비저항의 작은 금속재료에 의해 캡(cap)형상으로 형성되어 있고, 하면에는 반도체 소자(53) 등을 수용하기 위한 공간이 형성되어 있다. 도전성 캡(54)의 하단부 전(全) 둘레에는 거의 수평으로 늘어난 플랜지(77)가 형성되어 있다.
도전성 캡(54)은 반도체 소자(53) 등을 덮도록 하여 기판(52)의 위에 재치되고, 플랜지(77) 하면이 도전성 접합 부재(78)에 의해 접지 전극부(64)에 접합 고정됨과 동시에, 도전성 접합 부재(78)의 도전성에 의해 접지 전극부(64)에 전기적으로 접속된다. 따라서, 도전성 캡(54)은, 하면의 이면측 접지 패턴(68)과 동(同) 전위(그라운드 전위)로 된다. 도전성 접합 부재(78)로서는, 도전성 에폭시 수지(예를 들면, 은 필러를 함유한 에폭시 수지)나 납땜 등의 재료를 이용한다.
또한, 실장된 반도체 소자(53)가 음향 센서인 경우에는, 도전성 캡(54)의 윗부분 등에 음향 진동을 통과시키기 위한 구멍(도시하지 않음)이 열려 있어도 좋다. 또, 도전성 캡(54)과 기판(52)으로 된 패키지는, 수용한 반도체 소자(53)의 종류에 따라 밀폐 구조로 되어 있어도 좋다. 예를 들면, 외부에서의 먼지, 빛 등을 차단하면 좋은 경우에는, 패키지로 반도체 소자(53) 등을 덮고 있으면 좋고, 반드시 기밀성까지 요구되지 않지만, 내습성, 내약품성을 필요로 하는 경우에는, 패키지는 기밀성을 갖도록 하는 것이 바람직하다.
상기와 같이 구성된 반도체 장치(51)에 의하면, 도 5에 나타낸 바와 같이, 다이 본드용 패드(65)에 있어서, 내주측 도금 영역(60)과 외주측 도금 영역(62)의 사이의 제 2 솔더 레지스트 영역(61)에 있어서는 도체 패턴(56)의 표면을 솔더 레지스트(57)로 덮고 있다. 실리콘 수지 등의 다이 본드 수지(74)는, Cu나 Au 등의 무기물 재료에 대한 것보다도, 솔더 레지스트(57)에 대한 접착 강도의 쪽이 높기 때문에, 다이 본드용 패드(65)의 일부에 솔더 레지스트(57)를 형성해 두는 것에 의해, 다이 본드 수지(74)에 의한 반도체 소자(53)의 접착 강도를 높게 할 수 있다.
또, 이 반도체 장치(51)에 있어서는, 다이 본드용 패드(65)의 내주부 및 외주부에는, 다이 본드 수지에 대해 젖음성이 나쁜 무기물 재료층(58)으로 덮인 내주측 도금 영역(60)과 외주측 도금 영역(62)을 형성하고 있기 때문에, 다이 본드 수지(74)가 다이 본드용 패드(65)의 내주측이나 외주측에 흘러 나가는 것을 막을 수 있다. 이 이유는 다음과 같다.
다이 본드 수지(74)로서는 외부에서의 충격 등의 특성 변동 요인을 완화시키기 위해 실리콘 수지 등의 유연한 수지가 사용되고 있고, 이것은 유동하기 쉬운 성질이 있다. 이 실리콘 수지 등의 수지는, 동일한 유기 재료인 솔더 레지스트에 대해서는 젖음성이 좋고, 접촉 각(角)이 작아진다. 게다가, 도체 패턴(56) 위에 형성된 솔더 레지스트는 단면이 직각으로 되기 어렵게 환미(丸味)를 띠기 쉽다. 그 때문에, 다이 본드용 패드(65)의 전면을 솔더 레지스트(57)로 덮고 있는 경우에는, 다이 본드 수지(74)를 도포한 때의 접촉각(θ)이 작아지고, 그 결과 도포된 다이 본드 수지(74)가 다이 본드용 패드(65)의 처음부터 흘러나오기 쉬워지고, 일단 다이 본드 수지(74)가 흘러나오면 시간과 함께 유출량이 증가한다.
이에 대해, 실리콘 수지 등의 수지는, 무기물 재료에 대해서는 젖음성이 나쁘고, 접촉각이 커진다. 게다가, 무기물 재료는 솔더 레지스트에 비교하면 단면이 직각이 되기 쉽다. 그 때문에, 다이 본드용 패드(65)의 내주부 및 외주부의 표면이 무기물 재료로 구성되어 있는 경우에는, 다이 본드 수지(74)를 도포한 때의 접촉각(θ)이 커지고, 다이 본드용 패드(65)의 틀로 다이 본드 수지(74)가 구면(球面)형상으로 되기 때문에, 도포된 다이 본드 수지(74)가 다이 본드용 패드(65)의 처음부터 외주측 또는 내주측에 흘러 나오기 어려워지는 것이다.
이렇게 다이 본드 수지(74)가 다이 본드용 패드(65)로부터 흘러나오는 것을 저지하면, 흘러나온 다이 본드 수지(74)가 접지 전극부(64)의 일부를 덮고 도전성 캡(54)의 접지 전극부(64)에의 접합을 방해하고, 고주파 노이즈의 차폐성을 저하시키는 현상을 방지할 수 있다.
또, 다이 본드용 패드(65)로부터 다이 본드 수지(74)가 흘러나오면, 유출량의 증가에 수반하여 반도체 소자(53)와 다이 본드용 패드(65)의 사이의 다이 본드 수지(74)의 두께가 적어지지만, 본 실시 형태에 의하면 다이 본드 수지(74)의 유출을 방지할 수 있기 때문에, 다이 본드 수지(74)의 도포량을 관리함으로써 다이 본드 수지(74)의 두께의 불규칙함을 작게 할 수 있다. 그 결과, 반도체 소자(53)의 접합 강도를 균일화할 수 있고, 공동(73)의 용적이 균일하게 되고, 또 다이 본드 수지(74)의 탄성이 균일하게 되고, 반도체 장치(51)의 품질이 안정된다.
또한, 다이 본드 수지(74)의 유출을 방지할 수 있기 때문에, 반도체 소자(53)의 하면에 있어서 다이 본드 수지(74)의 두께를 크게 할 수 있고, 다이 본드 수지(74)로 여분의 외력을 차단하는 효과가 또한 증강된다.
다음에는, 본 실시 형태의 반도체 장치(51)에 있어서는, 곡부(75)의 하단에 대향한 영역(곡부 대향 영역)으로 다이 본드용 패드(65)(도체 패턴(56))를 제거하고 개구부(76)를 설치하고 있기 때문에, 다이 본드용 패드(65)에 도포된 다이 본드 수지(74)가 곡부(75)의 하단에 접촉할 우려가 작다. 그 때문에, 다이 본드 수지(74)가 곡부(75)의 하단에서 곡부(75)에 침입하고, 곡부(75)를 타고 뻗어 올라간 베이스(71)의 윗면에 이르는 것을 막을 수 있다.
또한, 개구부(76)의 주위에는, 다이 본드 수지(74)와 젖음성이 나쁘고, 또한, 단면이 직각이 되기 쉬운 Au 등의 무기물 재료로 된 무기물 재료층(58)을 형성하고 있기 때문에, 개구부(76)를 향하여 흐르려고 하는 다이 본드 수지(74)는 무기물 재료층(58)에 의해 제지당한다. 한편, 베이스(71)는 Si로 형성되어 있고, 실리콘 수지 등의 다이 본드 수지(74)와는 젖음성이 좋기 때문에, 내주측 도금 영역(60)의 선단에 쌓인 다이 본드 수지(74)는 베이스(71)의 외주 측면에 따라 상방으로 뻗어 올라간 큰 수지 필릿을 형성한다. 이 결과, 다이 본드용 패드(65)의 내주측에 흐른 다이 본드 수지(74)는, 개구부(76) 내에 비어져 나오거나, 흘러들어가는 것이 저지된다. 따라서, 개구부(76) 안에 비어져 나오거나, 흘러 들어가기도 한 다이 본드 수지(74)가 곡부(75)의 하단에 접촉하여 곡부(75)를 타고 뻗어 올라가는 것을 막을 수 있다. 또한, 개구부(76)의 전 둘레가 무기물 재료층(58)으로 둘러싸여 있는 것이 바람직하지만, 이 실시 형태에서는 도 5에 나타내는 바와 같이, 다이 본드 수지(74)가 흘러 오는 방향에서만 개구부(76)의 주위에 무기물 재료층(58)을 형성하고 있어도 좋다.
또한, 다이 본드용 패드(65)의 외주단은 반도체 소자(53)의 하면 외주단보다도 외측에 위치하고 있고, 반도체 소자(53)의 하면 외주단은 제 2 솔더 레지스트 영역(61)의 위에 있기 때문에, 다이 본드 수지(74)는 내주측보다도 외주측으로 끌어당겨 외주측으로 돌출하기 쉽게 되어 있다. 그 때문에, 개구부(76)의 마련되어 있는 내주측에 흐르는 다이 본드 수지(74)의 양을 줄일 수 있고, 다이 본드 수지(74)가 개구부(76) 안에 돌출하거나, 흘러들어가거나 하기 어렵게 되고, 다이 본드 수지(74)가 곡부(75)의 하단에 접촉하여 곡부(75)를 타고 뻗어 올라가는 것을 막을 수 있다.
이렇게 하여 용융 상태의 다이 본드 수지(74)가 곡부(75)의 하단에 접촉하여 곡부(75)를 타고 뻗어 올라가는 것이 없어지고, 다이 본드 수지(74)에 의해 다이어프램(72)이 베이스(71)에 고정되거나, 다이어프램(72)과 베이스(71)와의 간극에 이물로서 끼거나 하여 진동이나 변위가 저해되는 이상을 막을 수 있다.
또, 이 반도체 장치(51)에서는, 그라운드에 접속된 도전성 캡(54)과 그라운드에 접속된 이면측 접지 패턴(68)이나 도체 패턴(56)을 갖는 기판(52)에 의해 패러데이 케이지가 구성되기 때문에, 반도체 소자(53)를 외부의 고주파 노이즈로부터 차단할 수 있고, 반도체 소자(53)의 외부 노이즈에 의한 영향을 절감할 수 있다.
또한, 기판(52)의 표리면의 모두 거의 전면을 도전 패턴에 의해 덮여 있기 때문에, 온도 변화 등에 의한 기판(52)의 휘어짐을 막을 수 있다.
(제2의 실시 형태)
도 6은 본 발명의 실시 형태 2에 의한 반도체 장치(81)의 구조를 나타내는 단면도이고, 도전성 캡(54)을 설치하기 전의 상태를 나타낸다. 도 7은, 반도체 장치(81)에 사용되고 있는 기판(52)의 평면도이고, 아울러 그 일부를 확대하여 나타낸다. 이 실시 형태에 있어서는, 실시 형태 1에 있어서 제 3 솔더 레지스트 영역(63)을 제거하고 홈부(82)를 설치하고, 홈부(82) 안에 기판 코어재(55)를 노출시키고 있다. 이와 같은 홈부(82)를 형성하면, 다이 본드용 패드(65)(또는, 외주측 도금 영역(62))의 외주단으로 다이 본드 수지(74)를 고정하는 효과가 높아지고, 다이 본드 수지(74)가 다이 본드용 패드(65)의 외측에 흘러 접지 전극부(64)에 부착하기 어려워진다.
또, 이 실시 형태에서는, 도 7에 나타내는 바와 같이, 내주측 도금 영역(60)의 내주단을 반도체 소자(53)의 하면의 내주단(공동(73)의 틀)보다도 내측에 위치시키고, 개구부(76)의 전(全) 둘레를 내주측 도금 영역(60)에 감싸도록 하고 있다. 내주측 도금 영역(60)의 표면은 다이 본드 수지(74)에 대해 젖음성이 나쁘고, 단면이 직각이 되기 쉬운 무기물 재료층(58)으로 형성되어 있기 때문에, 다이 본드 수지(74)는 개구부(76)의 전 둘레로 제지당하고 한층더 개구부(76) 안에 흘러들어가기 어려워지고, 다이 본드 수지(74)가 곡부(75)의 하단에 접촉할 우려가 더욱 적어진다.
(제2의 실시 형태의 변형 례)
도 8은 실시 형태 2의 변형 예의 구조를 나타내는 단면도이고, 도전성 캡(54)을 설치하기 전의 상태를 나타낸다. 이 변형 예로는, 개구부(76)의 바닥면에서 기판 코어재(55)를 삭제하고 굴입(堀入)부(83)를 설치하고 있다. 개구부(76) 안에 굴입부(83)를 설치하고 있기 때문에, 개구부(76)의 깊이가 깊어지고, 만일 개구부(76) 안에 다이 본드 수지(74)가 흘러들어가도 다이 본드 수지(74)가 곡부(75)의 하단에 접촉하기 어렵고, 다이 본드 수지(74)가 곡부(75)를 타고 뻗어 올라갈 우려가 작아진다.
또한, 개구부(76)를 깊이 한 점에 관해서는, 실시 형태 2 이외의 실시 형태에도 적용할 수 있다.
(제 3의 실시 형태)
도 9는 본 발명의 실시 형태 3에 의한 반도체 장치(91)의 구조를 나타내는 단면도이고, 도전성 캡(54)을 설치하기 전의 상태를 나타낸다. 도 10은, 반도체 장치(91)에 사용되고 있는 기판(52)의 평면도이고, 아울러 그 일부를 확대하여 나타낸다. 이 실시 형태에 있어서는, 실시 형태 2에 있어서 외주측 도금 영역(62)을 제거하고 홈부(82)를 확대하고, 또한 제 2 솔더 레지스트 영역(61)의 외주단을 반도체 소자(53)의 하면의 외주단에 거의 일치시키고 있다. 이러한 실시 형태에 의하면, 홈부(82)를 폭넓게 할 수 있기 때문에, 외측에 흘러나온 다이 본드 수지(74)가 접지 전극부(64)에 흐르기 어려워진다.
(제4의 실시 형태)
도 11은 본 발명의 실시 형태 4에 의한 반도체 장치(101)의 구조를 나타내는 단면도이고, 도전성 캡(54)을 설치하기 전의 상태를 나타낸다. 도 12는, 반도체 장치(101)에 사용되고 있는 기판(52)의 평면도이고, 아울러 그 일부를 확대해 나타낸다. 이 실시 형태에 있어서는, 실시 형태 2에 있어서 제 1 솔더 레지스트 영역(59)을 제거하고 기판 코어재(55)를 노출시키고 있다. 그리고, 내주측 도금 영역(60)의 내주단을 반도체 소자(53)의 하면의 내주단(공동(73)의 틀)보다도 외주측에 위치시키는 것에 의해, 곡부 대향 영역을 포함하고 내주측 도금 영역(60)보다도 내측의 전체에 개구부(76)를 형성하고 있다. 이 실시 형태에서는, 다이 본드용 패드(65)의 내측 전체를 개구부(76)로 하고 있고, 또 제 1 솔더 레지스트 영역(59)을 제거하는 것으로 다이 본드용 패드(65)(또는, 내주측 도금 영역(60))의 내주단으로 다이 본드 수지(74)를 고정하는 효과를 높이고 있기 때문에, 다이 본드 수지(74)가 곡부(75)를 타고 뻗어 올라가는 것을 방지하는 효과가 더 높아지고 있다.
51, 81, 91, 101 반도체 장치
52 기판
53 반도체 소자
55 기판 코어재
56 도체 패턴
57 솔더 레지스트
58 무기물 재료층
59 제1 솔더 레지스트 영역
60 내주측 도금 영역
61 제2 솔더 레지스트 영역
62 외주측 도금 영역
63 제 3 솔더 레지스트 영역
64 접지 전극부
65 다이 본드용 패드
71 베이스
72 다이어프램
73 공동
74 다이 본드 수지
75 곡부
76 개구부

Claims (5)

  1. 수평 단면이 다각형상을 한 공동이 베이스를 상하에 관통하고, 상기 공동을 덮도록 하여 상기 베이스의 위에 다이어프램이 설치된 반도체 소자와, 다이 본드용 패드가 형성된 기판을 구비하고, 다이 본드 수지에 의해 상기 반도체 소자의 하면을 상기 다이 본드용 패드의 위에 접착한 반도체 장치로서,
    상기 다이 본드용 패드는, 상기 반도체 소자의 공동 내주면에 있어서 벽면과 벽면이 교차하여 형성되어 있는 곡부의 하단에 접촉하지 않도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 기판은 프린트 기판이고, 상기 다이 본드용 패드는 상기 프린트 기판의 도체 패턴을 포함하여 형성되어 있고,
    상기 곡부의 하단에 대향하는 영역에서는, 상기 도체 패턴이 제거되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 도체 패턴중, 상기 도체 패턴 제거 영역의 외주부분의 표면의 적어도 일부를 Cu나 Au등의 무기물 재료에 의해 형성한 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 다이 본드용 패드의 외주연은, 상기 반도체 소자의 하면 외주연보다도 외측에 위치하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 반도체 소자의 하면은, 상기 곡부의 하단의 부근 영역을 제외하고 전면을 상기 다이 본드 패드에 접착되어 있는 것을 특징으로 하는 반도체 장치.
KR1020117001383A 2008-09-12 2009-02-20 반도체 장치 KR101166654B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2008-235736 2008-09-12
JP2008235736A JP4366666B1 (ja) 2008-09-12 2008-09-12 半導体装置
PCT/JP2009/000728 WO2010029655A1 (ja) 2008-09-12 2009-02-20 半導体装置

Publications (2)

Publication Number Publication Date
KR20110022685A true KR20110022685A (ko) 2011-03-07
KR101166654B1 KR101166654B1 (ko) 2012-07-18

Family

ID=41443774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117001383A KR101166654B1 (ko) 2008-09-12 2009-02-20 반도체 장치

Country Status (6)

Country Link
US (1) US9363617B2 (ko)
EP (1) EP2325875B1 (ko)
JP (1) JP4366666B1 (ko)
KR (1) KR101166654B1 (ko)
CN (1) CN102124549B (ko)
WO (1) WO2010029655A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011045990A1 (ja) * 2009-10-14 2011-04-21 シャープ株式会社 表示装置
CN102925347B (zh) * 2012-08-29 2016-01-20 张楚凡 半导体芯片、半导体酶芯片及筛选目标酶的方法
CN105190855B (zh) * 2013-03-13 2017-09-19 丰田自动车株式会社 半导体装置
US10322481B2 (en) 2014-03-06 2019-06-18 Infineon Technologies Ag Support structure and method of forming a support structure
US10879211B2 (en) 2016-06-30 2020-12-29 R.S.M. Electron Power, Inc. Method of joining a surface-mount component to a substrate with solder that has been temporarily secured
CN112404786B (zh) * 2020-09-28 2022-09-20 中国电子科技集团公司第二十九研究所 一种提升气密性软钎焊效果的结构及其焊接工艺

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08193897A (ja) * 1995-01-19 1996-07-30 Mitsubishi Electric Corp 半導体圧力センサ
JPH09222372A (ja) * 1996-02-19 1997-08-26 Mitsubishi Electric Corp 半導体式センサ
JPH1123613A (ja) * 1997-07-04 1999-01-29 Tokai Rika Co Ltd ダイアフラム式センサチップを利用したセンサ
US6255728B1 (en) * 1999-01-15 2001-07-03 Maxim Integrated Products, Inc. Rigid encapsulation package for semiconductor devices
US7166910B2 (en) 2000-11-28 2007-01-23 Knowles Electronics Llc Miniature silicon condenser microphone
US6859542B2 (en) * 2001-05-31 2005-02-22 Sonion Lyngby A/S Method of providing a hydrophobic layer and a condenser microphone having such a layer
JP2004039988A (ja) 2002-07-05 2004-02-05 Shinko Electric Ind Co Ltd 素子搭載用回路基板及び電子装置
JP2004251742A (ja) 2003-02-20 2004-09-09 Denso Corp センサ装置
JP2004301740A (ja) * 2003-03-31 2004-10-28 Denso Corp 半導体センサ
JP4539450B2 (ja) 2004-11-04 2010-09-08 オムロン株式会社 容量型振動センサ及びその製造方法
JP2006302943A (ja) 2005-04-15 2006-11-02 Tokyo Electron Ltd マイクロ構造体
JP4784289B2 (ja) 2005-12-06 2011-10-05 ヤマハ株式会社 半導体装置の製造方法
EP1795496A2 (en) * 2005-12-08 2007-06-13 Yamaha Corporation Semiconductor device for detecting pressure variations
US7436054B2 (en) * 2006-03-03 2008-10-14 Silicon Matrix, Pte. Ltd. MEMS microphone with a stacked PCB package and method of producing the same
US20070284681A1 (en) * 2006-06-12 2007-12-13 Intermec Ip Corp. Apparatus and method for protective covering of microelectromechanical system (mems) devices
US7579678B2 (en) * 2006-09-04 2009-08-25 Yamaha Corporation Semiconductor microphone unit
TWI315295B (en) * 2006-12-29 2009-10-01 Advanced Semiconductor Eng Mems microphone module and method thereof
CN101018429A (zh) * 2007-03-05 2007-08-15 胡维 电容式微型硅麦克风及制备方法
US7745281B2 (en) * 2007-03-07 2010-06-29 Kemet Electronics Corporation Thin solid electrolytic capacitor embeddable in a substrate
CN101022685A (zh) * 2007-03-23 2007-08-22 胡维 电容式微型硅麦克风及其制备方法

Also Published As

Publication number Publication date
US20110204457A1 (en) 2011-08-25
WO2010029655A1 (ja) 2010-03-18
EP2325875B1 (en) 2018-06-06
CN102124549A (zh) 2011-07-13
JP4366666B1 (ja) 2009-11-18
KR101166654B1 (ko) 2012-07-18
JP2010067934A (ja) 2010-03-25
EP2325875A1 (en) 2011-05-25
CN102124549B (zh) 2013-10-23
EP2325875A4 (en) 2014-08-06
US9363617B2 (en) 2016-06-07

Similar Documents

Publication Publication Date Title
US8314485B2 (en) Electronic component
US10381280B2 (en) Semiconductor packages and methods for forming semiconductor package
JP4058642B2 (ja) 半導体装置
JP5746919B2 (ja) 半導体パッケージ
US12068345B2 (en) Image sensor package having a light blocking member
US20090230487A1 (en) Semiconductor device, semiconductor device manufacturing method and lid frame
KR101166654B1 (ko) 반도체 장치
US8274797B2 (en) Electronic component
JP5320863B2 (ja) 電子部品
KR101967261B1 (ko) 이미지 센서 패키지 및 이것의 제조 방법
CN110677794A (zh) 麦克风封装结构及其形成方法
KR100337455B1 (ko) 반도체패키지
JP3825196B2 (ja) 電子回路装置
CN210579223U (zh) 麦克风封装结构
US9899236B2 (en) Semiconductor package with cantilever pads
KR20170085676A (ko) 반도체 패키지
EP1918988A2 (en) A semiconductor package manufacturing method and semiconductor apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150619

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180619

Year of fee payment: 7