KR20110019964A - 패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법 - Google Patents

패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법 Download PDF

Info

Publication number
KR20110019964A
KR20110019964A KR1020090077603A KR20090077603A KR20110019964A KR 20110019964 A KR20110019964 A KR 20110019964A KR 1020090077603 A KR1020090077603 A KR 1020090077603A KR 20090077603 A KR20090077603 A KR 20090077603A KR 20110019964 A KR20110019964 A KR 20110019964A
Authority
KR
South Korea
Prior art keywords
silicon layer
layer
polycrystalline silicon
pattern
layer pattern
Prior art date
Application number
KR1020090077603A
Other languages
English (en)
Other versions
KR101073562B1 (ko
Inventor
김종윤
이일정
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성모바일디스플레이주식회사 filed Critical 삼성모바일디스플레이주식회사
Priority to KR1020090077603A priority Critical patent/KR101073562B1/ko
Priority to US12/805,856 priority patent/US20110042678A1/en
Publication of KR20110019964A publication Critical patent/KR20110019964A/ko
Application granted granted Critical
Publication of KR101073562B1 publication Critical patent/KR101073562B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0275—Photolithographic processes using lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • H01L31/1864—Annealing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 화소부 및 패드부를 구비하는 기판을 포함하는 유기전계발광표시장치에 있어서, 상기 패드부는 상기 기판 상부에 위치한 실리콘층 패턴; 상기 실리콘층 패턴 상에 위치한 절연막; 상기 절연막 상에 위치하는 배선층; 및 상기 배선층의 가장 자리를 감싸면서 상기 배선층을 노출시키는 개구부를 구비하는 보호층을 포함하는 것을 특징으로 하는 유기전계발광표시장치에 관한 것이다.
따라서, 본 발명은 패드부의 배선층의 하부에 다결정 실리콘층 패턴을 잔존시켜, 배선층의 표면적을 증가시킴으로써, 평판 표시 장치를 작동시키기 위한 부품들과 배선층의 접촉면적이 넓게 하여 콘택저항이 감소하는 효과가 있다.
패드부, 반도체층, 거칠기, 유기전계

Description

패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법{Pad Area, Organic Electroluminescence Device comprising the same and Fabricating Method of the Organic Electroluminescence Device}
본 발명은 패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법에 관한 것으로, 보다 자세하게는 평판 표시 장치를 작동시키기 위한 부품들과 배선층의 콘택저항을 감소시키는 패드부에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같은 종래의 표시소자의 단점을 해결하는 액정표시장치(liquid crystal display device), 유기전계발광장치(organic electroluminescence device) 또는 PDP(plasma display panel)등과 같은 평판형 표시장치(flat panel display device)가 주목받고 있다.
이때, 상기 액정 표시 장치는 다른 평판 표시 장치에 비해 해상도, 컬러 표시, 화질 및 저전력소비 등의 특성이 우수하고, 상기 유기 전계 발광 장치는 유기물의 자체 발광으로 간단한 구조, 광효율, 직류저전압구동 및 고속응답성 등의 특 성이 우수하고, 상기 FED는 고해상도 및 광시야각 등의 특성이 우수하고, 상기 PDP는 고휘도, 고발광성 효율 및 광시야각 등의 특성이 우수하다는 특징이 있다.
상기와 같은 평판 표시 장치들은 유리 또는 플라스틱과 같은 투명한 절연 기판상에 소자들을 형성함으로서 제조할 수 있다.
이때, 상기 평판 표시 장치를 작동시키기 위해 여러 가지 제어 신호 또는 데이터 신호 등을 생성하는 부품들이 상기 평판 표시 장치가 형성되는 기판의 소정 영역에 실장될 수 있다. 이때, 상기 부품들을 실장하는 방법에 따라 COG(Chip On Glass) 또는 COF(Chip On FPC(Flexible Printed Circuit)) 등이 있을 수 있는데, 상기 COG는 기판상에 직접 IC(Integrated Circuit) 칩과 같은 부품을 실장하는 방법이고, 상기 COF는 폴리마이드(Polymide) 등의 필름에 IC 칩과 같은 부품을 실장한 후, 상기 필름을 기판상에 실장하는 방법이다.
이때, 상기 평판 표시 장치가 형성된 기판상에는 상기 COG 또는 COF 등의 방법으로 부품을 실장하기 위해서는 전기적으로 통전이 되는 패드가 필요하게 된다.
그러나, 종래 패드의 구조는 상기 COG 또는 COF와의 접촉면적이 적어 콘택이 적절하게 이루어지지 않아, 콘택 저항이 증가하는 문제점이 있다.
따라서, 본 발명은 평판 표시 장치를 작동시키기 위한 부품들과 배선층의 콘택저항을 감소시키는 패드부를 제공하는 것을 목적으로 한다.
본 발명은 기판; 상기 기판 상부에 위치한 실리콘층 패턴; 상기 실리콘층 패턴 상에 위치한 절연막; 상기 절연막 상에 위치하는 배선층; 및 상기 배선층의 가장 자리를 감싸면서 상기 배선층을 노출시키는 개구부를 구비하는 보호층을 포함하는 것을 특징으로 하는 패드부를 제공한다.
또한, 본 발명은 화소부 및 패드부를 구비하는 기판을 포함하는 유기전계발광표시장치에 있어서, 상기 패드부는 상기 기판 상부에 위치한 실리콘층 패턴; 상기 실리콘층 패턴 상에 위치한 절연막; 상기 절연막 상에 위치하는 배선층; 및 상기 배선층의 가장 자리를 감싸면서 상기 배선층을 노출시키는 개구부를 구비하는 보호층을 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
또한, 본 발명은 상기 화소부는 상기 기판 상부에 위치한 실리콘층 패턴; 상기 실리콘층 패턴을 포함한 기판 전면에 걸쳐 형성된 게이트 절연막; 상기 게이트 절연막 상에 위치한 게이트 전극; 상기 게이트 전극 상에 형성된 층간 절연막; 및 상기 층간 절연막의 콘택홀을 통하여 상기 화소부의 실리콘층의 패턴의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
또한, 본 발명은 상기 패드부의 절연막은 게이트 절연막이고, 상기 패드부의 배선층은 게이트 전극과 동일 물질로 이루어지는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
또한, 본 발명은 상기 패드부의 절연막은 층간 절연막이고, 상기 패드부의 배선층은 소오스/드레인 전극과 동일 물질로 이루어지는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
또한, 본 발명은 상기 실리콘층 패턴은 다결정 실리콘층 패턴인 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
또한, 본 발명은 화소부 및 패드부를 구비하는 기판을 제공하는 단계; 상기 화소부 및 패드부를 포함하는 기판 전면에 걸쳐 비정질 실리콘층을 형성한 후, 이를 결정화하여 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층을 패터닝하여, 상기 화소부 및 상기 패드부의 일정영영역에 각각 화소부의 다결정 실리콘층 패턴 및 패드부의 다결정 실리콘층 패턴을 형성하는 단계; 상기 화소부의 다결정 실리콘층 패턴 및 상기 패드부의 다결정 실리콘층 패턴을 포함하는 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극 물질을 형성하는 단계; 및 상기 게이트 전극 물질을 패터닝 하여, 상기 화소부의 다결정 실리콘층 패턴의 채널영역에 대응하도록 게이트 전극을 형성하고, 상기 패드부의 다결정 실리콘층 패턴에 대응하도록 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법을 제공한다.
또한, 본 발명은 화소부 및 패드부를 구비하는 기판을 제공하는 단계; 상기 화소부 및 패드부를 포함하는 기판 전면에 걸쳐 비정질 실리콘층을 형성한 후, 이를 결정화하여 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층을 패터닝하여, 상기 화소부 및 상기 패드부의 일정영영역에 각각 화소부의 다결정 실리콘층 패턴 및 패드부의 다결정 실리콘층 패턴을 형성하는 단계; 상기 화소부의 다결정 실리콘층 패턴 및 상기 패드부의 다결정 실리콘층 패턴을 포함하는 기판 전면에 걸쳐 층간 절연막을 형성하는 단계; 상기 층간 절연막의 콘택홀을 통하여 상기 화소부의 실리콘층의 패턴의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극 물질을 형성하는 단계; 및 상기 소오스/드레인 전극 물질을 패터닝하여, 상기 화소부의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하고, 상기 패드부의 다결정 실리콘층 패턴에 대응하도록 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법을 제공한다.
또한, 본 발명은 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것은 레이저에 의한 결정화 방법인 것을 특징으로 하는 유기전계발광표시장치의 제조방법을 제공한다.
또한, 본 발명은 상기 결정화 방법은 ELA법(Excimer Laser Crystallization)인 것을 특징으로 하는 유기전계발광표시장치의 제조방법을 제공한다.
따라서, 본 발명은 패드부의 배선층의 하부에 다결정 실리콘층 패턴을 잔존 시켜, 상기 배선층의 표면적을 증가시킬 수 있는 패드부를 제공할 수 있는 효과가 있다.
또한, 본 발명은 배선층의 표면적을 증가시킴으로써, 평판 표시 장치를 작동시키기 위한 부품들과 배선층의 접촉면적이 넓게 하여 콘택저항이 감소하는 효과가 있다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 패드부를 포함하는 유기 전계 발광 소자의 평면도이다.
도 1를 참조하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(100)상에 화소부(110)가 위치하고, 상기 화소부(110)에 신호를 인가하는 스캔 드라이브(Scan Driver)(120) 및 데이터 드라이브(Data Driver)(130)와 공통 전원을 인가하는 공통전원 버스 라인(140) 등이 상기 화소부(110)의 가장 자리에 위치한다.
외부의 COG 또는 COF에서 신호 또는 전원을 공급받기 위해서 상기 스캔 드라 이브(120), 데이터 드라이브(130) 및 공통전원 버스 라인(140) 등과 연결된 패드(150)가 복수 개 위치하는 패드부(160)가 상기 기판의 하단부에 위치한다.
이때, 도 1에서는 상기 패드부(160)의 패드(150)에 COF의 FCB(170)가 콘택되어 있는 것을 도시하고 있으나, 필요하다면 IC 칩이 상기 기판(100)의 패드(150)에 실장될 수 있다.
도 2a는 본 발명에 따른 패드부를 나타내는 단면도이다. 이때, 상기 도 2a는 상기 도 1의 패드(150)의 단면을 도시한 것으로서, FCB(160)은 도시하지 않았다.
도 2a를 참조하면, 유리 또는 플라스틱과 같은 절연 기판(200)상에 버퍼층(210)이 위치할 수 있다.
그리고, 상기 버퍼층(210)상에 실리콘층 패턴(220b)이 위치한다. 상기 실리콘층 패턴(220b)은 다결정 실리콘층 패턴으로, 후술할 바와 같이, 버퍼층 상에 비정질 실리콘층을 형성하고, 이를 여러가지 결정화방법 중 어느 하나를 사용하여 다결정 실리콘층으로 결정화한 후, 이를 패터닝하여, 화소부에 반도체층 을 형성하면서, 이와 동시에 패드부에 상기 다결정 실리콘층 패턴(220b)을 형성할 수 있다.
상기 다결정 실리콘층 패턴(220b) 상에 절연막(230)이 위치한다.
상기 절연막(230)은 후술할 바와 같이, 게이트 절연막 또는 층간절연막일 일 수 있다.
상기 절연막(230) 상에 도전체로 이루어진 배선층(240b)이 위치한다. 후술할 바와 같이, 상기 배선층(240b)는 게이트 전극 물질 또는 소오스/드레인 전극 물질 을 패터닝함으로써 형성될 수 있다.
그리고, 상기 배선층(240b)의 가장 자리를 감싸면서 상기 배선층(240b)을 노출시키는 개구부를 구비하는 보호층(250)이 상기 배선층(240b)상에 위치한다.
도 2b는 도 2a에 따른 패드의 접촉면적의 증가를 나타내는 개략도이다.
도 2b를 참조하면, 먼저, 상술한 바와 같이, 버퍼층(210)상에 실리콘층 패턴(220b)이 위치하며, 상기 실리콘층 패턴(220b)은 다결정 실리콘층 패턴에 해당한다.
상기 다결정 실리콘층 패턴(220b)은 비정질 실리콘 층을 다결정 실리콘층으로 결정화한 후, 이를 패터닝하여 형성된 것으로, 상기 다결정 실리콘층 패턴(220b)은 도 2b에 도시된 바와 같이, 표면에 수 nm 내지 수 ㎛의 거칠기를 갖게 된다.
또한, 상기 다결정 실리콘층 패턴(220b) 상에 형성된 거칠기의 모폴로지(morphology)가 반영되어 상기 다결정 실리콘층 패턴(220b) 상에 형성된 절연막(230)에도 거칠기가 형성되게 되며, 또한, 상기 절연막(230) 상에 형성된 거칠기의 모폴로지가 반영되어 상기 배선층(240b)에도 거칠기가 형성되게 된다.
따라서, 다결정 실리콘층 패턴(220b) 상에 형성된 거칠기의 모폴로지가 상기 배선층(240b)에 반영됨으로써, 상기 배선층(240b)의 표면적이 증가하게 되고, 결국, 평판 표시 장치를 작동시키기 위해 여러 가지 제어 신호 또는 데이터 신호 등을 생성하는 부품들이 실장됨에 있어서, 상기 부품들과 배선층의 접촉면적이 넓어 짐에 따라, 콘택저항이 감소하게 된다.
즉, 도 2a 및 도 2b에 도시된 바와 같은 본 발명에 따른 패드는 배선층의 하부에 다결정 실리콘층 패턴(220b)을 잔존시킴으로써, 도 1에 도시된 패드(150)와 FPC(160)의 콘택이 효과적으로 이루어질 수 있다.
이때, 상기 다결정 실리콘층 패턴(220b)의 형성은 화소부의 반도체층 패턴을 형성하면서 동시에 형성할 수 있으므로, 별도의 공정의 추가나 마스크 수의 증가없이 형성할 수 있다.
도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 패드부를 포함하는 유기전계발광표시장치를 제조하는 공정을 나타내는 단면도들이다.
먼저, 도 3a를 참조하면, 유리 또는 플라스틱 등과 같은 투명한 절연 기판(300)상에 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 버퍼층(310)을 형성한다. 이때, 상기 절연 기판은 화소부(A)와 패드부(B)를 구비하여 형성된다.
상기 버퍼층(310)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역할을 하는 것으로, 화소부(A)와 패드부(B)를 포함하는 기판 전체에 걸쳐 형성한다.
이어서, 상기 버퍼층(310) 상에 비정질 실리콘층(미도시)를 형성하고, 다양한 결정화방법에 의하여 이를 다결정 실리콘층으로 결정화한다.
이때, 상기 결정화법은 RTA법(Rapid Thermal Annealing), SPC법(Solid Phase Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization), SGS법(Super Grain Silicon), ELA법(Excimer Laser Crystallization) 및 SLS법(Sequential Lateral Solidification) 중 어느 하나를 사용할 수 있다.
이때, 상기 다결정 실리콘층의 거칠기를 효과적으로 증가시키기 위하여 상기 결정화법는 레이저에 의한 결정화 방법이 바람직하며, ELA법이 더욱 바람직하다. 이는 다른 결정화방법에 비하여 ELA법은 레이저의 조사 후 실리콘 입자들이 결정화되면서 표면에 융기가 일어남으로써 거칠기가 효과적으로 증가되기 때문이다.
이어서, 상기 다결정 실리콘층(미도시)을 패턴하여, 화소부(A)의 다결정 실리콘층 패턴(320a)과 패드부(B)의 다결정 실리콘층 패턴(320b)를 형성한다.
이때, 상기 화소부(A)의 다결정 실리콘층 패턴(320a)은 박막트랜지스터의 반도체 층에 해당하며, 패드부(B)의 다결정 실리콘층 패턴(320b)은 상술한 바와 같이, 추후 공정에 의해 형성되는 패드부의 배선층에 거칠기를 형성하기 위하여 잔존시킨 더미 패턴에 해당한다.
계속해서, 도 3b를 참조하면, 화소부(A)의 다결정 실리콘층 패턴(320a)과 패드부(B)의 다결정 실리콘층 패턴(320b)을 포함하는 기판 전면에 걸쳐 게이트 절연막(330)을 형성한다.
상기 게이트절연막(330)은 실리콘산화막(SiO2), 실리콘질화막(SiNx) 또는 이들의 이중층으로 형성할 수 있다.
이때, 도 2b에서와 같이, 상기 다결정 실리콘층 패턴(320b) 상에 형성된 거 칠기의 모폴로지(morphology)가 반영되어 상기 다결정 실리콘층 패턴(320b) 상에 형성된 게이트 절연막(330)에도 거칠기가 형성된다.
이어서, 도 3c를 참조하면, 상기 게이트 절연막(330)상에 게이트 전극 물질을 증착한 후, 이를 패터닝하여 상기 화소부(A)에 게이트 전극(340a)을 형성하고, 패드부(B)에 배선층(340b)을 형성한다. 이때, 상기 게이트 전극(340a)은 상기 화소부(A)의 다결정 실리콘층 패턴(320a)의 채널영역과 대응되는 일정영역에 형성되며, 이는 당업계에 자명한 사항이므로, 구체적인 설명은 생략하기로 한다.
상기 게이트 전극 물질은 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo-alloy)으로 이루어진 군에서 선택되는 하나로 형성할 수 있다.
한편, 상기 화소부의 게이트전극(340a)을 이온주입마스크로 사용하여 상기 화소부(A)의 다결정 실리콘층 패턴(320a)에 불순물을 이온주입하여 소오스/드레인영역을 형성한다. 이때, 상기 이온주입공정은 n+ 또는 p+ 불순물을 도펀트로 이용하여 실시되며, 이는 당업계에 자명한 사항이므로, 구체적인 설명은 생략하기로 한다.
이때, 도 2b에서와 같이, 상기 게이트 절연막(330) 상에 형성된 거칠기의 모폴로지가 반영되어 상기 배선층(340b)에도 거칠기가 형성된다.
즉, 다결정 실리콘층 패턴(320b) 상에 형성된 거칠기의 모폴로지가 상기 배선층(340b)에 반영됨으로써, 상기 배선층(340b)의 표면적이 증가하게 되고, 결국, 평판 표시 장치를 작동시키기 위해 여러 가지 제어 신호 또는 데이터 신호 등을 생 성하는 부품들이 실장됨에 있어서, 상기 부품들과 배선층의 접촉면적이 넓어 짐에 따라, 콘택저항이 감소하게 된다.
이어서, 도 3d를 참조하면, 상기 게이트 전극(340a) 및 배선층(340b)이 형성된 기판 전면에 걸쳐 층간절연막(350)을 형성한다. 상기 층간절연막(350)은 실리콘산화막(SiO2), 실리콘질화막(SiNx) 또는 이들의 이중층으로 형성할 수 있다.
이후, 상기 층간절연막(350)에 상기 화소부(A)상에 형성된 반도체층의 소오스/드레인 영역의 일부를 노출시키는 콘택홀(h) 및 상기 배선층(340b)의 일부를 노출시키는 개구부(350a)를 형성한다.
이때, 상기 배선층(340b)의 일부를 노출시키는 개구부(350a)를 형성하는 것은 상기 층간절연막(350)이 상기 배선층(340b)의 가장 자리를 감싸면서, 상기 개구부(350a)에 의해 상기 배선층(340b)이 노출되도록 형성한다.
이로써, 본 발명에 따른 패드부를 형성할 수 있다.
이때, 상기 패드부는 도 1에서의 스캔드라이브(120)와 연결된 패드부 일 수 있다.
계속해서, 도 3e를 참조하면, 상기 화소부(A)와 패드부(B)를 포함하는 기판 전면에 걸쳐 도전체 물질인 소오스/드레인 전극 물질을 증착하고, 이를 패터닝하여 상기 화소부(A)에 소오스/드레인 전극(360)을 형성한다.
상기 소오스/드레인 전극 물질로는 Mo, W, MoW, AlNd, Ti, Al, Al 합금, Ag 및 Ag 합금 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거 나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조, 즉, Mo/Al/Mo, MoW/Al-Nd/MoW, Ti/Al/Ti, Mo/Ag/Mo 및 Mo/Ag-합금/Mo 등으로 이루어진 군에서 선택되는 하나의 적층구조로 형성한다.
이때, 상기 패드부(B)상에 형성된 소오스/드레인 전극 물질을 완전하게 제거한다.
이어서, 도 3f를 참조하면, 상기 화소부(A)와 패드부(B)를 포함하는 기판 전면에 걸쳐 스핑 코팅과 같은 방법으로 레진 등과 같은 유기물을 이용하여 평탄화층(370)을 형성하고, 이어서, 상기 화소부(A)상의 평탄화층(370)을 식각하여 소오스/드레인 전극(360) 중의 일부를 노출시키는 비아홀(v)을 형성한다.
이때, 상기 비아홀(v)을 형성하면서, 상기 패드부(B)상에 형성된 평탄화층은 완전하게 제거한다.
이어서, 도 3g를 참조하면, 상기 화소부(A)상에 제 1 전극(380), 상기 제 1 전극(380)의 일부를 노출시키고, 유기물로 형성될 수 있는 화소정의막(385), 상기 화소정의막(385)상에 형성되고, 적어도 유기발광층을 포함하는 유기막층(390), 및 상기 유기막층(390)상에 형성된 제 2 전극(395)을 순차적으로 형성할 수 있다.
이를 더욱 구체적으로 상술하면, 먼저, 상기 제 1 전극(380)은 전면발광형인 경우 반사형전극으로 구비될 수 있다. 상기 반사형전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물로 이루어지는 군에서 선택되는 어느 하나로 반사막을 형성한 후, 그 위에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), TO(Tin Oxide) 및 ZnO(Zinc Oxide)로 이루어지는 군에서 선택되는 하나의 물질로 투명전극을 적층하여 형성할 수 있다.
또한, 상기 제 1 전극(380)은 배면발광형인 경우 투명 전극으로 구비될 수 있으며, 상기 투명전극은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), TO(Tin Oxide) 및 ZnO(Zinc Oxide)로 이루어지는 군에서 선택되는 하나의 물질로 이루어 질 수 있다.
상기 유기막층(390)은 적어도 발광층을 포함하며 그 외에 홀주입층, 홀수송층, 전자수송층 및 전자주입층 중 어느 하나 이상의 층을 추가로 포함할 수 있으며, 본 발명에서는 상기 유기막층의 구성 및 물질에 관하여 한정하는 것은 아니다.
상기 홀 수송층을 형성하는 홀 수송성 물질로는 N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘{N,N'-di(naphthalene-1-yl)-N,N'-diphenyl-benzidine:α-NPB}, N,N'-비스(3-메틸페닐)-N,N'-디페닐-[1,1'-비페닐]-4,4'-디아민(TPD) 등을 사용할 수 있다. 그리고 홀수송층의 막두께는 10 내지 50nm 범위로 형성할 수 있다. 상기 홀수송층의 두께 범위를 벗어나는 경우에는 홀 주입 특성이 저하되므로 바람직하지 못하다.
이러한 홀수송층에는 홀수송성 물질이외에 전자-홀 결합에 대하여 발광할 수 있는 도펀트를 부가할 수 있으며, 이러한 도펀트로는 4-(디시아노메틸렌)-2-터트-부틸-6-(1,1,7,7-테트라메틸줄로리딜-9-에닐)-4H-피란(4-(dicyanomethylene)-2-t-butyl-6-(1,1,7,7-tetramethyljulolidyl-9-enyl)-4H-pyran: DCJTB), 쿠마린6(Coumarin 6), 루브레네(Rubrene), DCM, DCJTB, 페닐렌(Perylene), 퀴나크리돈(Quinacridone) 등을 이용하며, 그 함량은 홀수송층 형성용 물질 총중량에 대하 여 0.1 내지 5중량%를 사용한다. 이와 같이 홀수송층 형성시 도펀트를 부가하면, 발광색을 도펀트 종류 및 함량에 따라 조절가능하며, 홀수송층의 열적 안정성을 개선하여 소자의 수명을 향상시키는 잇점이 있다.
또한, 상기 홀주입층은 스타버스트(starbust) 아민계 화합물을 이용하여 형성할 수 있으며, 홀 주입층의 두께는 30 내지 100nm로 형성할 수 있다. 상기 홀주입층의 두께 범위를 벗어나는 경우에는 홀 주입 특성이 불량하므로 바람직하지 못하다. 상기 홀주입층을 통하여 대향전극과 홀수송층간의 접촉저항을 감소시키고, 애노드전극의 홀 수송능력이 향상시켜 소자의 특성이 전반적으로 개선되는 효과를 얻을 수 있다.
본 발명의 발광층의 형성재료는 특별히 제한되지는 않으며, 구체적인 예로서 CBP(4,4'-bis(carbazol-9-yl)-biphenyl)을 들 수 있다.
본 발명의 발광층은 상술한 홀수송층과 마찬가지로 전자-홀 결합에 대하여 발광할 수 있는 도펀트를 더 함유할 수 있으며, 이때, 도펀트 종류 및 함량은 홀수송층의 경우와 거의 동일한 수준이며, 상기 발광층의 막두께는 10 내지 40 nm 범위인 것이 바람직하다.
상기 전자수송층을 형성하는 전자수송성 물질로는 트리스(8-퀴놀리놀라토)-알루미늄(tris(8-quinolinolate)-aluminium: Alq 3 ), Almq 3 을 이용하며, 상술한 홀수송층과 마찬가지로 전자-홀 결합에 대하여 발광할 수 있는 도펀트를 더 함유하기도 한다. 이때, 도펀트 종류 및 함량은 홀수송층의 경우와 거의 동일한 수준이며, 상기 전자수송층의 막두께는 30 내지 100nm 범위로 할 수 있다. 상기 전자수송 층의 두께 범위를 벗어나는 경우에는 효율 저하 및 구동전압이 상승하여 바람직하지 못하다.
상기 발광층과 전자수송층 사이에는 홀 장벽층(HBL)이 더 형성될 수 있다. 여기에서 홀 장벽층은 인광발광물질에서 형성되는 엑시톤이 전자수송층으로 이동되는것을 막아주거나 홀이 전자수송층으로 이동되는 것을 막아주는 역할을 하는 것으로, 상기 홀 장벽층 형성 재료로서 BAlq를 사용할 수 있다.
상기 전자주입층은 LiF로 이루어진 물질로 형성할 수 있으며, 이의 두께는 0.1 내지 10nm 범위로 형성할 수 있다. 상기 전자주입층층의 두께범위를 벗어나는 경우에는 구동전압이 상승하여 바람직하지 못하다.
상기 유기막층 상부에 형성된 제 2 전극(395)은 전면발광형인 경우, 반투과 캐소드형 또는 반투과 캐소드 형성 후 투과형 캐소드형를 적층한 구조로 구성될 수 있다.
상기 반투과 캐소드형은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 Mg 합금으로 이루어지는 군에서 선택되는 어느 하나의 물질을 이용하여 이를 5 내지 30nm의 두께로 얇게 형성하여 구성할 수 있으며, 상기 반투과 캐소드 형성후 투과형 캐소드형을 구성하는 방법은 일 함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 Mg 합금으로 이루어지는 군에서 선택되는 어느 하나의 물질을 이용하여 반투과형 캐소드를 형성한 후 저저항 특성을 갖는 ITO, IZO(Indium Zinc Oxide)등을 이용한 막을 추가적으로 형성하여 만든다. 이때, 반투과 캐소드의 두께가 5nm미만인 경우에는 저전압에서 전자주입을 못하고 만약 반투과 캐소드의 두께가 30nm 이상인 경 우에는 경우에는 투과율이 현저하게 떨어져 바람직하지 못하다. 또한 반투과 캐소드와 투과형 캐소드를 합친 총두께는 10 내지 400nm의 두께가 적당하다.
또한, 제 2 전극(395)은 배면발광형인 경우, 반사전극으로 형성될 수 있으며, 상기 반사전극은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 및 Mg 합금으로 이루어지는 군에서 선택되는 어느 하나의 물질을 이용하여 형성할 수 있다.
다만, 본 발명에서는 상기 제 1 전극, 유기막층, 제 2 전극의 재질을 한정하는 것은 아니다.
이로써, 본 발명에 따른 패드부를 포함하는 유기전계발광표시장치를 형성할 수 있다.
한편, 도 3a 내지 도 3g에서는 상기 도 2a에서의 절연막이 게이트절연막이고, 상기 절연막 상에 도전체로 이루어진 배선층이 게이트 전극물질로 이루어지는 지며, 보호막이 층간절연막인 것을 개시하고 있으나, 이와는 달리, 상기 도 2a에서의 절연막은 층간절연막이고, 상기 배선층은 소오스/드레인 전극 물질로 이루어지며, 상기 보호막은 평탄화막일 수 있다.
이를 도 4를 통하여 설명하면 다음과 같다.
도 4는 본 발명의 제2실시예에 따른 패드부를 포함하는 유기전계발광표시장치를 나타내는 단면도이다.
본 발명의 제2실시예에 따른 패드부를 포함하는 유기전계발광표시장치는 후술하는 것을 제외하고는 제1실시예에 따른 패드부를 포함하는 유기전계발광표시장 치와 동일할 수 있다.
도 4를 참조하면, 먼저, 화소부(A)는 제1실시예와 동일하게 기판(400) 상에 버퍼층(410)이 형성되고, 상기 버퍼층(410) 상에 다결정 실리콘층 패턴인 반도체층(420a)이 형성되어 있다. 이때, 패드부(B)도 제1실시예와 동일하게 기판(400) 상에 버퍼층(410)이 형성되고, 상기 버퍼층(410) 상에 다결정 실리콘층 패턴(420b)이 형성된다.
다음으로, 화소부(A)는 제1실시예와 동일하게 상기 반도체층(420a) 상에 게이트 절연막(430)이 형성되고, 상기 게이트 절연막 상에 게이트 전극(440)이 형성된다. 하지만, 패드부(B)는 제1실시예와는 달리, 게이트 절연막 및 게이트 전극 물질이 완전하게 제거된다.
다음으로, 상기 게이트 전극을 포함한 기판 전면에 걸쳐 층간절연막(450)을 형성하며, 이때, 제1실시예와는 달리, 상기 층간절연막이 패드부(B)에서 제거되지 않고, 도 2a에서와 같은 절연막의 역할을 하게 된다.
다음으로, 상기 층간 절연막(420)에 콘택홀을 형성하여, 상기 화소부의 실리콘층의 패턴의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극 물질을 형성한다. 이후, 상기 소오스/드레인 전극 물질을 패터닝하여, 상기 화소부에는 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극(460a)을 형성하고, 상기 패드부에는 다결정 실리콘층 패턴(420b)에 대응하도록 배선층(460b)을 형성한다.
즉, 제1실시예에서는 게이트 전극 물질을 배선층으로 사용하였으나, 제2실시 예에서는 소오스/드레인 전극 물질을 배선층으로 사용한다.
다음으로, 상기 소오스/드레인 전극(460a) 및 배선층(460b)을 포함하는 기판 전면에 평탄화층(470)을 형성하고,
상기 화소부(A)상의 평탄화층(470)을 식각하여 소오스/드레인 전극(460a) 중의 일부를 노출시키는 비아홀(v)을 형성하면서, 상기 배선층(460b)의 일부를 노출시키는 개구부(470a)를 형성함으로써, 본 발명의 제2실시예에 따른 패드부를 형성할 수 있다.
이때, 상기 제2실시예에 따른 패드부는 도 1에서의 데이터 드라이브(130) 또는 공통 전원 버스 라인(140)과 연결된 패드부 일 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1은 본 발명에 따른 패드부를 포함하는 유기 전계 발광 소자의 평면도,
도 2a는 본 발명에 따른 패드부를 나타내는 단면도,
도 2b는 도 2a에 따른 패드의 접촉면적의 증가를 나타내는 개략도,
도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 패드부를 포함하는 유기전계발광표시장치를 제조하는 공정을 나타내는 단면도들,
도 4는 본 발명의 제2실시예에 따른 패드부를 포함하는 유기전계발광표시장치를 나타내는 단면도이다.

Claims (18)

  1. 기판;
    상기 기판 상부에 위치한 실리콘층 패턴;
    상기 실리콘층 패턴 상에 위치한 절연막;
    상기 절연막 상에 위치하는 배선층; 및
    상기 배선층의 가장 자리를 감싸면서 상기 배선층을 노출시키는 개구부를 구비하는 보호층을 포함하는 것을 특징으로 하는 패드부.
  2. 제 1 항에 있어서,
    상기 실리콘층 패턴, 절연막 및 배선층은 거칠기를 갖는 것을 특징으로 하는 패드부.
  3. 제 1 항에 있어서,
    상기 절연막은 게이트 절연막이고, 상기 배선층은 게이트 전극 물질로 이루어지는 것을 특징으로 하는 패드부.
  4. 제 1 항에 있어서,
    상기 절연막은 층간절연막이고, 상기 배선층은 소오스/드레인 전극 물질로 이루어지는 것을 특징으로 하는 패드부.
  5. 제 1 항에 있어서,
    상기 실리콘층 패턴은 다결정 실리콘층 패턴인 것을 특징으로 하는 패드부.
  6. 화소부 및 패드부를 구비하는 기판을 포함하는 유기전계발광표시장치에 있어서,
    상기 패드부는 상기 기판 상부에 위치한 실리콘층 패턴;
    상기 실리콘층 패턴 상에 위치한 절연막;
    상기 절연막 상에 위치하는 배선층; 및
    상기 배선층의 가장 자리를 감싸면서 상기 배선층을 노출시키는 개구부를 구비하는 보호층을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  7. 제 6 항에 있어서,
    상기 실리콘층 패턴, 절연막 및 배선층은 거칠기를 갖는 것을 특징으로 하는 유기전계발광표시장치.
  8. 제 6 항에 있어서,
    상기 화소부는 상기 기판 상부에 위치한 실리콘층 패턴;
    상기 실리콘층 패턴을 포함한 기판 전면에 걸쳐 형성된 게이트 절연막;
    상기 게이트 절연막 상에 위치한 게이트 전극;
    상기 게이트 전극 상에 형성된 층간 절연막; 및
    상기 층간 절연막의 콘택홀을 통하여 상기 화소부의 실리콘층의 패턴의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  9. 제 8 항에 있어서,
    상기 패드부의 절연막은 게이트 절연막이고, 상기 패드부의 배선층은 게이트 전극과 동일 물질로 이루어지는 것을 특징으로 하는 유기전계발광표시장치.
  10. 제 8 항에 있어서,
    상기 패드부의 절연막은 층간 절연막이고, 상기 패드부의 배선층은 소오스/드레인 전극과 동일 물질로 이루어지는 것을 특징으로 하는 유기전계발광표시장치.
  11. 제 6 항에 있어서,
    상기 실리콘층 패턴은 다결정 실리콘층 패턴인 것을 특징으로 하는 유기전계발광표시장치.
  12. 화소부 및 패드부를 구비하는 기판을 제공하는 단계;
    상기 화소부 및 패드부를 포함하는 기판 전면에 걸쳐 비정질 실리콘층을 형성한 후, 이를 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 패터닝하여, 상기 화소부 및 상기 패드부의 일정영영역에 각각 화소부의 다결정 실리콘층 패턴 및 패드부의 다결정 실리콘층 패턴을 형성하는 단계;
    상기 화소부의 다결정 실리콘층 패턴 및 상기 패드부의 다결정 실리콘층 패턴을 포함하는 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극 물질을 형성하는 단계; 및
    상기 게이트 전극 물질을 패터닝 하여, 상기 화소부의 다결정 실리콘층 패턴의 채널영역에 대응하도록 게이트 전극을 형성하고, 상기 패드부의 다결정 실리콘층 패턴에 대응하도록 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것은 레이저에 의한 결정화 방법인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 결정화 방법은 ELA법(Excimer Laser Crystallization)인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 배선층은 거칠기를 갖는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  16. 화소부 및 패드부를 구비하는 기판을 제공하는 단계;
    상기 화소부 및 패드부를 포함하는 기판 전면에 걸쳐 비정질 실리콘층을 형성한 후, 이를 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 패터닝하여, 상기 화소부 및 상기 패드부의 일정영영역에 각각 화소부의 다결정 실리콘층 패턴 및 패드부의 다결정 실리콘층 패턴을 형성하는 단계;
    상기 화소부의 다결정 실리콘층 패턴 및 상기 패드부의 다결정 실리콘층 패턴을 포함하는 기판 전면에 걸쳐 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 콘택홀을 통하여 상기 화소부의 실리콘층의 패턴의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극 물질을 형성하는 단계; 및
    상기 소오스/드레인 전극 물질을 패터닝하여, 상기 화소부의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하고, 상기 패드부의 다결정 실리콘층 패턴에 대응하도록 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것은 레이저에 의한 결정화 방법인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 결정화 방법은 ELA법(Excimer Laser Crystallization)인 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
KR1020090077603A 2009-08-21 2009-08-21 패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법 KR101073562B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090077603A KR101073562B1 (ko) 2009-08-21 2009-08-21 패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법
US12/805,856 US20110042678A1 (en) 2009-08-21 2010-08-20 Pad area, organic light emitting diode display device having the same, and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090077603A KR101073562B1 (ko) 2009-08-21 2009-08-21 패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20110019964A true KR20110019964A (ko) 2011-03-02
KR101073562B1 KR101073562B1 (ko) 2011-10-17

Family

ID=43604598

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090077603A KR101073562B1 (ko) 2009-08-21 2009-08-21 패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법

Country Status (2)

Country Link
US (1) US20110042678A1 (ko)
KR (1) KR101073562B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160062317A (ko) * 2014-11-24 2016-06-02 엘지디스플레이 주식회사 유기전계발광표시장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130007902A (ko) * 2011-07-11 2013-01-21 삼성디스플레이 주식회사 유기발광표시장치 및 이의 제조방법
KR101884738B1 (ko) * 2011-12-23 2018-08-31 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법
KR101942515B1 (ko) * 2012-05-03 2019-01-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
KR101991100B1 (ko) * 2013-01-09 2019-06-20 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20140136271A (ko) * 2013-05-20 2014-11-28 삼성디스플레이 주식회사 유기 발광 표시 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202278A (en) * 1991-09-10 1993-04-13 Micron Technology, Inc. Method of forming a capacitor in semiconductor wafer processing
KR100338011B1 (ko) * 1999-06-30 2002-05-24 윤종용 액정 표시 장치용 기판의 제조 방법
KR100484591B1 (ko) * 2001-12-29 2005-04-20 엘지.필립스 엘시디 주식회사 능동행렬 유기전기발광소자 및 그의 제조 방법
KR100659532B1 (ko) * 2003-11-28 2006-12-19 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR101197053B1 (ko) * 2005-09-30 2012-11-06 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
KR100742376B1 (ko) * 2005-09-30 2007-07-24 삼성에스디아이 주식회사 패드부 및 그 제조 방법
KR100841372B1 (ko) * 2006-12-19 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터 및 이의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160062317A (ko) * 2014-11-24 2016-06-02 엘지디스플레이 주식회사 유기전계발광표시장치

Also Published As

Publication number Publication date
US20110042678A1 (en) 2011-02-24
KR101073562B1 (ko) 2011-10-17

Similar Documents

Publication Publication Date Title
KR100796618B1 (ko) 유기전계발광표시장치 및 그의 제조방법
US9570534B2 (en) Organic light emitting diode display
KR100924137B1 (ko) 유기전계발광표시장치 및 그의 제조방법
US8455893B2 (en) Light-emitting apparatus and production method thereof
EP1587154B1 (en) Organic electro-luminescent display device and method of manufacturing the same
US8035298B2 (en) Organic light emitting display having electrostatic discharge protection
KR101073565B1 (ko) 유기 발광 표시장치 및 이의 제조방법
US8502211B2 (en) Organic light emitting diode display and manufacturing method thereof
US8692453B2 (en) Organic light emitting display device and method of fabricating the same
KR20100076603A (ko) 유기전계 발광소자 및 이의 제조 방법
KR101191646B1 (ko) 표시장치 및 그의 제조방법
KR102280959B1 (ko) 표시장치 및 그 제조 방법
KR101073562B1 (ko) 패드부, 이를 포함하는 유기전계발광표시장치 및 유기전계발광표시장치의 제조방법
US9911802B2 (en) Display device and method for manufacturing the same
US7170225B2 (en) Flat panel display for displaying screens at both sides
JP2004063085A (ja) アクティブマトリクス有機ｅｌ表示装置及びその製造方法
JP2001100655A (ja) Ｅｌ表示装置
KR101879796B1 (ko) 유기전계발광 표시장치 및 그 제조방법
KR100685414B1 (ko) 유기 전계 발광 표시 소자 및 그의 제조방법
KR101429908B1 (ko) 유기전계발광소자
US7656086B2 (en) Organic light emitting diode display and method of manufacture thereof
WO2023079595A1 (ja) 表示装置
WO2022269863A1 (ja) 表示装置
KR20100042037A (ko) 발광 표시 패널 및 그의 제조 방법
KR20210083944A (ko) 유기 발광 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170928

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 9