KR20110000316A - Method for forming semiconductor device and the method for forming using the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a forming method thereof are provided to improve the property of a semiconductor device by preventing the deterioration of a PDR property by solving a level difference problem. CONSTITUTION: An element isolation layer(102) is formed on a semiconductor substrate(100). A first insulating layer(110) is formed on the element isolation layer in the vicinity of a cell region. A first conductive material is formed on an active area in the vicinity of the cell region. A second insulating layer(112) comprises a contact prearrangement region exposing the active area of the cell region. A second conductive material(119) is buried to the contact prearrangement region of the cell region.

Description

반도체 소자 및 그의 형성 방법{Method for forming semiconductor device and the method for forming using the same}Semiconductor device and the method for forming the device {Method for forming semiconductor device and the method for forming using the same}

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 셀 영역과 셀 주변 영역에 상이한 적층 구조로 인한 단차 극복을 개선할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for forming the same, and more particularly, to a semiconductor device and a method for forming the semiconductor device that can improve the step difference due to the different laminated structure in the cell region and the cell peripheral region.

반도체 소자의 고집적화로 디자인 룰이 감소함에 따라 패턴이 미세화되어 패턴간 스페이스의 간격이 점차 감소하게 되었다. 특히, 랜딩플러그 공정 시에 랜딩플러그와 게이트 또는 랜딩플러그와 리세스 게이트(recess gate)의 자기정렬페일(SAC Fail:Self align contact Fail)이 유발되어 수율을 저하시키는 문제를 유발한다. 따라서, 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시켜 랜딩플러그와의 자기정렬페일을 방지하는 기술이 제안되었다.As the design rule is reduced due to the high integration of semiconductor devices, the pattern becomes finer and the spacing between the patterns gradually decreases. In particular, during the landing plug process, a self align contact fail (SAC Fail) of the landing plug and the gate or the landing plug and the recess gate is induced, thereby causing a problem of lowering the yield. Therefore, a technique for preventing self-alignment failure with the landing plug by changing from a gate or recess gate structure to a buried gate structure has been proposed.

한편, 디자인 룰이 작아지면서 기생 캡(parastic cap)의 조절을 위하여 셀 영역과 셀 주변 영역에 상이한 적층 구조를 적용하는 방법이 제안되었는데, 상술한 바와 같이 셀 영역과 그 주변영역이 상이한 적층 구조를 갖는 경우에는 셀 주변영역에 구비되는 폴리 실리콘의 손실이 발생하여 실제 동작하여야 하는 회로들이 구 비되는 셀 주변영역의 폴리 실리콘이 식각되어 PDR(Poly Depletion Ratio) 특성이 열화되는 한계가 있다. On the other hand, as the design rule becomes smaller, a method of applying a different stacking structure to the cell area and the cell surrounding area for controlling the parasitic cap has been proposed. As described above, a stacking structure having a different cell area from the cell area is proposed. In this case, there is a limit in that polysilicon in the cell peripheral region where the loss of the polysilicon provided in the cell peripheral region is generated and the circuits that are actually operated are etched, thereby degrading the PDR (Poly Depletion Ratio) characteristic.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도로, (ⅰ)은 셀 주변 영역을 나타낸 단면도이고, (ⅱ)는 셀 영역을 나타낸 단면도이다.1A to 1C are cross-sectional views showing a method of forming a semiconductor device according to the prior art, (i) is a cross-sectional view showing a cell peripheral region, and (ii) is a cross-sectional view showing a cell region.

도 1a에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)을 반도체 기판(10) 전체 면적에 형성한다. 그 다음, 셀 영역(ⅱ)만을 노출시키며 매립형 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 반도체 기판(10) 전체에 형성한 후, 감광막 패턴(미도시)을 식각마스크로 소자분리막(12) 및 활성영역(14)을 식각하여 셀 영역(ⅱ)에만 매립형 게이트 예정영역(미도시)을 형성한 후, 매립형 게이트 예정 영역(미도시)이 매립되도록 게이트 전극(16)을 증착시킨다. As shown in FIG. 1A, an active region 14 defined as an isolation layer 12 is formed over the entire area of the semiconductor substrate 10. Next, a photoresist pattern (not shown) defining only the buried gate region and exposing only the cell region ii is formed on the entire semiconductor substrate 10, and then the photoresist pattern (not shown) is formed as an etch mask. ) And the active region 14 are etched to form a buried gate predetermined region (not shown) only in the cell region ii, and then the gate electrode 16 is deposited to fill the buried gate predetermined region (not shown).

그 다음, 게이트 전극(16)에 에치백 공정을 수행하여 셀 주변 영역(ⅰ)에 형성된 게이트 전극(16)을 제거하고, 매립형 게이트 예정 영역(미도시)의 일부만 게이트 전극(16)으로 매립되도록 한 후, 전체 표면에 캡핑 질화막(18) 및 실링 질화막(20)을 순차적으로 형성한다. 이때, 셀 주변 영역(ⅰ)에는 캡핑 질화막(18) 및 실링 질화막(20)이 형성되지 않도록 셀 주변 영역(ⅰ)만 노출시키는 감광막 패턴을 형성한 후, 이를 식각마스크로 셀 주변 영역(ⅰ)의 캡핑 질화막(18) 및 실링 질화막(20)을 식각한다. Then, the gate electrode 16 is etched back to remove the gate electrode 16 formed in the cell periphery region, and only a portion of the buried gate predetermined region (not shown) is embedded in the gate electrode 16. After that, the capping nitride film 18 and the sealing nitride film 20 are sequentially formed on the entire surface. In this case, a photoresist pattern is formed in the cell periphery to expose only the cell periphery so that the capping nitride film 18 and the sealing nitride film 20 are not formed. The capping nitride film 18 and the sealing nitride film 20 are etched.

그 다음 실링 질화막(20) 상부에 절연막(22)을 증착한다. 여기서 절연막(22)은 TEOS이다. 그 다음, 비트라인 콘택 예정 영역(24)을 정의하는 감광막 패턴(미도 시)을 식각마스크로 하여 활성영역(14)이 노출되도록 절연막(22), 실링 질화막(20) 및 캡핑 질화막(18)을 식각하여 비트라인 콘택 예정 영역(24)을 형성한다. Next, an insulating film 22 is deposited on the sealing nitride film 20. The insulating film 22 is TEOS. Next, the insulating film 22, the sealing nitride film 20, and the capping nitride film 18 are exposed so that the active region 14 is exposed using the photoresist pattern (not shown) defining the bit line contact region 24 as an etch mask. Etching is performed to form the bit line contact region 24.

도 1b에 도시된 바와 같이, 반도체 기판(10)의 전체 영역에 비트라인 콘택용 도전물질(26)을 형성한다. 이 결과, 셀 주변 영역(ⅰ) 및 셀 영역(ⅱ)에 비트라인 콘택용 도전물질(26)이 전체에 형성된다. As shown in FIG. 1B, the conductive material 26 for bit line contacts is formed on the entire region of the semiconductor substrate 10. As a result, the bit line contact conductive material 26 is formed in the cell peripheral region and the cell region ii as a whole.

도 1c에 도시된 바와 같이, 셀 영역(ⅱ)에는 절연막(22)이 노출되도록 비트라인 콘택용 도전물질(26)에 평탄화 식각 공정을 수행하여 비트라인 콘택(28)을 형성한다. 이때, 평탄화 식각 공정에 의해 셀 주변 영역(ⅰ)의 비트라인 콘택용 도전물질은 과도 식각되어 셀 영역(ⅱ)과 동일한 높이를 갖지 못하여 단차를 유발하게 되는 문제가 발생하게 된다. 이 과정에서 PDR(Poly Depletion Ratio) 특성이 열화되어 반도체 소자의 특성을 저하시키는 문제가 발생하게 된다. As illustrated in FIG. 1C, the bit line contact 28 is formed by performing a planarization etching process on the conductive material 26 for the bit line contact so that the insulating layer 22 is exposed in the cell region ii. At this time, the bit line contact conductive material in the cell peripheral region is excessively etched by the planarization etching process so that the stepped material may not have the same height as the cell region ii, causing a step. In this process, PDR (Poly Depletion Ratio) characteristics are deteriorated, which causes a problem of deteriorating characteristics of the semiconductor device.

본 발명은 반도체 소자의 기생 캡을 줄이기 위하여 셀 영역과 그 주변 영역에 단차를 의도적으로 유발하였는데, 이 과정에서 셀 영역과 그 주변 영역에 발생된 단차로 인해 PDR 특성이 열화되는 문제를 해결하고자 한다.In order to reduce the parasitic cap of the semiconductor device, the present invention intentionally caused a step in the cell region and the peripheral region. In this process, the PDR characteristic is deteriorated due to the step difference generated in the cell region and the peripheral region. .

본 발명의 소자는 셀 주변 영역의 소자분리막 상에 구비된 제 1 절연막과 상기 셀 주변 영역의 활성영역 상에 구비된 제 1 도전물질과 상기 제 1 절연막과 동일한 높이를 갖으며, 셀 영역의 활성영역을 노출시키는 콘택 예정 영역을 포함하는 제 2 절연막 및 상기 셀 영역의 콘택 예정 영역에 매립된 제 2 도전물질을 포함하는 것을 특징으로 한다.The device of the present invention has the same height as the first insulating material and the first insulating film provided on the device isolation film in the cell peripheral region and the active region of the cell peripheral region, and has the same height as the cell region. And a second insulating material including a contact predetermined region exposing the region and a second conductive material embedded in the contact predetermined region of the cell region.

이때, 상기 셀 주변 영역은 셀 동작에 관여하지 않는 회로들이 구비된 영역인 것을 특징으로 한다. 이 결과, 셀 주변 영역에 구비된 제 1 절연막에 의해 셀 주변 영역의 제 1 도전물질이 과도 식각되지 않도록 하여 셀 주변 영역과 셀 영역이 동일한 높이의 적층구조를 갖도록 함으로써, 실제 셀 동작에 관여하는 회로들이 구비된 영역이 손실이 방지되도록 할 수 있다. In this case, the cell peripheral area may be an area including circuits that are not involved in cell operation. As a result, the first insulating material provided in the periphery of the cell is prevented from overetching the first conductive material in the periphery of the cell so that the periphery of the cell and the cell region have a stacked structure of the same height. The area with the circuits can be prevented from losing.

이때, 상기 제 1 절연막 및 상기 제 2 절연막은 실링 질화막 및 TEOS의 적층구조인 것을 특징으로 한다.At this time, the first insulating film and the second insulating film is characterized in that the laminated structure of the sealing nitride film and TEOS.

또한, 상기 제 1 도전물질 및 상기 제 2 도전물질은 폴리실리콘인 것을 특징으로 한다.In addition, the first conductive material and the second conductive material is characterized in that the polysilicon.

그리고, 상기 셀 영역은 매립형 게이트를 포함하는 것을 특징으로 한다.The cell region may include a buried gate.

본 발명의 반도체 소자의 형성 방법은 셀 주변 영역 및 셀 영역을 포함하는 반도체 기판의 전체에 절연막을 형성하는 단계와 상기 반도체 기판 상에 셀 주변 영역의 활성영역을 노출시키며, 상기 셀 영역에 구비된 매립형 게이트 사이 활성영역을 노출시키는 절연막을 형성하는 단계와 전체 표면에 도전물질을 형성하는 단계 및 상기 절연막에 의해 노출된 상기 셀 주변 영역의 활성영역 및 상기 셀 영역에 구비된 매립형 게이트 사이 활성영역이 매립되도록 상기 도전물질에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다. 이 결과, 상기 도전물질이 평탄화 식각되는 과정에서 셀 주변 영역의 도전 물질이 과도식각되지 않아 셀 주변 영역과 셀 영역에서 단차가 발생하지 않게 되므로 PDR 특성의 열화를 근본적으로 방지할 수 있다. The method of forming a semiconductor device of the present invention includes forming an insulating film over the entire semiconductor substrate including the cell peripheral region and the cell region, exposing an active region of the cell peripheral region on the semiconductor substrate, Forming an insulating film exposing the active region between the buried gates, forming a conductive material over the entire surface, and an active region between the active region around the cell exposed by the insulating film and the buried gate provided in the cell region. And performing a planar etching process on the conductive material to be buried. As a result, the conductive material of the cell surrounding area is not excessively etched during the planarization etching of the conductive material so that no step is generated in the cell surrounding area and the cell area, thereby fundamentally preventing deterioration of PDR characteristics.

이때, 상기 절연막을 형성하는 단계는 상기 반도체 기판 상에 실링 질화막 및 TEOS를 순차적으로 적층하는 단계와 상기 TEOS 상부에 셀 주변 영역의 활성영역 및 상기 셀 영역에 구비된 상기 매립형 게이트 사이 활성영역을 노출시키는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 TEOS 및 상기 실링 질화막을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the insulating layer may include sequentially depositing a sealing nitride film and a TEOS on the semiconductor substrate and exposing an active region between a cell peripheral region and an buried gate provided in the cell region on the TEOS. And forming the photoresist pattern, and etching the TEOS and the sealing nitride layer using the photoresist pattern as an etching mask.

또한, 상기 절연막을 형성하는 단계 이전 상기 반도체 기판 상에 상기 활성영역을 정의하는 소자분리막을 형성하는 단계와 상기 셀 영역의 활성영역 및 상기 셀 영역의 소자분리막에 매립형 게이트 예정 영역을 형성하는 단계와 상기 매립형 게이트 예정 영역을 일부 매립하는 게이트 전극을 형성하는 단계 및 상기 매립형 게이트 예정 영역을 매립하는 캡핑 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다. The method may further include forming a device isolation layer defining the active region on the semiconductor substrate before forming the insulating layer, and forming a buried gate predetermined region in the active region of the cell region and the device isolation layer of the cell region; And forming a gate electrode partially filling the buried gate predetermined region, and forming a capping nitride layer filling the buried gate predetermined region.

이때, 상기 게이트 전극을 형성하는 단계는 상기 매립형 게이트 예정 영역이 매립되도록 게이트 전극용 도전 물질을 형성하는 단계 및 상기 게이트 도전 물질에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.In this case, the forming of the gate electrode may include forming a conductive material for the gate electrode to fill the buried gate predetermined region and performing an etch back process on the gate conductive material.

본 발명은 기생 캡을 줄이기 위하여 셀 영역과 그 주변 영역에 형성된 단차를 극복하여 PDR 특성의 열화를 방지하여 반도체 소자의 특성을 향상시키는 효과를 제공한다.The present invention provides an effect of improving the characteristics of the semiconductor device by preventing the deterioration of the PDR characteristics by overcoming the steps formed in the cell region and its peripheral region to reduce the parasitic cap.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도로, (ⅰ)은 셀 주변 영역을 나타낸 단면도이고, (ⅱ)는 셀 영역을 나타낸 단면도이다. 여기서 셀 주변 영역은 실제 셀 동작에 관여하지 않는 회로들이 구비된 영역으로 한다. 따라서, 본 발명은 실제 셀 동작에 관여하는 회로들이 구비된 영역과 셀 영역의 단차를 유지하면서, 셀 동작에 관여하지 않는 회로들이 구비된 영역의 적층구조를 영역의 적층 구조와 동일한 구조로 형성함으로써 셀 동작에 관여하는 회로들이 손실되는 문제를 해결한다. 2 is a cross-sectional view showing a semiconductor device according to the present invention, Figures 3a to 3c is a cross-sectional view showing a method of forming a semiconductor device according to the invention, (i) is a cross-sectional view showing a cell peripheral region, (ii) Sectional drawing showing a cell area. Herein, the cell peripheral area is an area in which circuits are not involved in actual cell operation. Accordingly, the present invention provides the same structure as the stacked structure of the region by forming the stacked structure of the region including the circuits that are not involved in the cell operation while maintaining the step between the region and the circuit region that is involved in the actual cell operation. It solves the problem that circuits involved in cell operation are lost.

도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 셀 주변 영역(ⅰ)의 소자분리막(102) 상에 구비된 실링 질화막(110) 및 절연막(112)의 적층 구조를 포함한다. 이때, 셀 주변 영역(ⅰ)의 소자분리막(102) 상에 구비된 실링 질화막(110) 및 절연막(112)의 적층 구조는 셀 영역(ⅱ)의 매립형 게이트(106)를 포함하는 반도체 기판(100) 상에 구비되고, 활성영역(104) 상에 비트라인 예정 영역(미도시)을 포함하는 실링 질화막(110) 및 절연막(112)의 적층구조의 높이와 동일한 것이 바람직하다. 따라서, 셀 주변 영역(ⅰ)의 실링 질화막(110) 및 절연막(112)의 적층 구조 사이에 매립된 비트라인 콘택용 도전물질(119)과 셀 영역(ⅱ)의 비트라인 예정 영역에 매립된 비트라인 콘택(118)의 높이는 동일하다. 그러므로, 본 발명에 따른 반도체 소자는 셀 주변 영역과 셀 영역에서 발생하는 단차로 인해 문제가 되는 PDR 열화를 근본적으로 방지할 수 있다. As shown in FIG. 2, the semiconductor device according to the present invention includes a stacked structure of the sealing nitride film 110 and the insulating film 112 provided on the device isolation film 102 in the cell peripheral region. At this time, the stacked structure of the sealing nitride film 110 and the insulating film 112 provided on the device isolation film 102 in the cell periphery region includes the semiconductor substrate 100 including the buried gate 106 in the cell region ii. It is preferable that the height of the stacked structure of the sealing nitride film 110 and the insulating film 112 provided on the active layer 104 and including a bit line predetermined region (not shown) on the active region 104 is preferable. Accordingly, the bit line contact conductive material 119 buried between the stacked structure of the sealing nitride film 110 and the insulating film 112 in the cell periphery region and the bit embedded in the bit line predetermined region of the cell region ii. The height of the line contact 118 is the same. Therefore, the semiconductor device according to the present invention can fundamentally prevent PDR degradation, which is a problem due to the step difference occurring in the cell peripheral region and the cell region.

도 3a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 반도체 기판(100) 전체 면적에 형성한다. 그 다음, 셀 영역(ⅱ)만을 노출시키며 매립형 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 반도체 기판(100) 전체에 형성한 후, 감광막 패턴(미도시)을 식각마스크로 소자분리막(102) 및 활성영역(104)을 식각하여 셀 영역(ⅱ)에만 매립형 게이트 예정영역(미도시)을 형성한 후, 매립형 게이트 예정 영역(미도시)이 매립되도록 게이트 전극(106)을 증착시킨다. As shown in FIG. 3A, an active region 104 defined as an isolation layer 102 is formed over the entire area of the semiconductor substrate 100. Thereafter, a photoresist pattern (not shown) defining only the buried gate region and exposing only the cell region ii is formed on the entire semiconductor substrate 100, and then the photoresist pattern (not shown) is formed as an etch mask. ) And the active region 104 are etched to form a buried gate predetermined region (not shown) only in the cell region ii, and then the gate electrode 106 is deposited to fill the buried gate predetermined region (not shown).

그 다음, 게이트 전극(106)에 에치백 공정을 수행하여 셀 주변 영역(ⅰ)에 형성된 게이트 전극(106)을 제거하고, 매립형 게이트 예정 영역(미도시)의 일부만 게이트 전극(106)으로 매립되도록 한 후, 전체 표면에 캡핑 질화막(108) 및 실링 질화막(110)을 순차적으로 형성한다. 이때, 캡핑 질화막(108)은 매립형 게이트 예정 영역이 매립되도록 게이트 전극(106) 상부에만 남겨지도록 하는 것이 바람직하다. Next, the gate electrode 106 is etched back to remove the gate electrode 106 formed in the cell peripheral region, and only a portion of the buried gate predetermined region (not shown) is embedded in the gate electrode 106. Afterwards, the capping nitride film 108 and the sealing nitride film 110 are sequentially formed on the entire surface. In this case, the capping nitride layer 108 may be left only on the gate electrode 106 so that the buried gate predetermined region is buried.

그 다음 실링 질화막(110) 상부에 절연막(112)을 증착한다. 여기서 절연막(112)은 TEOS인 것이 바람직하다. 그 다음, 셀 영역(ⅱ)에는 절연막(112) 상부에 비트라인 콘택 예정 영역(114)을 정의하는 감광막 패턴(미도시)을 식각마스크로 하여 활성영역(104)이 노출되도록 절연막(112), 실링 질화막(110) 및 캡핑 질화막(108)을 식각하여 비트라인 콘택 예정 영역(114)을 형성한다. 또한, 셀 주변 영역(ⅰ)에는 절연막(112) 상부에 활성영역(104)의 상부를 노출시키는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 활성영역(104)이 노출되도록 절연막(112) 및 실링 질화막(110)을 식각하는 것이 바람직하다. 이때, 셀 영역(ⅱ)과 셀 주변 영역(ⅰ)에 남아있는 실링 질화막(110) 및 절연막(112)의 적층 구조의 높이는 동일하다.Next, an insulating film 112 is deposited on the sealing nitride film 110. In this case, the insulating film 112 is preferably TEOS. Next, in the cell region ii, the insulating layer 112 is exposed so that the active region 104 is exposed by using a photoresist pattern (not shown) defining the bit line contact region 114 on the insulating layer 112 as an etch mask. The sealing nitride film 110 and the capping nitride film 108 are etched to form a bit line contact region 114. In addition, after the photoresist pattern (not shown) is formed on the insulating layer 112 to expose the upper portion of the active region 104 in the cell peripheral region, the insulating layer may be exposed so that the active region 104 is exposed by an etching mask. 112 and the sealing nitride film 110 are preferably etched. At this time, the stacked structures of the sealing nitride film 110 and the insulating film 112 remaining in the cell region ii and the cell peripheral region are the same.

도 3b에 도시된 바와 같이, 반도체 기판(100)의 전체 영역에 비트라인 콘택용 도전물질(116)을 형성한다. 이 결과, 셀 주변 영역(ⅰ) 및 셀 영역(ⅱ)에 비트라인 콘택용 도전물질(116)이 전체에 형성된다. As shown in FIG. 3B, the conductive material 116 for bit line contact is formed on the entire region of the semiconductor substrate 100. As a result, the conductive material 116 for bit line contacts is formed in the cell peripheral region and the cell region ii as a whole.

도 3c에 도시된 바와 같이, 셀 영역(ⅱ)에는 절연막(112)이 노출되도록 비트라인 콘택용 도전물질(116)에 평탄화 식각 공정을 수행하여 비트라인 콘택(118)을 형성한다. 또한, 셀 주변 영역(ⅰ) 역시 절연막(112)이 노출되도록 비트라인 콘택 용 도전물질(116)에 평탄화 식각 공정을 수행하여 활성영역(104) 상에 형성되고, 실링 질화막(110) 및 절연막(112)의 적층 구조 사이에 매립된 비트라인 콘택용 도전물질(119)를 형성한다. 이때, 비트라인 콘택용 도전물질(116)은 폴리실리콘인 것이 바람직하다. 이 과정에서, 셀 주변 영역(ⅰ)에서는 소자분리막(102) 상부에 남아있는 실링질화막(110) 및 절연막(112)의 적층 구조가 식각 장벽층 역할을 하여 비트라인 콘택용 도전물질(116)이 과도 식각되는 것을 근본적으로 방지한다. 따라서, 종래에 발생하던 비트라인 콘택용 도전물질(116)이 과도식각되어 PDR을 열화시키는 문제를 근본적으로 해결할 수 있다. As illustrated in FIG. 3C, a bit line contact 118 is formed in the cell region ii by performing a planarization etching process on the conductive material 116 for the bit line contact to expose the insulating layer 112. In addition, the cell peripheral region is also formed on the active region 104 by performing a planarization etching process on the conductive material 116 for the bit line contact so that the insulating layer 112 is exposed, and the sealing nitride film 110 and the insulating film ( A conductive material 119 for bit line contacts is formed between the stacked structures of 112. At this time, the conductive material 116 for the bit line contact is preferably polysilicon. In this process, the stacked structure of the sealing nitride film 110 and the insulating film 112 remaining on the device isolation layer 102 in the region around the cell serves as an etch barrier layer so that the conductive material 116 for the bit line contact is formed. It essentially prevents overetching. Accordingly, the conventional problem of the bit line contact conductive material 116 overetched to deteriorate the PDR.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 주변 영역을 나타낸 단면도이고, (ⅱ)는 셀 영역을 나타낸 단면도.1A to 1C show a method of forming a semiconductor device according to the prior art, (i) is a cross-sectional view showing a cell peripheral region, and (ii) is a cross-sectional view showing a cell region.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.2 is a cross-sectional view showing a semiconductor device according to the present invention.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 셀 주변 영역을 나타낸 단면도이고, (ⅱ)는 셀 영역을 나타낸 단면도3A to 3C show a method of forming a semiconductor device according to the present invention, (i) is a cross-sectional view showing a cell periphery region, and (ii) is a cross-sectional view showing a cell region.

Claims (9)

셀 주변 영역의 소자분리막 상에 구비된 제 1 절연막;A first insulating film provided on the device isolation film in the cell peripheral region; 상기 셀 주변 영역의 활성영역 상에 구비된 제 1 도전물질; A first conductive material provided on an active region of the cell peripheral region; 상기 제 1 절연막과 동일한 높이를 갖으며, 셀 영역의 활성영역을 노출시키는 콘택 예정 영역을 포함하는 제 2 절연막; 및A second insulating film having the same height as the first insulating film and including a contact predetermined region exposing an active region of the cell region; And 상기 셀 영역의 콘택 예정 영역에 매립된 제 2 도전물질을 포함하는 것을 특징으로 하는 반도체 소자.And a second conductive material buried in the contact region of the cell region. 청구항 1에 있어서,The method according to claim 1, 상기 셀 주변 영역은 셀 동작에 관여하지 않는 회로들이 구비된 영역인 것을 특징으로 하는 반도체 소자.And the cell peripheral area is an area where circuits are not involved in cell operation. 청구항 1에 있어서,The method according to claim 1, 상기 제 1 절연막 및 상기 제 2 절연막은The first insulating film and the second insulating film 실링 질화막 및 TEOS의 적층구조인 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a laminated structure of a sealing nitride film and TEOS. 청구항 1에 있어서,The method according to claim 1, 상기 제 1 도전물질 및 상기 제 2 도전물질은 The first conductive material and the second conductive material 폴리실리콘인 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that the polysilicon. 청구항 1에 있어서,The method according to claim 1, 상기 셀 영역은The cell area is 매립형 게이트를 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a buried gate. 셀 주변 영역 및 셀 영역을 포함하는 반도체 기판의 전체에 절연막을 형성하는 단계;Forming an insulating film on the entirety of the semiconductor substrate including the cell peripheral region and the cell region; 상기 반도체 기판 상에 셀 주변 영역의 활성영역을 노출시키며, 상기 셀 영역에 구비된 매립형 게이트 사이 활성영역을 노출시키는 절연막을 형성하는 단계;Forming an insulating layer exposing an active region in a cell peripheral region and exposing an active region between buried gates provided in the cell region on the semiconductor substrate; 전체 표면에 도전물질을 형성하는 단계; 및Forming a conductive material over the entire surface; And 상기 절연막에 의해 노출된 상기 셀 주변 영역의 활성영역 및 상기 셀 영역에 구비된 매립형 게이트 사이 활성영역이 매립되도록 상기 도전물질에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And performing a planarization etch process on the conductive material to fill the active region between the active region of the cell peripheral region exposed by the insulating layer and the buried gate provided in the cell region. Way. 청구항 6에 있어서,The method according to claim 6, 상기 절연막을 형성하는 단계는Forming the insulating film 상기 반도체 기판 상에 실링 질화막 및 TEOS를 순차적으로 적층하는 단계;Sequentially depositing a sealing nitride film and a TEOS on the semiconductor substrate; 상기 TEOS 상부에 셀 주변 영역의 활성영역 및 상기 셀 영역에 구비된 상기 매립형 게이트 사이 활성영역을 노출시키는 감광막 패턴을 형성하는 단계; 및Forming a photoresist pattern on the TEOS to expose an active region between an active region of a cell peripheral region and the buried gate provided in the cell region; And 상기 감광막 패턴을 식각마스크로 상기 TEOS 및 상기 실링 질화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching the TEOS and the sealing nitride film using the photoresist pattern as an etching mask. 청구항 6에 있어서,The method according to claim 6, 상기 절연막을 형성하는 단계 이전Before forming the insulating film 상기 반도체 기판 상에 상기 활성영역을 정의하는 소자분리막을 형성하는 단계;Forming an isolation layer defining the active region on the semiconductor substrate; 상기 셀 영역의 활성영역 및 상기 셀 영역의 소자분리막에 매립형 게이트 예정 영역을 형성하는 단계;Forming a buried gate planar region in the active region of the cell region and the device isolation layer of the cell region; 상기 매립형 게이트 예정 영역을 일부 매립하는 게이트 전극을 형성하는 단계; 및Forming a gate electrode partially filling the buried gate predetermined region; And 상기 매립형 게이트 예정 영역을 매립하는 캡핑 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a capping nitride film filling the buried gate predetermined region. 청구항 8에 있어서, The method according to claim 8, 상기 게이트 전극을 형성하는 단계는Forming the gate electrode 상기 매립형 게이트 예정 영역이 매립되도록 게이트 전극용 도전 물질을 형성하는 단계; 및Forming a conductive material for a gate electrode such that the buried gate predetermined region is buried; And 상기 게이트 도전 물질에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And performing an etch back process on the gate conductive material.
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