KR20100132196A - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent the damage of a substrate due to plasma in a contact hole etching process by covering the lateral side of an active region on a buried gate. CONSTITUTION: Pad insulating films(22, 23) are formed on a substrate(20). Active regions are defined on the substrate by an element isolating film(21). A recess(24) is formed on the pad insulating films and the substrate. A gate electrode film is formed on the recess. The pad insulating films are eliminated to protrude a gate electrode film. A spacer(26A) is formed on the protruded lateral side of the gate electrode film. The gate electrode film is etched to form a buried gate(G).

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 매립 게이트와 콘택 플러그간 숏트를 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for preventing a short between the buried gate and the contact plug.

하나의 모스 트랜지스터(MOS transistor)와 하나의 캐패시터(capacitor)로 단위 셀이 구성되는 디램(DRAM) 소자에서는 칩(chip)에서 많은 면적을 차지하는 캐패시터의 캐패시턴스(capacitance)을 크게 하면서 면적을 줄이는 것이 고집적화에 중요한 요인이 되고 있다.In DRAM devices, in which a unit cell is composed of one MOS transistor and one capacitor, reducing the area while increasing the capacitance of a capacitor, which occupies a large area on a chip, is highly integrated. Has become an important factor.

좁은 면적에 높은 캐패시턴스를 갖는 캐패시터를 형성하기 위해서 캐패시터의 높이를 증가시키거나, 유전막의 두께를 줄이는 등의 시도가 이루어지고 있다. In order to form a capacitor having a high capacitance in a small area, attempts have been made to increase the height of the capacitor or to reduce the thickness of the dielectric film.

그러나, 캐패시터의 높이를 높일 경우 캐패시터 높이 증가에 따른 단차 증가로 인한 문제가 발생되고, 유전막의 두께를 낮출 경우 유전막의 두께 감소에 따라 누설전류가 증가하는 문제가 발생된다.However, when the height of the capacitor is increased, a problem occurs due to an increase in the level difference due to the increase in the height of the capacitor, and when the thickness of the dielectric film is decreased, the leakage current increases as the thickness of the dielectric film is decreased.

이러한 문제를 극복하기 위하여, 최근에는 매립형 게이트(buried type gate)를 사용하여 비트라인 기생 캐패시턴스를 절반 수준으로 감소시킴으로써 동일한 센스앰프(sense amplifier) 능력을 유지하는데 필요로 하는 캐패시터의 캐패시턴스를 획기적으로 낮추는 방법이 도입되었다.In order to overcome this problem, recently, by using a buried type gate, the bit line parasitic capacitance is reduced to half, which greatly reduces the capacitance of the capacitor required to maintain the same sense amplifier capability. The method was introduced.

도 1a 내지 도 1b는 매립형 게이트를 갖는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the prior art having a buried gate.

도 1a를 참조하면, 기판(10)에 소자분리막(11)을 형성하여 액티브 영역(10A)을 한정한다.Referring to FIG. 1A, an isolation layer 11 is formed on a substrate 10 to define an active region 10A.

이어, 기판(10) 상에 패드 산화막(12) 및 패드 질화막(13)을 적층하고, 사진 식각 공정으로 게이트 예정 부분의 패드 질화막(13)과 패드 산화막(12) 및 소자분리막(11)을 포함하는 기판(10) 일부를 식각하여 리세스(recess, 14)를 형성한다.Subsequently, the pad oxide layer 12 and the pad nitride layer 13 are stacked on the substrate 10, and the pad nitride layer 13, the pad oxide layer 12, and the device isolation layer 11 of the gate predetermined portion are formed by a photolithography process. A portion of the substrate 10 is etched to form a recess 14.

그 다음, 리세스(14)를 포함한 전면에 게이트 절연막을 개재하여 게이트 전극막을 형성하고, 게이트 전극막의 표면이 기판(10) 표면 아래로 내려가도록 게이트 전극막을 식각하여 매립 게이트(G)를 형성한다.Next, a gate electrode film is formed on the entire surface including the recess 14 through the gate insulating film, and the buried gate G is formed by etching the gate electrode film so that the surface of the gate electrode film is lowered below the surface of the substrate 10. .

이어, 매립 게이트(G)를 포함한 전면에 층간절연막(15)을 형성한다.Next, an interlayer insulating film 15 is formed on the entire surface including the buried gate G.

도 1b를 참조하면, 매립 게이트(G) 양측 액티브 영역(10A) 상부의 층간절연막(15)과 패드 질화막(13) 및 패드 산화막(12)을 식각하여 콘택홀을 형성하고, 콘택홀에 도전막을 매립하여 콘택 플러그(16)를 형성한다.Referring to FIG. 1B, a contact hole is formed by etching the interlayer insulating layer 15, the pad nitride layer 13, and the pad oxide layer 12 over the active region 10A on both sides of the buried gate G, and forming a conductive layer in the contact hole. A contact plug 16 is formed by being embedded.

그러나, 전술한 종래 기술에서는 콘택 플러그(16)가 매립 게이트(G)에 정얼라인되지 않고 미스 얼라인(misalign)되는 경우, A 부분에 도시된 바와 같이 콘택 플러그(16)와 매립 게이트(G)가 숏트(short)되는 문제가 있다.However, in the above-described prior art, when the contact plug 16 is misaligned without being aligned with the buried gate G, the contact plug 16 and the buried gate G as shown in part A are shown. ) Is shorted (short).

또한, 콘택 플르거(16)가 매립 게이트(G)에 정얼라인되지 않고 미스 얼라인(misalign)되는 경우에 콘택홀 식각시 매립 게이트(G) 상부의 액티브 영역(10A) 측면이 노출되어 식각시 사용되는 플라즈마에 의해 데미지를 받게 됨에 따라서 소자 특성이 열화되는 문제가 있다. In addition, when the contact flagger 16 is not aligned with the buried gate G but is misaligned, the side of the active region 10A above the buried gate G is exposed during the contact hole etching. There is a problem in that the device characteristics deteriorate as damage is caused by the plasma used during the test.

본 발명은 매립 게이트와 콘택 플러그간 숏트를 방지하기 위한 반도체 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device for preventing a short between the buried gate and the contact plug.

본 발명의 일실시예에 따른 반도체 소자의 제조방법은 소자분리막에 의해 정해진 액티브 영역을 갖는 기판 상에 패드 절연막을 형성하는 단계와, 상기 패드 절연막 및 상기 기판에 리세스를 형성하는 단계와, 상기 리세스에 게이트 전극막을 형성하는 단계와, 상기 패드 절연막을 제거하여 상기 게이트 전극막을 돌출시키는 단계와, 상기 게이트 전극막의 돌출된 측면에 스페이서를 형성하는 단계와, 상기 게이트 전극막을 식각하여 상기 리세스 하부에 상기 게이트 전극막이 남도록 하는 단계와, 상기 게이트 전극막 및 상기 스페이서를 포함한 전면에 층간절연막을 형성하는 단계와, 상기 게이트 전극막 양측 상기 액티브 영역 상부의 상기 층간절연막을 상기 스페이서에 자기정렬적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a pad insulating film on a substrate having an active region defined by an isolation layer, forming a recess in the pad insulating film and the substrate, Forming a gate electrode film in a recess, removing the pad insulating film to protrude the gate electrode film, forming a spacer on a protruding side surface of the gate electrode film, and etching the gate electrode film to etch the recess Leaving the gate electrode film at a lower portion, forming an interlayer insulating film on the entire surface including the gate electrode film and the spacer, and self-aligning the interlayer insulating film on both sides of the gate electrode film on the active region. Etching to form a contact hole, and filling the contact hole with a cone And forming a tack plug.

상기 스페이서는 상기 층간절연막과 식각 선택비가 상이한 물질로 형성되는 것을 특징으로 한다.The spacer may be formed of a material having a different etching selectivity from the interlayer insulating layer.

상기 층간절연막은 산화막으로 형성되고 상기 스페이서는 질화막으로 형성되는 것을 특징으로 한다.The interlayer insulating film is formed of an oxide film and the spacer is formed of a nitride film.

상기 리세스에 게이트 전극막을 형성하는 단계는, 상기 리세스를 포함한 전 면에 상기 게이트 전극막을 형성하는 단계와, 상기 패드 절연막이 노출되도록 상기 게이트 전극막을 전면 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the gate electrode layer on the recess may include forming the gate electrode layer on the entire surface including the recess, and etching the entire surface of the gate electrode layer to expose the pad insulating layer. .

상기 전면 식각은 화학적기계적연마 공정 또는 에치백 공정을 이용하여 수행되는 것을 특징으로 한다.The front surface etching may be performed using a chemical mechanical polishing process or an etch back process.

상기 스페이서를 형성하는 단계는, 상기 게이트 전극막을 포함한 전표면상에 식각장벽막을 형성하는 단계와, 상기 게이트 전극막의 돌출된 측면에 남도록 상기 식각장벽막을 전면 식각하는 단계 를 포함하는 것을 특징으로 한다. The forming of the spacers may include forming an etching barrier layer on the entire surface including the gate electrode layer, and etching the entire surface of the etching barrier layer so that the etching barrier layer remains on the protruding side surface of the gate electrode layer.

상기 전면 식각은 에치백 공정으로 수행되는 것을 특징으로 한다.The front side etching may be performed by an etch back process.

상기 패드 절연막을 제거하는 단계는 상기 기판 상에 패드 절연막이 잔류되도록 상기 패드 절연막을 일부만 제거하는 단계인 것을 특징으로 한다.The removing of the pad insulating film may include removing only a part of the pad insulating film so that the pad insulating film remains on the substrate.

상기 층간절연막을 형성하는 단계 이후에 상기 층간절연막을 전면 식각하여 상기 스페이서를 노출시키는 단계를 더 포함하는 것을 특징으로 한다.The method may further include exposing the spacers by etching the entire surface of the interlayer insulating layer after the forming of the interlayer insulating layer.

상기 층간절연막을 전면 식각하는 단계는 화학적기계적 연마 공정 또는 에치백 공정으로 수행되는 것을 특징으로 한다.The etching of the entire surface of the interlayer insulating layer may be performed by a chemical mechanical polishing process or an etch back process.

상기 층간절연막을 전면 식각하는 단계는, 상기 스페이서가 노출되는 시점까지 상기 층간절연막을 식각하는 메인 식각 단계와, 상기 스페이서의 뾰족한 상부가 제거되도록 상기 층간절연막을 추가로 식각하는 오버 식각 단계를 포함하는 것을 특징으로 한다.The etching the entire surface of the interlayer insulating layer may include a main etching step of etching the interlayer insulating layer until the spacer is exposed, and an over etching step of further etching the interlayer insulating layer to remove the sharp upper portion of the spacer. It is characterized by.

상기 콘택홀을 형성하는 단계는, 상기 게이트 전극막 양측 상기 액티브 영역 상부의 상기 층간절연막을 노출하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴에 의해 노출된 상기 층간절연막을 상기 스페이서에 자기정렬적으로 식각하는 단계와, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the contact hole may include forming a mask pattern exposing the interlayer insulating layer over the active region on both sides of the gate electrode layer, and self-aligning the interlayer insulating layer exposed by the mask pattern to the spacer. Etching, and removing the mask pattern.

본 발명에 따르면, 콘택 플러그가 매립 게이트 양측 액티브 영역의 에지 상에 형성된 스페이서에 자기정렬콘택(SAC) 방식으로 형성되므로, 매립 게이트와 콘택 플러그가 숏트(short)되는 불량이 방지된다.According to the present invention, since the contact plug is formed on the spacers formed on the edges of the active regions on both sides of the buried gate in a self-aligned contact (SAC) manner, shortages between the buried gate and the contact plug are shortened.

또한, 콘택 플러그를 위한 콘택홀 식각시 매립 게이트 상부의 액티브 영역 측면이 노출되지 않으므로 콘택홀 식각시 사용되는 플라즈마에 의한 기판 손상 및 그에 따른 소자 특성 열화가 방지되는 효과가 있다.In addition, since the side of the active region on the buried gate is not exposed when the contact hole is etched for the contact plug, damage to the substrate and deterioration of device characteristics by the plasma used during the etching of the contact hole are prevented.

도 2a 내지 도 2j는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.2A through 2J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 기판(20)에 소자분리막(21)을 형성하여 액티브 영역(20A)을 한정한다.Referring to FIG. 2A, an isolation layer 21 is formed on the substrate 20 to define the active region 20A.

이어, 기판(20) 상에 패드 절연막(22, 23)을 형성하고, 사진 식각 공정으로 게이트 예정 부분의 패드 절연막(23, 22) 및 소자분리막(21)을 포함하는 기판(20) 일부를 식각하여 리세스(24)를 형성한다.Subsequently, pad insulating layers 22 and 23 are formed on the substrate 20, and a portion of the substrate 20 including the pad insulating layers 23 and 22 and the device isolation layer 21 of the gate predetermined portion is etched by a photolithography process. To form the recesses 24.

패드 절연막(22, 23)은 산화막(22)과 질화막(23)을 적층하여 형성될 수 있다. 한편, 도시하지 않았지만 패드 절연막은 질화막의 단일막으로 형성될 수도 있다.The pad insulating films 22 and 23 may be formed by stacking the oxide film 22 and the nitride film 23. Although not shown, the pad insulating film may be formed of a single film of a nitride film.

그 다음, 리세스(24)가 매립되도록 전면에 게이트 절연막을 개재하여 게이트 전극막(25)을 형성한다.Thereafter, the gate electrode film 25 is formed with the gate 24 interposed therebetween so as to fill the recess 24.

게이트 전극막(25)은 리세스(24)를 채우고 질화막(23) 위에 일정 두께 이상 쌓이도록 충분한 두께로 형성한다.The gate electrode film 25 is formed to a sufficient thickness so as to fill the recess 24 and to be stacked on the nitride film 23 by a predetermined thickness or more.

게이트 전극막(25)으로는 Ti, TiN, W 등과 같은 금속을 사용할 수 있다. As the gate electrode film 25, a metal such as Ti, TiN, W, or the like may be used.

이처럼 게이트 전극막(25)을 금속막만으로 형성하면, 금속의 일함수 및 에너지 밴드갭은 N+형 폴리실리콘막과 P+형 폴리실리콘막의 일함수 및 에너지 밴드갭의 중간값을 가지므로, N 채널 트랜지스터 및 P 채널 트랜지스터의 게이트 전극으로 이용할 수 있는 미드갭 게이트(midgap gate)로서 활용할 수 있는 장점을 갖는다.As such, when the gate electrode film 25 is formed only of the metal film, the work function and the energy band gap of the metal have an intermediate value between the work function and the energy band gap of the N + type polysilicon film and the P + type polysilicon film. And a midgap gate that can be used as a gate electrode of a P-channel transistor.

도 2b를 참조하면, 질화막(23)이 노출되도록 게이트 전극막(25)을 전면 식각하여 게이트 전극막(25)을 리세스(24) 내부에 고립시킨다.Referring to FIG. 2B, the gate electrode layer 25 is etched to the entire surface so that the nitride layer 23 is exposed, and the gate electrode layer 25 is isolated inside the recess 24.

전면 식각은 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정 또는 에치백(etchback) 공정으로 수행될 수 있다.Surface etching may be performed by a chemical mechanical polishing (CMP) process or an etchback process.

도 2c를 참조하면, 질화막(23)을 제거하여 게이트 전극막(25)의 상부를 돌출시킨다.Referring to FIG. 2C, the nitride film 23 is removed to protrude the upper portion of the gate electrode film 25.

이때, 질화막(23)을 일부만 제거할 수도 있고, 전부 제거할 수도 있다.At this time, only part of the nitride film 23 may be removed or all of the nitride film 23 may be removed.

질화막(23)을 일부만 제거할 경우에는 기판(20) 상부에 잔류된 질화막(23)에 의해 후속 공정시 기판(20)에 가해지는 데미지(damage)를 완화 또는 방지할 수 있는 장점이 있다.When only a part of the nitride film 23 is removed, the nitride film 23 remaining on the substrate 20 may reduce or prevent damage to the substrate 20 during a subsequent process.

도 2d를 참조하면, 게이트 전극막(25)을 포함한 전표면상에 식각장벽막(26) 을 형성한다.Referring to FIG. 2D, an etch barrier film 26 is formed on the entire surface including the gate electrode film 25.

식각장벽막(26)은 이후에 형성되는 층간절연막(27, 도 2f 참조)과 상이한 식각 선택비를 갖는 물질, 예를 들어 질화막으로 형성될 수 있다.The etching barrier layer 26 may be formed of a material having an etching selectivity different from that of the interlayer insulating layer 27 (see FIG. 2F) formed later, for example, a nitride layer.

도 2e를 참조하면, 식각장벽막(26)을 전면 식각하여 게이트 전극막(25)의 돌출된 측면에 스페이서(26A)를 형성한다.Referring to FIG. 2E, the etching barrier layer 26 is etched to form a spacer 26A on the protruding side surface of the gate electrode layer 25.

전면 식각은 에치백 공정으로 수행될 수 있다.Front etching may be performed by an etch back process.

전면 식각은 게이트 전극막(25)이 노출되는 시점까지 메인 식각(main etch)을 진행한 다음에 게이트 전극막(25) 상부에 식각장벽막(26)이 잔류되지 않도록 오버 식각(over etch)을 진행하는 방식으로 수행될 수 있다.The main etching is performed by main etching until the gate electrode layer 25 is exposed, and then overetching so that the etching barrier layer 26 does not remain on the gate electrode layer 25. May be performed in a progressive manner.

오버 식각을 진행하는 과정에 질화막(23)이 일부 식각될 수 있다.The nitride layer 23 may be partially etched during the over etching process.

도 2f를 참조하면, 게이트 전극막(25)의 표면이 기판(20) 표면 아래로 내려가도록 게이트 전극막(25)을 식각하여 매립 게이트(G)를 형성한다.Referring to FIG. 2F, the buried gate G is formed by etching the gate electrode film 25 so that the surface of the gate electrode film 25 is lowered below the surface of the substrate 20.

도 2g를 참조하면, 매립 게이트(G) 및 스페이서(26A)를 포함한 전면에 층간절연막(27)을 형성한다.Referring to FIG. 2G, an interlayer insulating film 27 is formed on the entire surface including the buried gate G and the spacer 26A.

층간절연막(27)은 산화막으로 형성될 수 있다.The interlayer insulating film 27 may be formed of an oxide film.

도 2h를 참조하면, 층간절연막(27)을 전면 식각하여 스페이서(26A)을 노출시킨다.Referring to FIG. 2H, the entire surface of the interlayer insulating layer 27 is etched to expose the spacers 26A.

전면 식각은 CMP 공정 또는 에치백 공정으로 수행될 수 있다.Front etching may be performed by a CMP process or an etch back process.

전면 식각은 스페이서(26A)이 노출되는 시점까지 메인 식각(main etch)을 진행한 다음에 스페이서(26A)의 뾰족한 상부게 제거되도록 오버 식각(over etch)을 진행하는 방식으로 수행될 수 있다.The front surface etching may be performed by performing main etching until the spacer 26A is exposed, and then performing over etching to remove the sharp upper portion of the spacer 26A.

도 2i를 참조하면, 층간절연막(27) 상에 매립 게이트(G) 양측 액티브 영역(20A) 상부를 오픈하는 마스크 패턴(28)을 형성한다.Referring to FIG. 2I, a mask pattern 28 is formed on the interlayer insulating layer 27 to open the upper portion of the active region 20A on both sides of the buried gate G. Referring to FIG.

마스크 패턴(28)은 포토레지스트로 형성될 수 있다.The mask pattern 28 may be formed of photoresist.

그 다음, 마스크 패턴(28)에 의해 오픈된 층간절연막(27)과 그 하부의 패드 절연막(23, 22)을 스페이서(26A)에 자기정렬적으로 식각하여 콘택홀(29)을 형성한다.Next, the interlayer insulating film 27 opened by the mask pattern 28 and the pad insulating films 23 and 22 thereunder are self-alignedly etched in the spacer 26A to form the contact hole 29.

도 2j를 참조하면, 마스크 패턴(28)을 제거하고 콘택홀(29)에 도전막을 매립하여 콘택 플러그(30)를 형성한다.Referring to FIG. 2J, the contact pattern 30 is formed by removing the mask pattern 28 and filling the conductive layer in the contact hole 29.

이상에서 상세하게 설명한 바에 의하면, 콘택 플러그가 매립 게이트 양측 액티브 영역의 에지 상에 형성된 스페이서에 자기정렬콘택(SAC) 방식으로 형성되므로, 매립 게이트와 콘택 플러그가 숏트(short)되는 불량이 방지된다.As described above in detail, since the contact plug is formed in the spacer formed on the edges of the active regions on both sides of the buried gate in a self-aligned contact (SAC) manner, a defect in which the buried gate and the contact plug are shorted is prevented.

또한, 콘택 플러그를 위한 콘택홀 식각시 매립 게이트 상부의 액티브 영역 측면이 노출되지 않으므로 콘택홀 식각시 사용되는 플라즈마에 의한 기판 손상 및 그에 따른 소자 특성 열화가 방지되는 효과가 있다.In addition, since the side of the active region on the buried gate is not exposed when the contact hole is etched for the contact plug, damage to the substrate and deterioration of device characteristics by the plasma used during the etching of the contact hole are prevented.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 설명><Description of main parts of drawing>

20 : 기판 20: substrate

21 : 소자분리막21: device isolation film

G : 게이트G: Gate

26A : 스페이서26A: spacer

27 : 층간절연막27: interlayer insulating film

30 : 콘택 플러그30: contact plug

Claims (12)

소자분리막에 의해 정해진 액티브 영역을 갖는 기판 상에 패드 절연막을 형성하는 단계;Forming a pad insulating film on the substrate having an active region defined by the device isolation film; 상기 패드 절연막 및 상기 기판에 리세스를 형성하는 단계;Forming recesses in the pad insulating film and the substrate; 상기 리세스에 게이트 전극막을 형성하는 단계;Forming a gate electrode film in the recess; 상기 패드 절연막을 제거하여 상기 게이트 전극막을 돌출시키는 단계;Removing the pad insulating film to protrude the gate electrode film; 상기 게이트 전극막의 돌출된 측면에 스페이서를 형성하는 단계;Forming a spacer on a protruding side surface of the gate electrode film; 상기 게이트 전극막을 식각하여 상기 리세스 하부에 상기 게이트 전극막이 남도록 하는 단계;Etching the gate electrode layer to leave the gate electrode layer under the recess; 상기 게이트 전극막 및 상기 스페이서를 포함한 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the gate electrode film and the spacer; 상기 게이트 전극막 양측 상기 액티브 영역 상부의 상기 층간절연막을 상기 스페이서에 자기정렬적으로 식각하여 콘택홀을 형성하는 단계;및Forming a contact hole by self-aligning the interlayer insulating layer on both sides of the gate electrode layer and the active region on the spacer; and 상기 콘택홀을 매립하여 콘택 플러그를 형성하는 단계;Filling the contact hole to form a contact plug; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 상기 층간절연막과 식각 선택비가 상이한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the spacer is formed of a material having a different etching selectivity from the interlayer insulating layer. 제 2항에 있어서,3. The method of claim 2, 상기 층간절연막은 산화막으로 형성되고 상기 스페이서는 질화막으로 형성되는 것을 특징으로 하는 반도체 소자.And the spacer is formed of an oxide film and the spacer is formed of a nitride film. 제 1항에 있어서,The method of claim 1, 상기 리세스에 게이트 전극막을 형성하는 단계는,Forming a gate electrode film in the recess, 상기 리세스를 포함한 전면에 상기 게이트 전극막을 형성하는 단계;및Forming the gate electrode film on the entire surface including the recess; and 상기 패드 절연막이 노출되도록 상기 게이트 전극막을 전면 식각하는 단계;Etching the entire gate electrode layer to expose the pad insulating layer; 를 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 제 4항에 있어서,The method of claim 4, wherein 상기 전면 식각은 화학적기계적연마 공정 또는 에치백 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 소자.The front side etching is performed using a chemical mechanical polishing process or an etch back process. 제 1항에 있어서,The method of claim 1, 상기 스페이서를 형성하는 단계는, Forming the spacers, 상기 게이트 전극막을 포함한 전표면상에 식각장벽막을 형성하는 단계;및Forming an etch barrier film on the entire surface including the gate electrode film; and 상기 게이트 전극막의 돌출된 측면에 남도록 상기 식각장벽막을 전면 식각하는 단계;Etching the etch barrier layer to the entire surface so as to remain on the protruding side surface of the gate electrode layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 제 6항에 있어서,The method of claim 6, 상기 전면 식각은 에치백 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.The front surface etching is a method of manufacturing a semiconductor device, characterized in that performed by the etch back process. 제 1항에 있어서,The method of claim 1, 상기 패드 절연막을 제거하는 단계는 상기 기판 상에 패드 절연막이 잔류되도록 상기 패드 절연막을 일부만 제거하는 단계인 것을 특징으로 하는 반도체 소자의 제조방법.The removing of the pad insulating film is a step of removing a portion of the pad insulating film so that the pad insulating film remains on the substrate. 제 1항에 있어서,The method of claim 1, 상기 층간절연막을 형성하는 단계 이후에 상기 층간절연막을 전면 식각하여 상기 스페이서를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And etching the entire surface of the interlayer insulating layer after the forming the interlayer insulating layer to expose the spacers. 제 9항에 있어서,The method of claim 9, 상기 층간절연막을 전면 식각하는 단계는 화학적기계적 연마 공정 또는 에치백 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.And etching the entire surface of the interlayer dielectric layer by a chemical mechanical polishing process or an etch back process. 제 9항에 있어서,The method of claim 9, 상기 층간절연막을 전면 식각하는 단계는,Etching the entire surface of the insulating interlayer may include: 상기 스페이서가 노출되는 시점까지 상기 층간절연막을 식각하는 메인 식각 단계;및A main etching step of etching the interlayer insulating layer until the spacer is exposed; and 상기 스페이서의 뾰족한 상부가 제거되도록 상기 층간절연막을 추가로 식각하는 오버 식각 단계;Over-etching the interlayer dielectric layer so that the sharp upper portion of the spacer is removed; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 단계는,Forming the contact hole, 상기 게이트 전극막 양측 상기 액티브 영역 상부의 상기 층간절연막을 노출하는 마스크 패턴을 형성하는 단계;Forming a mask pattern exposing the interlayer insulating layer on both sides of the gate electrode layer; 상기 마스크 패턴에 의해 노출된 상기 층간절연막을 상기 스페이서에 자기정렬적으로 식각하는 단계;및Self-aligning the interlayer insulating film exposed by the mask pattern on the spacer; and 상기 마스크 패턴을 제거하는 단계;Removing the mask pattern; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a.
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