KR100745894B1 - Method for forming recess gate of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 리세스 게이트 마스크를 저장 전극 영역 방향으로 오정렬시켜 비대칭 구조를 형성함으로써 저장 전극 영역의 게이트 측벽 산화막을 증가시켜 전기장의 감소에 의한 누설전류를 방지하여 리프레쉬 특성을 향상시키며, 비트 라인 영역의 게이트 측벽 산화막을 감소시켜 오정렬에 따른 Vt 및 Rc의 변화를 최소화하여 전기적 특성을 향상시키는 기술을 나타낸다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a recess gate of a semiconductor device, wherein the recess gate mask is misaligned in a direction of a storage electrode region to form an asymmetric structure, thereby increasing the gate sidewall oxide layer of the storage electrode region to reduce leakage current due to a decrease in electric field. The present invention provides a technique of improving the electrical characteristics by minimizing the variation of Vt and Rc due to misalignment by reducing the gate sidewall oxide layer of the bit line region.

Description

반도체 소자의 리세스 게이트 형성 방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}Recess gate formation method of a semiconductor device {METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}

도 1 및 도 2는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도 및 단면도. 1 and 2 are a plan view and a cross-sectional view showing a recess gate forming method of a semiconductor device according to the prior art.

도 3은 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도. 3 is a plan view showing a recess gate forming method of a semiconductor device according to the present invention;

도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.4A to 4E are cross-sectional views illustrating a method of forming a recess gate in a semiconductor device according to the present invention.

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 리세스 게이트 마스크를 저장 전극 영역 방향으로 오정렬시켜 비대칭 구조를 형성함으로써 저장 전극 영역의 게이트 측벽 산화막을 증가시켜 전기장의 감소에 의한 누설전류를 방지하여 리프레쉬 특성을 향상시키며, 비트 라인 영역의 게이트 측벽 산화막을 감소시켜 오정렬에 따른 Vt 및 Rc의 변화를 최소화하여 전기적 특성을 향상시키는 기술을 나타낸다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a recess gate of a semiconductor device, wherein the recess gate mask is misaligned in a direction of a storage electrode region to form an asymmetric structure, thereby increasing the gate sidewall oxide layer of the storage electrode region to reduce leakage current due to a decrease in electric field. The present invention provides a technique of improving the electrical characteristics by minimizing the variation of Vt and Rc due to misalignment by reducing the gate sidewall oxide layer of the bit line region.

도 1 및 도 2는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도 및 단면도이다. 1 and 2 are plan and cross-sectional views illustrating a method of forming a recess gate of a semiconductor device according to the related art.

도 1을 참조하면, 활성 영역(1)이 구비된 반도체 기판 상부에 게이트 라인(3)이 형성되고, 게이트 라인(3) 상에 리세스 게이트 마스크(5)가 형성된 모습을 도시한 평면도이다. Referring to FIG. 1, a gate line 3 is formed on a semiconductor substrate including an active region 1, and a recess gate mask 5 is formed on the gate line 3.

도 2를 참조하면, 상기 도 1의 ⓐ-ⓐ' 절단면을 도시한 것으로, 소자 분리막(15)이 구비된 반도체 기판(10) 상에 비트 라인 영역 방향으로 오정렬된 리세스 게이트 영역을 형성한다. 다음에, 상기 리세스 게이트 영역을 매립하는 폴리실리콘층(25), 텅스텐 실리사이드층(30) 및 하드 마스크층(35)의 적층 구조를 형성하고 상기 적층 구조를 식각하여 리세스 게이트 전극을 형성한다. Referring to FIG. 2, the cutting line ⓐ-ⓐ ′ of FIG. 1 is illustrated, and a recess gate region misaligned in the bit line region direction is formed on the semiconductor substrate 10 having the device isolation layer 15. Next, a stacked structure of the polysilicon layer 25, the tungsten silicide layer 30, and the hard mask layer 35 filling the recess gate region is formed, and the stacked structure is etched to form a recess gate electrode. .

상기 리세스 게이트 전극 측벽에 산화막 스페이서(40)를 형성하되, 상기 비트 라인 영역 방향의 오정렬된 부분에 산화막이 증가되도록 형성하는 것이 바람직하다.An oxide spacer 40 may be formed on the sidewalls of the recess gate electrode, but the oxide layer may be formed to increase in the misaligned portion of the bit line region.

다음에 상기 리세스 게이트 전극 및 하드 마스크층(35) 측벽에 질화막 스페이서(45)를 형성하고 질화막 스페이서(45)에 의해 노출된 영역을 절연막으로 매립하여 콘택 플러그(50)를 형성한다. Next, a nitride film spacer 45 is formed on sidewalls of the recess gate electrode and the hard mask layer 35, and a contact plug 50 is formed by filling a region exposed by the nitride film spacer 45 with an insulating film.

상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법에서, 리세스 게이트 형성시 게이트 전극과 리세스 게이트 영역간에 오정렬이 발생하여 저장 전극 영역 측벽의 산화막이 감소됨으로써 전기장 증가에 의한 누설전류가 증가하고 비트 라인 영역 측벽의 산화막이 증가하여 Vt 및 Rc가 증가하는 문제점이 있다. In the above-described method of forming a recess gate of a semiconductor device according to the related art, a misalignment occurs between the gate electrode and the recess gate region when the recess gate is formed, thereby reducing the oxide film on the sidewall of the storage electrode region, thereby increasing the leakage current due to the increase of the electric field. In addition, there is a problem that Vt and Rc increase due to an increase in the oxide film on the sidewalls of the bit line region.

상기 문제점을 해결하기 위하여, 리세스 게이트 마스크를 저장 전극 영역 방향으로 오정렬시켜 비대칭 구조를 형성함으로써 저장 전극 영역의 게이트 측벽 산화막을 증가시켜 전기장의 감소에 의한 누설전류를 방지하여 리프레쉬 특성을 향상시키며, 비트 라인 영역의 게이트 측벽 산화막을 감소시켜 오정렬에 따른 Vt 및 Rc의 변화를 최소화하여 전기적 특성을 향상시키는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problem, the recess gate mask is misaligned toward the storage electrode region to form an asymmetric structure, thereby increasing the gate sidewall oxide layer of the storage electrode region to prevent leakage current due to the reduction of the electric field, thereby improving refresh characteristics. It is an object of the present invention to provide a method for forming a semiconductor device in which the gate sidewall oxide film of the bit line region is reduced to minimize the change of Vt and Rc due to misalignment, thereby improving electrical characteristics.

본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은
소자분리막이 구비된 반도체기판 상부에 웰 및 문턱전압 조절 영역을 형성하는 단계;
반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성하되, 상기 리세스 게이트 영역이 저장 전극 영역 방향으로 치우치도록 오정렬시켜 형성하는 단계;
상기 리세스 게이트 영역을 매립하는 폴리실리콘층, 게이트 금속층 및 게이트 하드 마스크층의 적층 구조를 형성하는 단계;
상기 적층 구조를 식각하여 리세스 게이트 패턴을 형성하되, 상기 오정렬된 리세스 게이트 영역이 일부 노출되는 단계;
상기 노출된 리세스 게이트 영역, 리세스 게이트 측벽 및 반도체기판 표면에 산화막을 형성하고 소스/드레인 접합을 형성하는 단계; 및
상기 리세스 게이트 측벽에 스페이서를 형성한 후 노출된 반도체 기판을 매립하는 콘택 플러그를 형성하는 단계; 를 포함하는 것과,
상기 리세스 게이트 영역은 50 내지 2500Å의 깊이로 형성하는 것과,Recess gate forming method of a semiconductor device according to the present invention
Forming a well and a threshold voltage control region on the semiconductor substrate including the device isolation layer;
Etching the semiconductor substrate to a predetermined depth to form a recess gate region, wherein the recess gate region is misaligned so as to be biased toward the storage electrode region;
Forming a stacked structure of a polysilicon layer, a gate metal layer, and a gate hard mask layer filling the recess gate region;
Etching the stacked structure to form a recess gate pattern, wherein the misaligned recess gate region is partially exposed;
Forming an oxide film and forming a source / drain junction on the exposed recess gate region, the recess gate sidewall and the surface of the semiconductor substrate; And
Forming a contact plug on a sidewall of the recess gate and then filling a exposed semiconductor substrate; To include,
The recess gate region is formed to a depth of 50 to 2500Å,

상기 리세스 게이트 오정렬 폭은 게이트 선폭의 0.1 내지 0.5배 인 것을 특징으로 한다. The recess gate misalignment width is 0.1 to 0.5 times the gate line width.

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이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 3은 본 발명의 리세스 게이트 마스크를 도시한 평면도이다. 3 is a plan view illustrating a recess gate mask of the present invention.

도 3을 참조하면, 활성 영역(60)이 구비된 반도체 기판 상부에 게이트 라인(80)이 형성되고, 게이트 라인(80) 상에 리세스 게이트 마스크(70)가 형성된 모습을 도시한 평면도이다. Referring to FIG. 3, a gate line 80 is formed on a semiconductor substrate including an active region 60, and a recess gate mask 70 is formed on the gate line 80.

여기서, 리세스 게이트 마스크(70)는 저장 전극 영역(35) 방향으로 게이트 선폭의 0.1 내지 0.5배 만큼 오정렬된 폭을 갖는 것을 나타낸다.Here, the recess gate mask 70 may have a width misaligned by 0.1 to 0.5 times the gate line width in the storage electrode region 35 direction.

도 4a 내지 도 4e는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도로 상기 도 3의 ⓑ-ⓑ'의 절단면을 도시한 것이다.4A to 4E are cross-sectional views illustrating a semiconductor device and a method of forming the semiconductor device according to the present invention, and illustrates a cut surface of ⓑ-ⓑ 'of FIG.

도 4a를 참조하면, 소자 분리막(110)이 구비된 반도체 기판(100) 상부에 웰 및 문턱 전압 조절 영역을 형성한다. Referring to FIG. 4A, a well and a threshold voltage adjusting region are formed on the semiconductor substrate 100 provided with the device isolation layer 110.

도 4b를 참조하면, 반도체 기판(100) 상부에 리세스 게이트 영역을 정의하는 감광막 패턴(120)을 형성하고 감광막 패턴(120)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 리세스 게이트 영역을 형성한다. Referring to FIG. 4B, a photoresist pattern 120 defining a recess gate region is formed on the semiconductor substrate 100, and the recessed substrate region is etched by a predetermined depth using the photoresist pattern 120 as a mask. To form.

여기서, 상기 리세스 게이트 영역은 종래 기술에서 형성되는 리세스 게이트 영역보다 저장 전극 영역의 방향으로 게이트 선폭의 0.1 내지 0.5 배 오정렬시켜 500 내지 2500Å의 깊이로 식각하여 형성하는 것이 바람직하다. Here, the recess gate region may be formed by etching to a depth of 500 to 2500 시켜 by misaligning the gate line width by 0.1 to 0.5 times in the direction of the storage electrode region than the recess gate region formed in the related art.

도 4c를 참조하면, 상기 리세스 게이트 영역을 포함하는 반도체 기판(100) 전면에 게이트 산화막(140)을 형성하고, 상기 리세스 게이트 영역을 매립하는 폴리실리콘층(150), 게이트 금속층(160) 및 게이트 하드 마스크층(170)의 적층 구조를 형성한 후 상기 적층 구조를 식각하여 리세스 게이트를 형성한다.Referring to FIG. 4C, a gate oxide layer 140 is formed on an entire surface of the semiconductor substrate 100 including the recess gate region, and the polysilicon layer 150 and the gate metal layer 160 filling the recess gate region are buried. And forming a stacked structure of the gate hard mask layer 170 and then etching the stacked structure to form a recess gate.

이때, 상기 도 4b와 같이 상기 리세스 게이트 영역이 오정렬되었으므로 상기 리세스 게이트 식각시 저장 전극 영역 방향의 상기 리세스 게이트 영역에 폴리실리콘층(150)이 완전히 매립되지 않고 일부 노출되는 것이 바람직하다.In this case, since the recess gate region is misaligned as shown in FIG. 4B, the polysilicon layer 150 may be partially exposed to the recess gate region in the direction of the storage electrode region when the recess gate is etched.

도 4d를 참조하면, 반도체 기판(100) 및 상기 리세스 게이트 측벽에 제 1 스페이서(180)를 형성한 후 소스/드레인 영역(185)을 형성한다.Referring to FIG. 4D, after forming the first spacer 180 on the semiconductor substrate 100 and the recess gate sidewall, the source / drain region 185 is formed.

여기서, 제 1 스페이서(180)는 노출된 리세스 게이트 영역이 매립되도록 실리콘 산화막으로 형성하되, 상기 반도체 기판(100), 폴리실리콘층(150) 및 게이트 금속층(160) 표면에 형성한 것이다. Here, the first spacer 180 is formed of a silicon oxide film so that the exposed recess gate region is buried, and is formed on the surface of the semiconductor substrate 100, the polysilicon layer 150, and the gate metal layer 160.

도 4e를 참조하면, 상기 리세스 게이트 및 반도체 기판(100)의 측벽에 제 2 스페이서(190)를 형성하고 제 2 스페이서(190)에 의해 노출된 반도체 기판(100)을 소정 깊이 식각한 후 상기 노출된 영역을 매립하여 콘택 플러그(200)를 형성한다. Referring to FIG. 4E, a second spacer 190 is formed on sidewalls of the recess gate and the semiconductor substrate 100, and the semiconductor substrate 100 exposed by the second spacer 190 is etched to a predetermined depth. The exposed area is filled to form the contact plug 200.

여기서, 제 2 스페이서(190)는 질화막으로 형성하며, 콘택 플러그(200)는 n 형 폴리실리콘층으로 형성하는 것이 바람직하다. The second spacer 190 may be formed of a nitride film, and the contact plug 200 may be formed of an n-type polysilicon layer.

도 5는 본 발명의 다른 실시예에 따른 리세스 게이트 형성 방법을 도시한 단면도이다.  5 is a cross-sectional view illustrating a method of forming a recess gate according to another exemplary embodiment of the present invention.

도 5를 참조하면, 활성 영역(210)이 구비된 반도체 기판(200) 상부에 비트 라인 영역 방향의 리세스 게이트 영역은 아웃터 게이트 구조로 형성하며, 저장 전극 영역 방향의 리세스 게이트는 정 얼라인된 리세스 게이트 영역을 형성한다. Referring to FIG. 5, a recess gate region in a bit line region direction is formed as an outer gate structure on the semiconductor substrate 200 having the active region 210, and a recess gate in the storage electrode region direction is aligned. Recessed gate regions are formed.

다음에, 상기 리세스 게이트 영역을 포함하는 반도체 기판(200) 전면에 게이트 산화막(220)을 형성하고, 상기 리세스 게이트 영역을 매립하는 폴리실리콘층(230), 게이트 금속층(240) 및 하드마스크층(250)의 적층 구조를 형성한 후 상기 적층 구조를 식각한다. Next, a gate oxide film 220 is formed on the entire surface of the semiconductor substrate 200 including the recess gate region, and the polysilicon layer 230, the gate metal layer 240, and the hard mask filling the recess gate region are filled. After forming the stacked structure of the layer 250, the stacked structure is etched.

다음에, 폴리실리콘층(230) 및 게이트 금속층(240) 측벽에 산화막 스페이서(260)를 형성한 후 산화막 스페이서(260) 및 하드마스크층(250) 측벽에 질화막 스페이서(270)를 형성한다. Next, after forming the oxide spacer 260 on the sidewalls of the polysilicon layer 230 and the gate metal layer 240, the nitride spacer 270 is formed on the sidewalls of the oxide spacer 260 and the hard mask layer 250.

여기서, 상기 리세스 게이트 영역의 폭이 감소되며 비대칭적인 리세스 게이트를 형성되는 것이 바람직하다. Here, it is preferable that the width of the recess gate region is reduced and an asymmetric recess gate is formed.

본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 리세스 게이트 마스크를 저장 전극 영역 방향으로 오정렬시켜 비대칭 구조를 형성함으로써 저장 전극 영역의 게이트 측벽 산화막을 증가시켜 전기장의 감소에 의한 누설전류를 방지하여 리프레쉬 특성을 향상시키며, 비트 라인 영역의 게이트 측벽 산화막을 감소시켜 오정렬에 따른 Vt 및 Rc의 변화를 최소화하여 전기적 특성이 향상되는 효과가 있다. In the method of forming a recess gate of a semiconductor device according to the present invention, the recess gate mask is misaligned toward the storage electrode region to form an asymmetric structure, thereby increasing the gate sidewall oxide layer of the storage electrode region to prevent leakage current due to a decrease in electric field. The refresh characteristic is improved, and the gate sidewall oxide layer of the bit line region is reduced to minimize the change of Vt and Rc due to misalignment, thereby improving electrical characteristics.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (3)

소자분리막이 구비된 반도체기판 상부에 웰 및 문턱전압 조절 영역을 형성하는 단계;Forming a well and a threshold voltage control region on the semiconductor substrate including the device isolation layer; 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성하되, 상기 리세스 게이트 영역이 저장 전극 영역 방향으로 치우치도록 오정렬시켜 형성하는 단계;Etching the semiconductor substrate to a predetermined depth to form a recess gate region, wherein the recess gate region is misaligned so as to be biased toward the storage electrode region; 상기 리세스 게이트 영역을 매립하는 폴리실리콘층, 게이트 금속층 및 게이트 하드 마스크층의 적층 구조를 형성하는 단계;Forming a stacked structure of a polysilicon layer, a gate metal layer, and a gate hard mask layer filling the recess gate region; 상기 적층 구조를 식각하여 리세스 게이트 패턴을 형성하되, 상기 오정렬된 리세스 게이트 영역이 일부 노출되는 단계;Etching the stacked structure to form a recess gate pattern, wherein the misaligned recess gate region is partially exposed; 상기 노출된 리세스 게이트 영역, 리세스 게이트 측벽 및 반도체기판 표면에 산화막을 형성하고 소스/드레인 접합을 형성하는 단계; 및Forming an oxide film and forming a source / drain junction on the exposed recess gate region, the recess gate sidewall and the surface of the semiconductor substrate; And 상기 리세스 게이트 측벽에 스페이서를 형성한 후 노출된 반도체 기판을 매립하는 콘택 플러그를 형성하는 단계Forming a contact plug on the sidewall of the recess gate and then filling the exposed semiconductor substrate 를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. Recess gate forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 리세스 게이트 영역은 50 내지 2500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. And the recess gate region is formed to a depth of 50 to 2500 microns. 제 1 항에 있어서, The method of claim 1, 상기 리세스 게이트 오정렬 폭은 게이트 선폭의 0.1 내지 0.5배 인 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. And the recess gate misalignment width is 0.1 to 0.5 times the gate line width.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101078731B1 (en) 2009-06-09 2011-11-01 주식회사 하이닉스반도체 Method for fabricating semiconductor device

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929634B1 (en) * 2007-10-26 2009-12-03 주식회사 하이닉스반도체 Semiconductor device and manufacturing method
KR100900237B1 (en) * 2007-10-31 2009-05-29 주식회사 하이닉스반도체 Semiconductor device and method of manufacturing the same
US9235876B2 (en) 2009-03-02 2016-01-12 Flir Systems, Inc. Row and column noise reduction in thermal images
US9635285B2 (en) 2009-03-02 2017-04-25 Flir Systems, Inc. Infrared imaging enhancement with fusion
WO2012170946A2 (en) 2011-06-10 2012-12-13 Flir Systems, Inc. Low power and small form factor infrared imaging
US9208542B2 (en) 2009-03-02 2015-12-08 Flir Systems, Inc. Pixel-wise noise reduction in thermal images
US9986175B2 (en) 2009-03-02 2018-05-29 Flir Systems, Inc. Device attachment with infrared imaging sensor
US9473681B2 (en) 2011-06-10 2016-10-18 Flir Systems, Inc. Infrared camera system housing with metalized surface
US9451183B2 (en) 2009-03-02 2016-09-20 Flir Systems, Inc. Time spaced infrared image enhancement
US10757308B2 (en) 2009-03-02 2020-08-25 Flir Systems, Inc. Techniques for device attachment with dual band imaging sensor
US9998697B2 (en) 2009-03-02 2018-06-12 Flir Systems, Inc. Systems and methods for monitoring vehicle occupants
US9517679B2 (en) 2009-03-02 2016-12-13 Flir Systems, Inc. Systems and methods for monitoring vehicle occupants
US9674458B2 (en) 2009-06-03 2017-06-06 Flir Systems, Inc. Smart surveillance camera systems and methods
US9843742B2 (en) 2009-03-02 2017-12-12 Flir Systems, Inc. Thermal image frame capture using de-aligned sensor array
US10244190B2 (en) 2009-03-02 2019-03-26 Flir Systems, Inc. Compact multi-spectrum imaging with fusion
US9948872B2 (en) 2009-03-02 2018-04-17 Flir Systems, Inc. Monitor and control systems and methods for occupant safety and energy efficiency of structures
US9756264B2 (en) 2009-03-02 2017-09-05 Flir Systems, Inc. Anomalous pixel detection
USD765081S1 (en) 2012-05-25 2016-08-30 Flir Systems, Inc. Mobile communications device attachment with camera
US9756262B2 (en) 2009-06-03 2017-09-05 Flir Systems, Inc. Systems and methods for monitoring power systems
US9843743B2 (en) 2009-06-03 2017-12-12 Flir Systems, Inc. Infant monitoring systems and methods using thermal imaging
US9819880B2 (en) 2009-06-03 2017-11-14 Flir Systems, Inc. Systems and methods of suppressing sky regions in images
US10091439B2 (en) 2009-06-03 2018-10-02 Flir Systems, Inc. Imager with array of multiple infrared imaging modules
US9716843B2 (en) 2009-06-03 2017-07-25 Flir Systems, Inc. Measurement device for electrical installations and related methods
US9292909B2 (en) 2009-06-03 2016-03-22 Flir Systems, Inc. Selective image correction for infrared imaging devices
US9848134B2 (en) 2010-04-23 2017-12-19 Flir Systems, Inc. Infrared imager with integrated metal layers
US9706138B2 (en) 2010-04-23 2017-07-11 Flir Systems, Inc. Hybrid infrared sensor array having heterogeneous infrared sensors
US9207708B2 (en) 2010-04-23 2015-12-08 Flir Systems, Inc. Abnormal clock rate detection in imaging sensor arrays
US9918023B2 (en) 2010-04-23 2018-03-13 Flir Systems, Inc. Segmented focal plane array architecture
US9235023B2 (en) 2011-06-10 2016-01-12 Flir Systems, Inc. Variable lens sleeve spacer
US10389953B2 (en) 2011-06-10 2019-08-20 Flir Systems, Inc. Infrared imaging device having a shutter
US9058653B1 (en) 2011-06-10 2015-06-16 Flir Systems, Inc. Alignment of visible light sources based on thermal images
KR101778353B1 (en) 2011-06-10 2017-09-13 플리어 시스템즈, 인크. Non-uniformity correction techniques for infrared imaging devices
US9143703B2 (en) 2011-06-10 2015-09-22 Flir Systems, Inc. Infrared camera calibration techniques
US10051210B2 (en) 2011-06-10 2018-08-14 Flir Systems, Inc. Infrared detector array with selectable pixel binning systems and methods
US9900526B2 (en) 2011-06-10 2018-02-20 Flir Systems, Inc. Techniques to compensate for calibration drifts in infrared imaging devices
US10841508B2 (en) 2011-06-10 2020-11-17 Flir Systems, Inc. Electrical cabinet infrared monitor systems and methods
US9961277B2 (en) 2011-06-10 2018-05-01 Flir Systems, Inc. Infrared focal plane array heat spreaders
US9509924B2 (en) 2011-06-10 2016-11-29 Flir Systems, Inc. Wearable apparatus with integrated infrared imaging module
EP2719166B1 (en) 2011-06-10 2018-03-28 Flir Systems, Inc. Line based image processing and flexible memory system
US10079982B2 (en) 2011-06-10 2018-09-18 Flir Systems, Inc. Determination of an absolute radiometric value using blocked infrared sensors
US9706137B2 (en) 2011-06-10 2017-07-11 Flir Systems, Inc. Electrical cabinet infrared monitor
US10169666B2 (en) 2011-06-10 2019-01-01 Flir Systems, Inc. Image-assisted remote control vehicle systems and methods
KR101817160B1 (en) 2011-08-12 2018-01-10 삼성전자 주식회사 Semiconductor device
KR101853316B1 (en) 2012-03-29 2018-04-30 삼성전자주식회사 Transistor, semiconductor device and a semiconductor module including the same
EP2873058B1 (en) 2012-07-16 2016-12-21 Flir Systems, Inc. Methods and systems for suppressing noise in images
US9811884B2 (en) 2012-07-16 2017-11-07 Flir Systems, Inc. Methods and systems for suppressing atmospheric turbulence in images
KR102002955B1 (en) * 2013-03-05 2019-07-24 에스케이하이닉스 주식회사 Semiconductor device and method for manufacturing the same, and micro processor, processor, system, data storage system and memory system including the semiconductor device
US9973692B2 (en) 2013-10-03 2018-05-15 Flir Systems, Inc. Situational awareness by compressed display of panoramic views
US11297264B2 (en) 2014-01-05 2022-04-05 Teledyne Fur, Llc Device attachment with dual band imaging sensor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003877A (en) * 1998-06-29 2000-01-25 윤종용 Semiconductor device and its fabricating method
KR20050045715A (en) * 2003-11-12 2005-05-17 삼성전자주식회사 Method for manufacturing semiconductor device having recess channel mos transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003877A (en) * 1998-06-29 2000-01-25 윤종용 Semiconductor device and its fabricating method
KR20050045715A (en) * 2003-11-12 2005-05-17 삼성전자주식회사 Method for manufacturing semiconductor device having recess channel mos transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101078731B1 (en) 2009-06-09 2011-11-01 주식회사 하이닉스반도체 Method for fabricating semiconductor device

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