KR100929634B1 - Semiconductor device and manufacturing method - Google Patents

Semiconductor device and manufacturing method Download PDF

Info

Publication number
KR100929634B1
KR100929634B1 KR1020070108426A KR20070108426A KR100929634B1 KR 100929634 B1 KR100929634 B1 KR 100929634B1 KR 1020070108426 A KR1020070108426 A KR 1020070108426A KR 20070108426 A KR20070108426 A KR 20070108426A KR 100929634 B1 KR100929634 B1 KR 100929634B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
source
forming
gate
region
Prior art date
Application number
KR1020070108426A
Other languages
Korean (ko)
Other versions
KR20090042585A (en
Inventor
백승주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070108426A priority Critical patent/KR100929634B1/en
Publication of KR20090042585A publication Critical patent/KR20090042585A/en
Application granted granted Critical
Publication of KR100929634B1 publication Critical patent/KR100929634B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은,반도체 기판의 리세스 게이트 형성 영역 및 소오스/드레인 형성 영역의 오버랩되는 반도체 기판 부분에 절연막이 형성된 것을 포함한다. The present invention discloses a semiconductor device and a method of manufacturing the same. The disclosed invention includes an insulating film formed in a portion of a semiconductor substrate overlapping a recess gate formation region and a source / drain formation region of a semiconductor substrate.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method manufacturing the same}Semiconductor device and method manufacturing method

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 게이트와 소오스/드레인 영역의 오버랩 구간에서 발생하는 전계 현상을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and to a semiconductor device and a method of manufacturing the same, which can prevent an electric field phenomenon occurring in an overlap period between a gate and a source / drain region.

현재 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 트랜지스터의 채널 길이(channel length)도 감소하고 있는 실정이다.As the design rules of the semiconductor devices currently being developed are reduced, the channel lengths of the transistors are correspondingly reduced.

이러한 추세에서는, 2차원 구조인 평면 게이트를 갖는 트랜지스터로는 특정한 소자에서 요구하는 리프레쉬(refresh) 특성을 맞추기에는 한계가 있기 때문에, 현재에서는, 소자의 리프레쉬 특성을 향상시키기 위한 방안으로, 반도체기판의 활성영역 부분이 돌출된 형상의 돌기형 게이트(Fin Gate)를 갖는 트랜지스터에 대한 연구 및 개발이 진행중이다. In such a trend, since a transistor having a planar gate having a two-dimensional structure has a limit to meet the refresh characteristics required by a specific device, at present, a method for improving the refresh characteristics of the device is to provide a semiconductor substrate. Research and development of a transistor having a fin gate having a protruding shape of an active region portion is in progress.

또한, 반도체 소자의 디자인 룰이 감소함에 따라 트랜지스터의 문턱전압을 확보하기 위하여 게이트 전극물질을 N+ 폴리실리콘에서 P+ 폴리실리콘으로 변화시 키고 있다.In addition, as the design rule of the semiconductor device decreases, the gate electrode material is changed from N + polysilicon to P + polysilicon in order to secure the threshold voltage of the transistor.

이하에서는, 도 1a 및 도 1b를 참조하여 종래의 기술에 따른 P+ 폴리실리콘을 적용한 돌기형 게이트 구조를 갖는 트랜지스터의 제조방법을 간략하게 설명하도록 한다.Hereinafter, a method of manufacturing a transistor having a protruding gate structure to which P + polysilicon according to the related art is applied will be briefly described with reference to FIGS. 1A and 1B.

도 2a 및 도 2b는 도 1a 및 도 1b의 X-X'선 및 Y-Y'선에 따라 절단하여 도시한 단면도이다.2A and 2B are cross-sectional views taken along the lines X-X 'and Y-Y' of FIGS. 1A and 1B.

도 1a 및 도 2a를 참조하면, 반도체기판(100)에 공지된 공정에 따라 활성영역(110)을 한정하는 소자분리막(120)을 형성한 후, 상기 반도체기판의 활성영역(110)을 리세스(recess)하여 홈(170H)을 형성한다. 바람직하게, 메인 게이트가 형성되는 활성 영역(110) 부분을 리세스하여 홈(170H)을 형성한다.Referring to FIGS. 1A and 2A, after forming the isolation layer 120 defining the active region 110 in a semiconductor substrate 100 according to a known process, the active region 110 of the semiconductor substrate is recessed. recess to form the groove 170H. Preferably, the groove 170H is formed by recessing a portion of the active region 110 where the main gate is formed.

그런다음, 상기 홈(170H)에 인접한 소자분리막(120)을 일정 두께 식각하여 활성 영역(110)을 돌출시킨다.Then, the device isolation layer 120 adjacent to the groove 170H is etched by a predetermined thickness to protrude the active region 110.

도 1b 및 도 2b를 참조하면, 상기 돌출된 활성 영역을 포함한 반도체 기판(100) 상에 게이트 절연막(130), P+ 폴리실리콘막(140)과 텅스텐 계열의 막(150) 및 게이트 하드마스크막(160)을 차례로 증착한 후, 이들을 식각하여 상기 홈(170H) 상에 돌기형 게이트(170)를 형성함과 아울러 소자분리막(120) 상에 패싱 게이트(171)을 형성한다.1B and 2B, a gate insulating film 130, a P + polysilicon film 140, a tungsten-based film 150, and a gate hard mask film may be formed on a semiconductor substrate 100 including the protruding active region. After the deposition of the 160 in sequence, they are etched to form the protruding gate 170 on the groove 170H and the passing gate 171 on the device isolation layer 120.

그런다음, 상기 게이트가 형성된 반도체기판의 양측 내에 소오스/드레인영역(180,190)을 형성하여, 이로써 P+ 폴리실리콘 돌기형 게이트를 갖는 트랜지스터를 제조한다.Then, source / drain regions 180 and 190 are formed on both sides of the semiconductor substrate on which the gate is formed, thereby manufacturing a transistor having a P + polysilicon protrusion gate.

그러나, 전술한 바와 같은, 종래의 P+ 폴리실리콘을 적용한 돌기형 게이트는 P+ 폴리실리콘막(140)과 소오스/드레인영역(180,190), 바람직하게는, 홈(170H)에 형성된 P+ 폴리실리콘막(140)과 소오스영역(180) 간의 오버랩되는 부분(101)에서 일함수 차이로 인한 전계(Electric-Field)가 강하게 발생하고 있다.However, as described above, the protruding gate to which the conventional P + polysilicon is applied may include the P + polysilicon layer 140 and the P + polysilicon layer 140 formed in the source / drain regions 180 and 190, and preferably in the groove 170H. ) And an electric field due to the difference in the work function is strongly generated in the overlapped portion 101 between the source region 180 and the source region 180.

이러한 현상은, 게이트에 유기된 누설 전류(Gate Induced Drain Leakage; 이하, "GIDL"이라 칭함) 현상을 크게 발생시키고, 그래서, 소자의 리프레쉬(refresh) 특성을 저하시키고 있다. This phenomenon greatly causes a phenomenon of gate induced drain leakage (hereinafter, referred to as "GIDL") in the gate, and thus lowers the refresh characteristics of the device.

본 발명은 홈에 형성된 폴리실리콘막과 소오스/드레인 영역 간의 오버랩되는 부분에 절연막을 형성하여 전계가 발생하는 현상을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of preventing an electric field from occurring by forming an insulating film in an overlapping portion between a polysilicon film formed in a groove and a source / drain region, and a method of manufacturing the same.

본 발명은, 반도체 기판의 리세스 게이트 형성 영역 및 소오스/드레인 형성 영역의 오버랩되는 반도체 기판 부분에 절연막이 형성된 반도체 소자를 제공한다.The present invention provides a semiconductor device in which an insulating film is formed in a portion of a semiconductor substrate overlapping a recess gate formation region and a source / drain formation region of a semiconductor substrate.

여기서, 상기 절연막은 상기 리세스 게이트 형성 영역과 소오스 형성 영역 부분이 오버랩되는 부분에 형성된 것을 포함한다.The insulating layer may include a portion formed at a portion where the recess gate forming region and the source forming region overlap.

상기 절연막은 소오스/드레인 형성 영역과 소자분리 영역 부분이 오버랩되는 부분에 절연막이 더 형성된 것을 포함한다.The insulating layer may further include an insulating layer formed at a portion where the source / drain formation region and the device isolation region overlap.

상기 절연막은 소오스 형성 영역과 소자분리 영역 부분이 오버랩되는 부분에 형성된 것을 포함한다.The insulating layer may be formed at a portion where the source formation region and the device isolation region overlap.

상기 절연막은 산화막인 것을 포함한다.The insulating film includes an oxide film.

상기 절연막은 100∼1500Å 높이로 형성된 것을 포함한다.The insulating film includes one formed to a height of 100 to 1500 Å.

상기 절연막은 10∼200Å 두께로 형성된 것을 포함한다.The insulating film includes one formed to a thickness of 10 to 200 Å.

상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성된 것을 포함한다.The source / drain regions include those formed to a depth of 100-1500 Å.

또한, 본 발명은 반도체 기판 내에 소자분리막을 형성하는 단계; 상기 소자분리막 형성된 반도체 기판의 리세스 게이트 형성 영역과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 단계; 상기 식각된 반도체기판 부분에 절연막을 형성하는 단계; 상기 반도체기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 반도체기판 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.In addition, the present invention comprises the steps of forming an isolation layer in the semiconductor substrate; Etching a portion of the semiconductor substrate overlapping the recess gate formation region and the source formation region of the semiconductor substrate on which the device isolation layer is formed; Forming an insulating film on the etched semiconductor substrate; Etching the recess gate forming region of the semiconductor substrate to form a groove; Forming a gate on the semiconductor substrate including the groove; And forming a source / drain region in the semiconductor substrate at both sides of the gate.

여기서, 상기 리세스 게이트 형성 영역과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 단계는, 상기 소자분리막 부분과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 것을 포함한다.The etching of the portion of the semiconductor substrate overlapping the recess gate forming region and the source forming region may include etching the portion of the semiconductor substrate overlapping the portion of the device isolation layer and the source forming region.

상기 절연막은 산화막으로 형성하는 것을 포함한다.The insulating film includes forming an oxide film.

상기 절연막은 100∼1500Å 높이로 형성하는 것을 포함한다.The insulating film may be formed to a height of 100 to 1500 Å.

상기 절연막은 10∼200Å 두께로 형성하는 것을 포함한다.The insulating film includes a thickness of 10 to 200 ∼.

상기 홈을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전, 상기 홈 양측에 인접한 소자분리막 부분을 식각하여 활성영역 부분을 돌출시키는 단계를 포함 한다.After the forming of the groove, before forming the gate, etching the portion of the device isolation layer adjacent to both sides of the groove to protrude the active region.

상기 게이트를 형성하는 단계 후, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측 벽에 스페이서를 형성하는 단계를 포함한다.After forming the gate, and before forming the source / drain regions, forming spacers on both side walls of the gate.

상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성하는 것을 포함한다.The source / drain region may be formed to a depth of 100-1500 Å.

게다가, 본 발명은 반도체기판 내에 소자분리막을 형성하는 단계; 상기 반도체기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 반도체기판 내에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역이 형성된 반도체기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각함과 아울러 상기 소오스/드레인 영역 부분을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 식각된 소오스/드레인 영역 부분의 콘택홀 양측 벽에 절연막을 형성하는 단계; 및 상기 절연막이 형성된 콘택홀 내에 랜딩플러그콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, the present invention comprises the steps of forming an isolation layer in the semiconductor substrate; Etching the recess gate forming region of the semiconductor substrate to form a groove; Forming a gate on the semiconductor substrate including the groove; Forming a source / drain region in the semiconductor substrate at both sides of the gate; Forming an interlayer insulating film on the semiconductor substrate on which the source / drain regions are formed; Etching the interlayer insulating layer and etching the portion of the source / drain region to form a contact hole exposing the source / drain region; Forming an insulating film on walls of both sides of the contact hole of the etched source / drain region; And forming a landing plug contact in the contact hole in which the insulating layer is formed.

여기서, 상기 홈을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전, 상기 홈 양측에 인접한 소자분리막 부분을 식각하여 반도체 기판의 활성영역 부분을 돌출시키는 단계를 포함한다.Here, after forming the groove, and before forming the gate, etching the portion of the device isolation layer adjacent to both sides of the groove to protrude the active region of the semiconductor substrate.

상기 게이트를 형성하는 단계 후, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측 벽에 스페이서를 형성하는 단계를 포함한다.After forming the gate, and before forming the source / drain regions, forming spacers on both side walls of the gate.

상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성하는 것을 포함한다.The source / drain region may be formed to a depth of 100-1500 Å.

상기 콘택홀 형성시 상기 반도체기판의 소오스/드레인 영역이 100∼1500Å 깊이로 식각되는 것을 포함한다.The source / drain regions of the semiconductor substrate may be etched to a depth of 100 to 1500 Å when the contact holes are formed.

상기 절연막은 10∼200Å 두께로 형성하는 것을 포함한다.The insulating film includes a thickness of 10 to 200 ∼.

본 발명은 게이트의 물질인 폴리실리콘막과 소오스/드레인 영역 간의 오버랩되는 부분에 절연막을 형성함으로써, 상기 폴리실리콘막과 소오스/드레인 영역 간의 오버랩되는 부분에서 일함수 차이로 인하여 발생하는 전계 현상을 방지할 수 있다.The present invention forms an insulating film in an overlapping portion between the polysilicon film, which is a gate material, and the source / drain regions, thereby preventing an electric field phenomenon caused by a work function difference in the overlapping portion between the polysilicon film and the source / drain regions. can do.

따라서, 본 발명은 GIDL 특성을 개선시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.Therefore, the present invention can improve the GIDL characteristics, and thus can improve the refresh characteristics of the device.

본 발명은 반도체 기판의 리세스 게이트 영역과 소오스/드레인 영역의 오버랩되는 반도체기판 부분에 절연막을 형성된다.According to the present invention, an insulating film is formed in a portion of a semiconductor substrate overlapping a recess gate region and a source / drain region of a semiconductor substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.3 is a plan view and a cross-sectional view for explaining a semiconductor device according to the present invention.

도시된 바와 같이, 상기 반도체 소자는 양측 벽에 스페이서(391)를 구비하는 게이트(370)가 형성된 홈(370H) 부분과 소오스/드레인 영역(380,390) 부분, 바람직하게는, 상기 게이트의 물질인 폴리실리막(340)이 형성된 홈 부분(370H)과 소오스 영역(380) 부분의 오버랩되는 부분에 절연막(302)이 형성된다. As shown, the semiconductor device includes a groove 370H portion and a source / drain region 380 and 390 portion formed with a gate 370 having spacers 391 on both walls thereof, and preferably a poly material of the gate. An insulating film 302 is formed in the overlapping portion of the groove portion 370H where the silicide film 340 is formed and the portion of the source region 380.

이처럼, 본 발명은 상기 홈(370H)에 형성된 게이트 물질인 폴리실리콘막과 소오스 영역(380)의 오버랩되는 부분에 절연막(302)이 형성됨으로써, 상기 폴리실리콘막(340) 부분과 소오스 영역(380)의 오버랩되는 부분에 전계를 완화시킬 수 있다.As described above, according to the present invention, the insulating film 302 is formed in the overlapping portion of the polysilicon film, which is the gate material formed in the groove 370H, and the source region 380, whereby the polysilicon film 340 and the source region 380 are formed. You can relax the electric field in the overlapping part of).

미설명된 도면 부호 300은 반도체기판을, 320은 소자분리막을, 350은 텅스텐 계열의 막, 360은 하드마스크막을, 371은 패싱 게이트를 각각 나타낸다.Reference numeral 300 denotes a semiconductor substrate, 320 a device isolation film, 350 a tungsten-based film, 360 a hard mask film, and 371 a passing gate.

따라서, 본 발명은 전계가 발생함에 따라 나타나는 GIDL 현상을 방지할 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.Therefore, the present invention can prevent the GIDL phenomenon appearing as the electric field is generated, and thus, the refresh characteristics of the device can be improved.

자세하게, 도 4a 내지 도 4d 및 도 5a 내지 도 5d는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도로서, 이를 참조하여 설명하면 다음과 같다.In detail, FIGS. 4A to 4D and FIGS. 5A to 5D are plan and cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to the first embodiment of the present invention.

도 5a 내지 도 5d는 도 4a 내지 도 4d의 X-X'선에 따라 절단하여 도시한 단면도이다.5A to 5D are cross-sectional views taken along the line X-X 'of FIGS. 4A to 4D.

도 4a 및 도 5a를 참조하면, 게이트가 형성되는 리세스 게이트 형성 영역(303) 및 소오스/드레인 형성 영역(304,305)을 포함하는 활성영역(310) 및 소자분리영역을 갖는 반도체기판(500)의 소자분리영역 내에 소자분리막(320)을 형성한다.4A and 5A, a semiconductor substrate 500 having an active region 310 including a recess gate formation region 303 and a source / drain formation region 304 and 305 in which a gate is formed and an isolation region may be formed. An isolation layer 320 is formed in the isolation region.

그런다음, 상기 반도체기판의 활성영역(10) 부분이 돌출되도록 상기 리세스 게이트 형성 영역(503) 양측에 인접한 소자분리막(320) 부분을 식각한다.Then, the portion of the isolation layer 320 adjacent to both sides of the recess gate forming region 503 is etched so that the portion of the active region 10 of the semiconductor substrate protrudes.

다음으로, 상기 리세스 게이트 형성 영역(303)과 소오스 형성 영역(304)과의 오버랩되는 반도체기판(300) 부분을 노출시키는 감광막패턴(311)을 형성한다. 상기 감광막패턴(311)은 상기 리세스 게이트 형성 영역(303)과 소오스 형성 영역(304)과의 오버랩되는 반도체기판 부분을 노출시키는 바(bar) 형태로 형성한다.Next, a photosensitive film pattern 311 exposing a portion of the semiconductor substrate 300 overlapping the recess gate forming region 303 and the source forming region 304 is formed. The photoresist pattern 311 is formed in a bar shape to expose a portion of the semiconductor substrate overlapping the recess gate formation region 303 and the source formation region 304.

도 4b를 및 도 5b를 참조하면, 상기 감광막패턴(311)에 의해 노출된 반도체기판 부분을 식각한다. 상기 반도체기판(300)은 10∼200Å의 폭과 100∼1500Å의 깊이만큼 식각된다.4B and 5B, a portion of the semiconductor substrate exposed by the photosensitive film pattern 311 is etched. The semiconductor substrate 300 is etched by a width of 10 to 200 Å and a depth of 100 to 1500 Å.

상기 식각된 반도체기판을 포함한 반도체기판 상에 산화막 계열의 절연막(302)을 증착한 후, 상기 반도체기판 표면까지 에치백(etch-back)하여, 이를 통해, 리세스 게이트 형성 영역(303)과 소오스 영역(304)의 오버랩되는 부분에 절연막(302)을 형성한다. After depositing an oxide-based insulating film 302 on the semiconductor substrate including the etched semiconductor substrate, it is etched back to the surface of the semiconductor substrate, whereby the recess gate forming region 303 and the source are formed. An insulating film 302 is formed in the overlapping portion of the region 304.

상기 식각된 반도체기판 부분이 10∼200Å의 폭과 100∼1500Å의 깊이를 갖으므로, 상기 절연막(501)은 10∼200Å의 두께와 100∼1500Å의 높이로 형성된다.Since the etched semiconductor substrate portion has a width of 10 to 200 Å and a depth of 100 to 1500 Å, the insulating film 501 is formed to a thickness of 10 to 200 Å and a height of 100 to 1500 Å.

도 4c를 및 5c를 참조하면, 상기 반도체기판의 리세스 게이트 형성 영역(303)을 식각하여 홈(370H)을 형성한 후, 상기 홈(370H) 양측에 인접한 소자분리막(320) 부분을 식각하여 활성영역(310) 부분을 돌출시킨다.4C and 5C, the recess gate formation region 303 of the semiconductor substrate is etched to form the groove 370H, and then the portion of the device isolation layer 320 adjacent to both sides of the groove 370H is etched. The portion of the active region 310 is protruded.

그런다음, 상기 홈(370H)을 포함한 반도체기판(300) 상에 게이트 절연막(330)과 폴리실리콘막(340) 및 텅스텐 계열의 막(350), 게이트 하드마스크막(360)을 차례로 형성한다. 상기 게이트 절연막(330)은 산화막 계열의 막으로 형성하고, 상기 폴리실리콘막(340)은 P+ 폴리실리콘막으로 형성하며, 상기 게이트 하드마스크막(360)은 질화막 계열의 막으로 형성한다.Next, the gate insulating film 330, the polysilicon film 340, the tungsten-based film 350, and the gate hard mask film 360 are sequentially formed on the semiconductor substrate 300 including the groove 370H. The gate insulating film 330 is formed of an oxide film, the polysilicon film 340 is formed of a P + polysilicon film, and the gate hard mask film 360 is formed of a nitride film based film.

그런다음, 상기 게이트 하드마스크막(360)과 텅스텐 계열의 막(50) 및 폴리 실리콘막(340), 게이트 절연막(330)을 식각하여 상기 홈(370H)을 포함한 반도체기판 상에 게이트(372)를 형성한다.Next, the gate hard mask layer 360, the tungsten-based layer 50, the polysilicon layer 340, and the gate insulating layer 330 are etched to form a gate 372 on the semiconductor substrate including the groove 370H. To form.

바람직하게, 상기 홈(370H) 상에는 메인 게이트(370)가 형성되고, 상기 소자분리막(320) 상에는 패싱 게이트(371)가 형성된다.Preferably, a main gate 370 is formed on the groove 370H, and a passing gate 371 is formed on the device isolation layer 320.

도 4d를 및 5d를 참조하면, 상기 게이트(372) 양측 벽에 스페이서(391)를 형성한 후, 상기 스페이서(391)가 형성된 게이트(372) 양측의 반도체기판 내에 소오스/드레인 영역(380,390)을 형성한다. 상기 소오스/드레인 영역(380,390)은 100∼1500Å 깊이로 형성한다.4D and 5D, after the spacers 391 are formed on both walls of the gate 372, source / drain regions 380 and 390 are formed in the semiconductor substrates on both sides of the gate 372 on which the spacers 391 are formed. Form. The source / drain regions 380 and 390 are formed to a depth of 100-1500 Å.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제1실시예에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to manufacture a semiconductor device according to the first embodiment of the present invention.

한편, 상기 감광막패턴(311)은 상기 홈(370H) 부분과 소오스 영역(380)의 오버랩되는 부분만을 노출시키는 형태로 형성하는 것에 한정되지 않으며, 도 6의 (a)에 도시된 바와 같이, 상기 감광막패턴(311)은 상기 홈(370H) 부분과 소오스 영역(380)의 오버랩되는 부분을 포함한 지그재그 타입으로 형성되거나, 또는, 도 6의 (b)에 도시된 바와 같이, 상기 감광막패턴(311)은 상기 홈(370H) 부분과 소오스 영역(380)의 오버랩되는 부분 및 상기 소자분리막(320)과 소오스 영역(380)의 오버랩되는 부분을 포함한 라인 타입으로 형성된다.On the other hand, the photoresist pattern 311 is not limited to being formed to expose only the overlapping portion of the groove 370H portion and the source region 380, as shown in (a) of FIG. The photoresist pattern 311 is formed in a zigzag type including an overlapping portion of the groove 370H and the source region 380, or as shown in FIG. 6B, the photoresist pattern 311. Is formed in a line type including an overlapping portion of the groove 370H and the source region 380 and an overlapping portion of the device isolation layer 320 and the source region 380.

상기 감광막패턴을 지그재그 타입으로 형성한 경우에는, 상기 홈 부분과 소오스 영역의 오버랩되는 반도체기판 부분에 식각이 이루어지게 지면서, 도 4b에서 도시된 바와 같이, 홈 부분(370H)과 소오스 영역(380)의 오버랩된 부분에 절연 막(302)이 형성된다.When the photoresist pattern is formed in a zigzag type, etching is performed on the semiconductor substrate portion overlapping the groove portion and the source region. As shown in FIG. 4B, the groove portion 370H and the source region 380 are etched. An insulating film 302 is formed in the overlapped portion of.

그리고, 상기 감광막패턴(311)을 라인 타입으로 형성한 경우에는, 도 7에 도시된 바와 같이, 홈 부분(370H)과 소오스 영역(380)의 오버랩되는 부분 및 상기 소자분리막(320)과 소오스 영역(380)의 오버랩되는 반도체기판 부분에 식각이 이루어지게 되면서, 상기 홈 부분(370H)과 소오스 영역(380) 및 상기 소자분리막(320) 부분과 소오스 영역(380)의 오버랩된 부분에 절연막(302)이 형성된다.When the photoresist pattern 311 is formed in a line type, as shown in FIG. 7, an overlapping portion of the groove portion 370H and the source region 380 and the device isolation layer 320 and the source region are illustrated. An etching is performed on the overlapping semiconductor substrate of 380, and the insulating layer 302 is formed on the overlapping portion of the groove 370H and the source region 380 and the device isolation layer 320 and the source region 380. ) Is formed.

상기에 전술한 바와 같이, 본 발명은 상기 홈 부분(370H) 및 소오스/드레인 영역, 바람직하게는, 상기 홈에 형성된 P+ 폴리실리콘막(340) 부분과 소오스영역(380)의 오버랩되는 부분에 상기 절연막(302)을 형성함으로써, 상기 P+ 폴리실리콘막(340)과 소오스영역(380) 간의 오버랩되는 부분에서 일함수 차이로 인해 발생하는 전계 현상을 방지할 수 있게 된다.As described above, in the present invention, the groove portion 370H and the source / drain region, preferably, the portion of the P + polysilicon film 340 formed in the groove and the portion overlapping with the source region 380 may be formed. By forming the insulating film 302, it is possible to prevent the electric field phenomenon caused by the work function difference in the overlapping portion between the P + polysilicon film 340 and the source region 380.

따라서, 본 발명은 GIDL 현상을 개선시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다. Therefore, the present invention can improve the GIDL phenomenon, and thus can improve the refresh characteristics of the device.

한편, 도 8a 및 도 8c, 도 9a 및 도 9b는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도로서, 이를 참조하여 설명하면 다음과 같다.8A, 8C, 9A, and 9B are plan and cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to the second embodiment of the present invention.

도 9a 및 도 9b는 도 8a 및 도 8b의 X-X'선을 따라 절단하여 도시한 단면도이다.9A and 9B are cross-sectional views taken along the line X-X 'of FIGS. 8A and 8B.

도 8a 및 도 9a를 참조하면, 리세스 게이트 형성 영역 및 소오스/드레인 형성 영역을 포함하는 활성영역(810) 및 소자분리영역을 갖는 반도체기판(800)의 소 자분리영역 내에 소자분리막(820)을 형성한다.Referring to FIGS. 8A and 9A, an isolation layer 820 may be formed in an element isolation region of a semiconductor substrate 800 having an active region 810 including a recess gate formation region and a source / drain formation region and an isolation region. To form.

그런다음, 상기 반도체기판(800)의 리세스 게이트 형성 영역을 식각하여 홈(870H)을 형성한 후, 상기 홈(870H) 양측에 인접한 소자분리막(820) 부분을 식각하여 활성영역(810) 부분을 돌출시킨다.Then, the recess gate forming region of the semiconductor substrate 800 is etched to form the groove 870H, and then the portion of the isolation layer 820 adjacent to both sides of the groove 870H is etched to form the active region 810. Extrude

다음으로, 상기 홈(870H)을 포함한 반도체기판(800) 상에 게이트 절연막(830)과 폴리실리콘막(840) 및 텅스텐 계열의 막(850), 게이트 하드마스크막(860)을 차례로 형성한다. 상기 게이트 절연막(830)은 산화막 계열의 막으로 형성하고, 상기 폴리실리콘막(840)은 P+ 폴리실리콘막으로 형성하며, 상기 게이트 하드마스크막(860)은 질화막 계열의 막으로 형성한다.Next, a gate insulating film 830, a polysilicon film 840, a tungsten-based film 850, and a gate hard mask film 860 are sequentially formed on the semiconductor substrate 800 including the groove 870H. The gate insulating film 830 is formed of an oxide film, the polysilicon film 840 is formed of a P + polysilicon film, and the gate hard mask film 860 is formed of a nitride film based film.

이어서, 상기 게이트 하드마스크막(860)과 텅스텐 계열의 막(850) 및 폴리실리콘막(840), 게이트 절연막(830)을 식각하여 상기 홈(870H)을 포함한 반도체기판 상에 게이트(872)를 형성한다. 바람직하게, 상기 홈(870H) 상에는 메인 게이트(870)가 형성되고, 상기 소자분리막(820) 상에는 패싱 게이트(871)가 형성된다.Subsequently, the gate hard mask layer 860, the tungsten-based layer 850, the polysilicon layer 840, and the gate insulating layer 830 are etched to form a gate 872 on the semiconductor substrate including the grooves 870H. Form. Preferably, a main gate 870 is formed on the groove 870H, and a passing gate 871 is formed on the device isolation layer 820.

계속해서, 상기 게이트(872) 양측 벽에 스페이서(891)를 형성한 후, 상기 스페이서(891)가 형성된 게이트(872) 양측의 반도체 기판 내에 소오스/드레인 영역(880,890)을 형성한다. 상기 소오스/드레인 영역(880,890)은 100∼1500Å 깊이로 형성한다.Subsequently, spacers 891 are formed on both walls of the gate 872, and source / drain regions 880 and 890 are formed in the semiconductor substrates on both sides of the gate 872 on which the spacers 891 are formed. The source / drain regions 880 and 890 are formed to a depth of 100-1500 Å.

도 8b를 참조하면, 상기 소오스/드레인 영역(880,890)이 형성된 반도체기판 상에 게이트를 덮도록 층간절연막(891)을 형성한 후, 상기 층간절연막(891)을 식각함과 아울러 상기 반도체기판의 상기 소오스/드레인 영역(880,890) 부분을 식각하 여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 상기 소오스/드레인 영역(880,890) 부분의 식각은 100∼1500Å 깊이가 식각되어지도록 수행한다.Referring to FIG. 8B, after the interlayer insulating film 891 is formed on the semiconductor substrate on which the source / drain regions 880 and 890 are formed, the interlayer insulating film 891 is etched and the interlayer insulating film 891 is etched. Portions of the source / drain regions 880 and 890 are etched to form contact holes exposing the source / drain regions. Etching of the source / drain regions 880 and 890 is performed to etch 100 to 1500 Å deep.

그런다음, 상기 콘택홀이 형성된 반도체기판에 산화공정을 수행하여 상기 콘택홀의 표면 상에 10∼200Å 두께를 갖는 산화막(802)을 형성한 후, 상기 콘택홀에서 식각된 소오스/드레인 영역(880,890) 부분의 양측 부분에만 산화막(802)이 존재하도록 상기 산화막을 버티컬 식각(vertical etch)한다.Then, an oxidation process is performed on the semiconductor substrate on which the contact hole is formed to form an oxide film 802 having a thickness of 10 to 200 Å on the surface of the contact hole, and then source / drain regions 880 and 890 etched in the contact hole. The oxide layer is vertically etched such that the oxide layer 802 is present only at both sides of the portion.

상기 식각된 소오스/드레인 영역 부분의 양측 부분의 존재하는 산화막(802)은 10∼200Å 두께와 100∼1500Å 깊이를 갖게 된다.The oxide film 802 present on both sides of the etched source / drain region portion has a thickness of 10 to 200 Å and a depth of 100 to 1500 Å.

즉, 상기 소자분리막(820) 부분과 소오스 영역(880)의 오버랩되는 부분과 상기 홈(870H) 영역과 소오스/드레인 영역(880,890) 부분에 10∼200Å 두께와 100∼1500Å 깊이를 갖는 산화막(802)이 형성된다.That is, an oxide film 802 having a thickness of 10 to 200 microseconds and a depth of 100 to 1500 microseconds in an overlapping portion of the device isolation layer 820 and the source region 880 and the groove 870H and the source / drain regions 880 and 890. ) Is formed.

다음으로, 상기 산화막(802)이 형성된 콘택홀을 포함한 반도체기판 상에 도전물질을 증착한 후, 상기 도전물질을 평탄화시켜 상기 절연막(802)이 형성된 콘택홀 내에 랜딩플러그콘택(892)을 형성한다.Next, after depositing a conductive material on the semiconductor substrate including the contact hole in which the oxide film 802 is formed, the conductive material is planarized to form a landing plug contact 892 in the contact hole in which the insulating film 802 is formed. .

이후, 도시하지는 않았으나 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제2실시예에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to manufacture the semiconductor device according to the second embodiment of the present invention.

전술한 바와 같이, 본 발명은 홈 부분(870H)과 소오스/드레인 영역(880,890)의 오버랩되는 부분, 바람직하게는, 상기 홈(870H)에 형성된 P+ 폴리실리콘막(840)과 소오스/드레인 영역(880,890)의 오버랩되는 부분 및 상기 소자분리막(820) 부분과 소오스 영역(880)의 오버랩되는 부분에 산화막(802)을 형성함으로써, 상기 P+ 폴리실리콘막(840)과 소오스영역(880) 간의 오버랩되는 부분에서 일함수 차이로 인해 발생하는 전계 현상을 방지할 수 있게 된다.As described above, the present invention is an overlapping portion of the groove portion 870H and the source / drain regions 880 and 890, preferably, the P + polysilicon layer 840 and the source / drain region (not shown) formed in the groove 870H. An oxide film 802 is formed in an overlapping portion of the 880 and 890 and an overlapping portion of the device isolation layer 820 and the source region 880, thereby overlapping the P + polysilicon layer 840 and the source region 880. It is possible to prevent the electric field phenomenon caused by the work function difference in the part.

따라서, 본 발명은 GIDL 현상을 개선시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다. Therefore, the present invention can improve the GIDL phenomenon, and thus can improve the refresh characteristics of the device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 및 도 1b는 종래 기술에 따른 P+ 폴리 돌기형 게이트를 적용한 트랜지스터의 제조방법을 설명하기 위한 공정별 평면도.1A and 1B are plan views for each process for explaining a method of manufacturing a transistor to which a P + poly-protrusion gate according to the prior art is applied.

도 2a 및 도 2b는 종래 기술에 따른 P+ 폴리 돌기형 게이트를 적용한 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.2A and 2B are cross-sectional views of processes for explaining a method of manufacturing a transistor to which a P + poly-protrusion gate according to the prior art is applied.

도 3은 본 발명에 따른 반도체 소자를 도시한 단면도.3 is a cross-sectional view showing a semiconductor device according to the present invention.

도 4a 내지 4d는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.4A to 4D are plan views for each process for describing a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 5a 내지 5d는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.5A through 5D are cross-sectional views illustrating processes of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 6은 본 발명에 따른 감광막 패턴 형성방법을 나타낸 평면도.Figure 6 is a plan view showing a method for forming a photosensitive film pattern according to the present invention.

도 7은 본 발명에 따른 감광막 패턴에 의해 형성된 절연막을 나타낸 평면도.7 is a plan view showing an insulating film formed by the photosensitive film pattern according to the present invention.

도 8a 및 도 8b는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.8A and 8B are plan views for each process for explaining a method of manufacturing a semiconductor device, according to the second embodiment of the present invention.

도 9a 및 도 9b는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.9A and 9B are cross-sectional views illustrating processes of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

300,800: 반도체기판 302,802: 절연막300, 800: semiconductor substrate 302, 802: insulating film

311,811: 감광막패턴 303: 홈 형성 영역311 and 811: photoresist pattern 303: groove forming region

304: 소오스 형성 영역 305: 드레인 형성 영역304: source forming region 305: drain forming region

310,810: 활성영역 320,820: 소자분리막310, 810: active area 320, 820: device isolation layer

330,830: 게이트 절연막 340,840: 폴리실리콘막330,830 gate insulating film 340,840 polysilicon film

350,850: 텅스텐 계열의 막 360,860: 게이트 하드마스크막350,850: tungsten-based film 360,860: gate hard mask film

370,870: 메인 게이트 371,871: 패싱 게이트370,870 main gate 371,871 passing gate

372,582: 게이트 380,880: 소오스 영역372,582 gate 380,880 source region

390,890: 드레인 영역 391,891: 스페이서390,890: drain region 391,891: spacer

391,891: 층간절연막 392,892: 랜딩플러그콘택 391,891: Interlayer insulating film 392,892: Landing plug contact

Claims (22)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판 내에 소자분리막을 형성하는 단계;Forming an isolation layer in the semiconductor substrate; 상기 소자분리막 형성된 반도체 기판의 리세스 게이트 형성 영역과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 단계;Etching a portion of the semiconductor substrate overlapping the recess gate formation region and the source formation region of the semiconductor substrate on which the device isolation layer is formed; 상기 식각된 반도체기판 부분에 절연막을 형성하는 단계;Forming an insulating film on the etched semiconductor substrate; 상기 반도체기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계;Etching the recess gate forming region of the semiconductor substrate to form a groove; 상기 홈을 포함한 반도체기판 상에 게이트를 형성하는 단계; 및Forming a gate on the semiconductor substrate including the groove; And 상기 게이트 양측의 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계;Forming a source / drain region in the semiconductor substrate on both sides of the gate; 를 포함하며, Including; 상기 리세스 게이트 형성 영역과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 단계는, 상기 소자분리막 부분과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Etching the semiconductor substrate portion overlapping the recess gate formation region and the source formation region comprises etching the semiconductor substrate portion overlapping the device isolation layer portion and the source formation region. Manufacturing method. 삭제delete 제 9 항에 있어서,The method of claim 9, 상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the insulating film is formed of an oxide film. 제 9 항에 있어서,The method of claim 9, 상기 절연막은 100∼1500Å 높이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The insulating film is a semiconductor device manufacturing method, characterized in that formed in the height of 100 ~ 1500Å. 제 9 항에 있어서,The method of claim 9, 상기 절연막은 10∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The insulating film is a manufacturing method of a semiconductor device, characterized in that formed in a thickness of 10 ~ 200Å. 제 9 항에 있어서, The method of claim 9, 상기 홈을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전, 상기 홈 양 측에 인접한 소자분리막 부분을 식각하여 반도체 기판의 활성영역 부분을 돌출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.After forming the groove, and before forming the gate, etching the portion of the device isolation layer adjacent to both sides of the groove to protrude an active region of the semiconductor substrate. . 제 9 항에 있어서,The method of claim 9, 상기 게이트를 형성하는 단계 후, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측 벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming a spacer on both side walls of the gate after forming the gate and before forming the source / drain regions. 제 9 항에 있어서,The method of claim 9, 상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the source / drain regions are formed to a depth of 100 to 1500 kHz. 반도체기판 내에 소자분리막을 형성하는 단계;Forming an isolation layer in the semiconductor substrate; 상기 소자분리막 형성된 반도체기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계;Etching a recess gate formation region of the semiconductor substrate on which the device isolation layer is formed to form a groove; 상기 홈 양측에 인접한 소자분리막 부분을 식각하여 반도체 기판의 활성영역 부분을 돌출시키는 단계; Etching portions of the device isolation layer adjacent to both sides of the groove to protrude an active region of the semiconductor substrate; 상기 홈을 포함한 반도체 기판 상에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate including the groove; 상기 게이트 양측의 반도체기판 내에 소오스/드레인 영역을 형성하는 단계;Forming a source / drain region in the semiconductor substrate at both sides of the gate; 상기 소오스/드레인 영역이 형성된 반도체기판 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate on which the source / drain regions are formed; 상기 층간절연막을 식각함과 아울러 상기 소오스/드레인 영역 부분을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계;Etching the interlayer insulating layer and etching the portion of the source / drain region to form a contact hole exposing the source / drain region; 상기 식각된 소오스/드레인 영역 부분의 콘택홀 양측 벽에 절연막을 형성하는 단계; 및Forming an insulating film on walls of both sides of the contact hole of the etched source / drain region; And 상기 절연막이 형성된 콘택홀 내에 랜딩플러그콘택을 형성하는 단계;Forming a landing plug contact in a contact hole in which the insulating layer is formed; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 삭제delete 제 17 항에 있어서,The method of claim 17, 상기 게이트를 형성하는 단계 후, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측 벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming a spacer on both side walls of the gate after forming the gate and before forming the source / drain regions. 제 17 항에 있어서,The method of claim 17, 상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the source / drain regions are formed to a depth of 100 to 1500 kHz. 제 17 항에 있어서,The method of claim 17, 상기 콘택홀 형성시 상기 반도체기판의 소오스/드레인 영역이 100∼1500Å 깊이로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.And a source / drain region of the semiconductor substrate is etched to a depth of 100 to 1500 Å when forming the contact hole. 제 17 항에 있어서,The method of claim 17, 상기 절연막은 10∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The insulating film is a manufacturing method of a semiconductor device, characterized in that formed in a thickness of 10 ~ 200Å.
KR1020070108426A 2007-10-26 2007-10-26 Semiconductor device and manufacturing method KR100929634B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070108426A KR100929634B1 (en) 2007-10-26 2007-10-26 Semiconductor device and manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070108426A KR100929634B1 (en) 2007-10-26 2007-10-26 Semiconductor device and manufacturing method

Publications (2)

Publication Number Publication Date
KR20090042585A KR20090042585A (en) 2009-04-30
KR100929634B1 true KR100929634B1 (en) 2009-12-03

Family

ID=40765292

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070108426A KR100929634B1 (en) 2007-10-26 2007-10-26 Semiconductor device and manufacturing method

Country Status (1)

Country Link
KR (1) KR100929634B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105574B2 (en) 2013-03-05 2015-08-11 SK Hynix Inc. Electronic device comprising a semiconductor memory unit

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420192B (en) * 2011-06-17 2014-02-05 上海华力微电子有限公司 Manufacturing method of twin-transistor and zero-capacitance dynamic RAM (Random Access Memory)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011376A (en) * 2003-07-23 2005-01-29 삼성전자주식회사 Recess gate transistor structure and method therefore
KR20060075426A (en) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 Method for forming transistor
KR20060093165A (en) * 2005-02-21 2006-08-24 삼성전자주식회사 Semiconductor device having a recessed channel and method of manufacturing the same
KR20070002590A (en) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 Method for forming recess gate of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011376A (en) * 2003-07-23 2005-01-29 삼성전자주식회사 Recess gate transistor structure and method therefore
KR20060075426A (en) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 Method for forming transistor
KR20060093165A (en) * 2005-02-21 2006-08-24 삼성전자주식회사 Semiconductor device having a recessed channel and method of manufacturing the same
KR20070002590A (en) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 Method for forming recess gate of semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105574B2 (en) 2013-03-05 2015-08-11 SK Hynix Inc. Electronic device comprising a semiconductor memory unit
US9660041B2 (en) 2013-03-05 2017-05-23 SK Hynix Inc. Electronic device comprising a semiconductor memory unit

Also Published As

Publication number Publication date
KR20090042585A (en) 2009-04-30

Similar Documents

Publication Publication Date Title
KR100739653B1 (en) Fin field effect transistor and method for forming the same
US7479676B2 (en) Transistor of semiconductor memory device
KR100843711B1 (en) Semiconductor device employing a transistor having a recessed channel region and methods of fabricating the same
KR20080099485A (en) Transistor in semiconductor device and method for manufacturing the same
KR19990060473A (en) Flash memory and manufacturing method thereof
KR101078726B1 (en) Semiconductor device and method of manufacturing the same
KR100929634B1 (en) Semiconductor device and manufacturing method
KR100513306B1 (en) Semiconductor device including a T-shaped recessed gate and method of fabricating the same
KR100790571B1 (en) Transistor and the method for manufacturing the same
KR20080102776A (en) Semiconductor device and method of manufacturing the same
KR100753125B1 (en) Method for manufacturing saddle type fin transistor
KR101194960B1 (en) Semiconductor device and method for manufacturing the same
US8803224B2 (en) MOS transistor suppressing short channel effect and method of fabricating the same
US20060145259A1 (en) Fin field-effect transistor and method for fabricating the same
US7560770B2 (en) MOSFET device suppressing electrical coupling between adjoining recess gates and method for manufacturing the same
KR100324830B1 (en) Semiconductor device having channel-cut diffusion region in device isolation structure and manufacturing method thereof
KR100897823B1 (en) Method of manufacturing extended drain mos transistor
KR20080029660A (en) Semiconductor device and manufacturing of method the same
KR20050052027A (en) Semiconductor device having a recessed gate electrode and fabrication method thereof
KR20070028068A (en) Method of manufacturing semiconductor device
KR20070021504A (en) Method of manufacturing semiconductor device
KR20070016630A (en) Method of manufacturing semiconductor device
KR20060118891A (en) Dram device having cell transistor of fin structure and fabrication method thereof
KR100762895B1 (en) Method of manufacturing semiconductor device with recess gate
KR100713929B1 (en) Method of manufacturing mosfet device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee