KR20100138056A - 고집적 반도체 장치를 위한 퓨즈 구조 - Google Patents

고집적 반도체 장치를 위한 퓨즈 구조 Download PDF

Info

Publication number
KR20100138056A
KR20100138056A KR1020090056410A KR20090056410A KR20100138056A KR 20100138056 A KR20100138056 A KR 20100138056A KR 1020090056410 A KR1020090056410 A KR 1020090056410A KR 20090056410 A KR20090056410 A KR 20090056410A KR 20100138056 A KR20100138056 A KR 20100138056A
Authority
KR
South Korea
Prior art keywords
metal layer
region
fuse
semiconductor device
copper
Prior art date
Application number
KR1020090056410A
Other languages
English (en)
Other versions
KR101033980B1 (ko
Inventor
이정호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR20090056410A priority Critical patent/KR101033980B1/ko
Publication of KR20100138056A publication Critical patent/KR20100138056A/ko
Application granted granted Critical
Publication of KR101033980B1 publication Critical patent/KR101033980B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 퓨즈가 차지하는 면적을 증가시키지 않고도 퓨즈의 블로잉 과정에서 발생할 수 있는 열적 열화 및 부식을 방지하여 동작의 신뢰성을 높일 수 있는 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는 블로잉 영역과 서로 다른 두 전압단과 연결된 제 1 및 제 2 영역을 포함하는 퓨즈를 포함하며, 상기 제 1 영역에는 두 가지 이상의 서로 다른 금속층으로 구성되며 상기 제 2 영역에는 하나의 금속층으로 구성된 것을 특징으로 한다.
반도체, 퓨즈, 열적 열화, 구리

Description

고집적 반도체 장치를 위한 퓨즈 구조{FUSE STRUCTURE FOR HIGH INTEGRATED SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.
일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다. 퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch)와는 기능에서 차이가 있다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다. 퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다. 이러한 회로들에 사용되는 퓨즈는 제조 공정에서는 정상적인 상태를 유지하고 있으나, 제조 후 여러 테스트를 통해 선택적으로 블로잉(blowing)한다(즉, 끊어지도록 한다).
리던던시 회로를 들어 보다 구체적으로 설명하면, 반도체 기억 장치에서 특정 단위셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다. 즉, 외부로부터 불량인 단위셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위셀이 액세스되지 못하도록 한다. 이러한 복구 단계에서 가장 흔히 사용되는 것이 퓨즈인데, 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버린다. 이러한 작업을 퓨즈 블로잉(fuse blowing)이라 한다.
반도체 기억 장치의 경우 다수의 단위셀을 포함하고 있고 제조 공정 이후 다수의 단위셀 중 결함이 있는 단위셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위셀 중 어느 곳에서 결함이 발생하더라도 이를 정상적인 여분의 단위셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포함하는 퓨즈 박스(fuse box)를 구비한다.
반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있으며, 이에 따라 내 부에 포함된 단위셀의 개수도 증가하고 결함 발생시 여분의 단위셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다. 반면, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다. 따라서, 퓨즈 박스가 차지하는 면적을 줄이면서도 선택적으로 퓨즈를 블로잉하더라도 그 외 퓨즈에 불량이 발생하지 않도록 하는 기술이 요구된다.
도 1은 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 장치에는 전원전압(VDD) 단자와 접지전압(VSS) 단자(101, 103)에 각각 콘택(102, 104)이 형성되어 있다. 콘택(102, 104) 상에는 구리(Cu)로 구성된 퓨즈(120)가 형성되어 있고, 퓨즈(120) 상에는 질화막(114)이 형성되어 있다. 퓨즈(120)의 하부에는 절연막(106)이 증착되어 있으며, 질화막(114) 상에는 패시베이션층(116)이 형성된다.
제조 방법을 간단히 살펴보면, 절연막(106)을 식각하여 콘택홀(미도시)을 형성하고, 도전물질을 매립하여 콘택(102, 104)을 형성한다. 이후, 구리(Cu)로 형성된 퓨즈(120)를 형성한 후, 다마 세정(dama cleaning)을 수행한 후 질화막(114)을 증착한다. 여기서, 다마 세정(dama cleaning)이란 차세대 금속 다층 배선기술에 적용되는 기술로, 일종의 콘택 금속(contact metal)을 증착하기 전에 노출된 금속 배선 상부에 형성되는 금속 산화막(Metal oxide)을 제거하는 기술을 말한다.
도 1을 참조하면, 구리로 형성된 퓨즈(120)가 블로잉(blowing)되어 있음을 알 수 있는데, 이는 퓨즈(120)가 끊어진 것을 의미한다. 하지만, 퓨즈(120)가 블로잉된 영역에 잔유물(122)인 구리(Cu) 물질이 여전히 남아있는 것을 볼 수 있다. 최근 고집적 반도체 장치는 내부에 포함된 구성요소 중 배선, 퓨즈 등의 크기와 면적이 줄어들면서 저항이 높아짐에 따라, 저항값이 낮은 구리(Cu)를 사용하고 있다. 하지만, 구리(Cu)와 같이 다른 금속 물질에 비하여 강도가 낮고 열전도(heat conduction)도가 높고 부식성(corrosion)이 강한 물질일 경우, 퓨즈가 블로잉되면서 발생한 잔유물들이나 퓨즈에 남아있는 물질들이 고온 혹은 고습 조건에서 전기적 화학적 특성에 따라 이동(Migration)할 수 있다. 이러한 구리의 물성으로 인해, 퓨즈가 블로잉으로 인해 끊어져야함에도 불구하고 전기적으로 연결되는 경우가 발생하거나, 이웃한 퓨즈가 블로잉되면 인접한 퓨즈까지 손상이 되는 경우와 같은 문제가 발생한다.
전술한 열적 열화 등의 단점을 방지하기 위해 퓨즈를 구리보다 상대적으로 낮은 열전도도를 가지는 알루미늄이나 텅스텐 계열의 금속을 사용하여 제조하였으나, 이러한 금속으로 퓨즈나 배선을 형성하는 경우 극미세 공정에서 저항치가 높은 탓에 처리속도 지연이나 누설전류 등에 의한 전력 손실이 발생할 수 있다. 이를 극복하기 위해서는 퓨즈나 배선의 크기를 크게하여야 하므로, 결과적으로 반도체 장치의 고집적화에 한계를 가져온다. 하지만, 전술한 바와 같이 구리를 사용하여 퓨즈를 형성하는 경우에는 구리의 특징적 물성으로 인하여 퓨즈 형성에 어려움이 발생하기 때문에 고집적 반도체 기억 장치에 적합한 새로운 퓨즈가 요구되고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 장치 내 퓨즈의 형성시 퓨즈를 구성하는 도전 물질의 두께를 감소시켜 블로잉 과정에서 도전 물질의 이동성을 줄이기 위한 것으로, 블로잉 과정 후 발생하는 반도체 장치의 오동작을 방지하고 동작의 신뢰성을 높일 수 있는 기술을 제공한다.
본 발명은 블로잉 영역과 서로 다른 두 전압단과 연결된 제 1 및 제 2 영역을 포함하는 퓨즈를 포함하며, 상기 제 1 영역에는 두 가지 이상의 서로 다른 금속층으로 구성되며 상기 제 2 영역에는 하나의 금속층으로 구성된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 제 2 영역은 구리(Cu)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 영역은 구리(Cu)층과 텅스텐(W)층 및 알루미늄(Al)층 중 하나 이상의 금속층을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 서로 다른 두 전압단과 상기 제 1 영역 및 상기 제 2 영역을 각각 연결하기 위한 복수의 콘택을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 영역에는 접지전압이 연결되고, 상기 제 1 영역에는 전원전압이 연결되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 영역은 제 1 금속물질로 형성된 제 1 금속층; 및 상기 제 1 금속층 상부에 형성된 제 2 금속층을 포함하며, 상기 제 2 금속층의 하 부에 위치한 상기 제 1 금속층 내 일부 영역의 두께는 상기 제 2 영역보다 얇은 것을 특징으로 한다.
바람직하게는, 상기 블로잉 영역은 평면상 상기 퓨즈의 전체 길이에 20%정도를 차지하며, 상기 제 2 금속층은 평면상 상기 퓨즈의 전체 길이에 30~35%정도를 차지하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 금속층은 하나이상의 패턴으로 형성되어 있으며, 상기 패턴의 크기는 패턴의 수에 의해 결정되는 것을 특징으로 한다.
바람직하게는, 상기 패턴은 콘케이보(concavo) 형태, 기둥 형태 및 실린더 형태 중 하나인 것을 특징으로 한다.
바람직하게는, 상기 제 1 금속층의 상부와 상기 제 2 영역의 상부를 보호하기 위한 질화막을 더 포함한다.
바람직하게는, 상기 제 1 영역은 제 1 금속물질로 형성된 제 1 금속층; 및 상기 제 1 금속층을 관통하여 형성된 제 2 금속층을 포함하며, 상기 제 2 금속층의 하부에는 상기 제 1 금속층이 제거된 것을 특징으로 한다.
바람직하게는, 상기 서로 다른 두 전압단 중 하나와 상기 제 1 영역을 연결하기 위한 콘택을 더 포함하며, 상기 제 2 금속층은 상기 콘택의 영역 일부를 침범하여 형성된 것을 특징으로 한다.
바람직하게는, 상기 서로 다른 두 전압단 중 하나와 상기 제 2 금속층이 상기 제 1 영역을 연결하기 위한 콘택 없이 직접 연결된 것을 특징으로 한다.
바람직하게는, 상기 제 1 영역은 상기 퓨즈의 전체 길이에 40%정도를 차지하 는 것을 특징으로 한다.
바람직하게는, 상기 제 2 금속층은 텅스텐 및 알루미늄의 적층구조로 형성되어 있으며, 평면상 상기 퓨즈의 전체 길이에 30~35%정도를 차지하는 것을 특징으로 한다.
본 발명은 고집적 반도체 장치 내 포함된 퓨즈를 구리(Cu)로 형성하는 경우 구리가 가지는 물성으로 인해 블로잉(blowing) 과정 후 발생할 수 있는 오류를 제거할 수 있어 동작의 신뢰성을 확보할 수 있는 장점이 있다.
나아가, 본 발명은 구리를 이용하여 퓨즈를 형성하면서도 블로잉시 발생하는 열적 열화 혹은 잔유물의 이동 등을 방지하면서도 퓨즈가 낮은 저항값을 가질 수 있어 처리속도 지연이나 누설전류 등에 의한 전력 손실을 방지할 수 있다.
본 발명은 반도체 장치의 집적도가 높아지면서 퓨즈(fuse)의 크기가 작아지면서 저항이 증가로 인한 처리속도 지연이나 누설전류로 인해 발생하는 전력 손실을 방지하기 위해 구리를 사용하여 퓨즈를 형성함에도 불구하고 특정 퓨즈의 블로잉 공정시 잔유물에 의한 이웃한 퓨즈의 열적 열화를 방지하고 안정적으로 블로잉할 수 있는 구조를 제안한다.
구리(Cu)를 사용하여 퓨즈를 형성하는 본 발명의 일 실시예에 따른 반도체 장치의 경우, 구리가 가진 물성으로 인해 발생할 수 있는 단점을 극복하기 위한 몇 가지 방법이 있다. 첫째로, 블로잉 과정에서 퓨즈의 양단간의 전위차를 줄이는 방 법이 있다. 퓨즈의 양단에 전원전압(VDD)과 접지전압(VSS)가 인가된 경우, 두 전압의 전위차로 인해 퓨즈의 잔유물인 구리(Cu) 조각들이 전기장에 의해 이동하기 쉬워진다. 따라서, 퓨즈 양단에 접지전압(VSS)을 인가하여 전위차를 줄이면, 전기장에 의해 퓨즈의 잔유물들이 이동하는 것을 막을 수 있다. 둘째로, 구리(Cu)로 형성된 퓨즈 상부에는 다마 세정(dama cleaning)을 수행한 후 형성되는 질화막(nitride)이 있는데, 구리(Cu)와 질화막(nitride) 사이의 계면특성을 변화시켜 접촉력을 강화하면, 퓨즈가 블로잉되더라도 블로잉 영역을 제외한 나머지 영역에 남겨진 구리(Cu) 물질이 이동하는 것을 막을 수 있다. 마지막으로는, 퓨즈를 형성하는 구리(Cu)의 양을 줄여 블로잉이후 전기적이나 화학적 환경에 따라 이동할 수 있는 잔유물의 양을 크게 줄이는 방법이 있다. 이 경우, 퓨즈를 구성하는 구리(Cu)의 양을 줄이면서도 퓨즈가 가지는 저항값이 크지 않도록 하는 것이 중요하다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 단면도 및 평면도이다.
도 2a를 참조하면, 반도체 장치에는 전원전압(VDD) 단자와 접지전압(VSS) 단자(201, 203) 상에 각각 콘택(202, 204)이 형성되어 있다. 콘택(202, 204) 상에는 구리(Cu)로 구성된 퓨즈(220)가 형성되어 있고, 퓨즈(220) 상에는 질화막(214)이 형성되어 있다. 퓨즈(220)의 하부에는 절연막(206)이 증착되어 있으며, 질화막(214) 상에는 패시베이션층(216)이 형성된다. 여기서, 퓨즈(220)는 블로잉 공정시 블로잉될 수 있는 블로잉 영역(222), 전원전압(VDD)과 연결된 제 1 영역(230) 및 접지전압(VSS)와 연결된 제 2 영역(240)을 포함한다. 종래와 달리, 제 1 영역(230)은 두 가지 이상의 서로 다른 금속층을 포함하는 것이 특징이다. 구체적으로, 제 1 영역(230)에는 제 1 금속층(226), 제 1 금속층(226) 상에 형성된 제 2 금속층(232)이 포함되어 있고, 제 2 영역(240)은 하나의 금속층인 제 1 금속층(226)만 포함되어 있다.
제 1 금속층(226)은 구리(Cu)로 구성될 수 있으며, 본 발명에 따른 퓨즈(220)의 구조에서는 구리(Cu)의 물성으로 인한 단점을 극복할 수 있다. 구체적으로 제 1 영역(230)을 살펴보면, 제 1 금속층(226) 및 질화막(214)의 일부를 식각한 후 제 2 금속층(232)이 형성되어 있다. 이로 인해, 제 1 영역(230)에서는 제 2 금속층(232) 하부의 제 1 금속층(226)의 두께가 제 2 영역(240)의 제 1 금속층(226)보다 얇아진다. 즉, 제 1 영역(230)에서 퓨즈(220)를 형성하는 구리(Cu)의 양이 두께가 줄어든 만큼 줄어들어 블로잉 공정이후 전기적이나 화학적 환경에 따라 이동할 수 있는 구리의 잔유물의 양을 크게 줄어든다.
도 2a를 참조하면, 제 1 금속층(226) 및 질화막(214) 상에 제 2 금속층(234)은 콘케이보(concavo) 형태의 패턴으로 형성되어 있다. 하지만, 제 2 금속층(234)은 기둥 형태 또는 실린더 형태로도 형성할 수 있다. 본 발명에서는 텅스텐(W) 또는 알루미늄(Al)으로 형성될 수 있는 제 2 금속층(234)의 형성으로 인해, 퓨즈(220) 전체의 저항값을 증가시키지 않으면서 퓨즈(220) 내 제 1 금속층(226)을 구성하는 구리(Cu)의 양을 크게 줄일 수 있다.
도 2b를 참조하면, 블로잉 공정 이후 블로잉된 퓨즈(220A)와 블로잉되지 않은 퓨즈(220B)를 설명하고 있다. 퓨즈(220) 전체의 길이가 약 10μm라고 가정하면, 블로잉 영역(222)은 퓨즈(220) 중심부의 약 2μm정도를 차지하며, 제 1 영역(230)과 제 2 영역(240)은 약 4μm정도를 차지한다. 이때, 제 1 영역(230)에 형성되는 제 2 금속층(234)은 평면상으로 약 3~3.5μm정도를 차지한다. 여기서 제시한 퓨즈(220)의 전체 길이와 블로잉 영역(222), 제 1 영역(230) 및 제 2 영역(240)의 각각의 길이는 하나의 실시예에 불과하며, 퓨즈(220)를 블로잉시키기 위해 사용되는 수단이나 반도체 장치의 설계 또는 공정 마진에 따라 변경이 가능하다. 하지만, 제 1 영역(230)내에 제 2 금속층(234)이 차지하는 평면상의 면적과 길이가 넓을 수록, 제 1 영역(230) 내 포함되는 제 1 금속층(226)의 부피를 줄일 수 있다.
도 3a 및 3b는 본 발명의 다른 실시예에 따른 반도체 장치 내 한 쌍의 퓨즈를 설명하기 위한 단면도 및 평면도이다.
도 3a를 참조하면, 반도체 장치에는 전원전압(VDD) 단자와 접지전압(VSS) 단자(301, 303)에 각각 콘택(302, 304)이 형성되어 있다. 콘택(302, 304) 상에는 구리(Cu)로 구성된 퓨즈(320)가 형성되어 있고, 퓨즈(320) 상에는 질화막(314)이 형성되어 있다. 퓨즈(320)의 하부에는 절연막(306)이 증착되어 있으며, 질화막(314) 상에는 패시베이션층(316)이 형성된다. 여기서, 퓨즈(320)는 블로잉 영역(322), 제 1 영역(330) 및 제 2 영역(340)으로 구성되어 있으며, 도 2a의 실시예와 달리 제 1 영역(330)에 포함된 제 2 금속층(334)가 하나가 아닌 다수의 패턴으로 형성되어 있는 것이 특징이다. 이때, 각각의 패턴은 콘케이보(concavo) 형태, 기둥 형태 또는 실린더 형태 등으로 형성할 수 있다.
도 3b를 참조하면, 블로잉 공정 이후 블로잉된 퓨즈(320A)와 블로잉되지 않은 퓨즈(320B)를 설명하고 있다. 도 2b에서 설명된 퓨즈(220A, 220B)와 일부 유사하며, 제 2 금속층(334)이 다수의 패턴으로 형성된 것에 차이가 있다. 제 2 금속층(334)이 다수의 패턴으로 형성되어 있지만, 제 2 금속층(334)을 구성하는 다수의 패턴 중 블로잉 영역(322)과 가장 가까운 패턴의 위치가 블로잉 공정 후 잔유물의 양을 결정하는 데 중요하다. 이유는 제 2 금속층(334)은 제 1 금속층(326)으로 사용되는 구리(Cu)와 다른 물성을 가지는 금속으로 구성하여 블로잉 공정으로 인한 열적 열화 등의 문제를 방지할 수 있기 때문이다.
도 4a 및 4b는 본 발명의 또 다른 실시예에 따른 반도체 장치 내 한 쌍의 퓨즈를 설명하기 위한 단면도 및 평면도이다.
도 4a를 참조하면, 반도체 장치에는 전원전압(VDD) 단자와 접지전압(VSS) 단자(401, 403)에 각각 콘택(402, 404)이 형성되어 있다. 콘택(402, 404) 상에는 구리(Cu)로 구성된 퓨즈(420)가 형성되어 있고, 퓨즈(420) 상에는 질화막(414)이 형성되어 있다. 퓨즈(420)의 하부에는 절연막(406)이 증착되어 있으며, 질화막(414) 상에는 패시베이션층(416)이 형성된다. 다른 실시예와 마찬가지로, 퓨즈(420)는 블로잉 영역(422), 제 1 영역(430) 및 제 2 영역(440)으로 구성되어 있다. 하지만, 도 2a 내지 도 3b에서 설명한 실시예와 달리, 제 1 영역(430)에 포함된 제 2 금속층(434)이 제 1 금속층(426)을 관통하여 콘택(402)과 맞닿아 있는 점에서 차이가 있다. 아울러, 제 2 금속층(434)은 텅스텐층(434A) 및 알루미늄층(434B)이 순차적 으로 적층된 적층구조를 가지는 것이 특징이나, 실시예에 따라 제 2 금속층(434)의 구조는 변경이 가능하다.
제 2 금속층(434)이 제 1 금속층(426)을 관통하고 콘택(402)의 일부를 침범하여 형성되어 있어, 제 1 금속층(426)의 양이 크게 줄어들 수 있다. 제 1 금속층(426)의 부피를 크게 감소시키면서도 퓨즈(420)에 연결된 콘택(402)의 단면적이 넓이져 전체 저항값은 큰 차이가 없다.
도 4b를 참조하면, 블로잉 공정 이후 블로잉된 퓨즈(420A)을 설명하고 있는데, 도 2b 또는 도 3b에서 설명된 퓨즈(220A, 320A)와 유사하며, 평면상으로는 제 2 금속층(434)이 다수의 금속층이 적층된 구조를 가지는 것에 차이가 있다. 제 2 금속층(434)이 적층 구조로 형성되어 있지만, 제 2 금속층(434)이 제 1 영역(430)에서 차지하는 면적이 넓을 수록, 제 1 금속층(426)이 블로잉된 후 발생하는 잔유물의 양을 줄일 수 있다.
도 4a에서는 제 2 금속층(434)이 제 1 금속층(426)을 관통한 후 콘택(402)의 일부를 침범하여 형성되어 있으나, 본 발명의 또 다른 실시예에서는 전원전압(VDD) 단자(401)와 퓨즈(420)를 연결하기 위한 콘택(402)을 형성하지 않고, 제 2 금속층(434)을 전원전압(VDD) 단자(401)에 직접 연결되도록 형성할 수도 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 블로잉 영역과 서로 다른 두 전압단과 연결된 제 1 및 제 2 영역을 포함하는 퓨즈를 포함하며, 제 1 및 제 2 영역 중 하나는 두 가지 이상의 서로 다른 금속층으로 구성되고 다른 하나는 하나의 금속층으로 구성된다. 특히, 본 발명의 일 실시예에 따른 반도체 장 치 내 퓨즈는 제 1 영역 및 제 2 영역 모두 구리(Cu)를 포함하는 경우에 적용될 경우, 구리의 물성으로 인한 단점을 극복할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 구리와 같은 금속물질을 이용하여 형성된 퓨즈 내 블로잉되지 않는 영역에 열적 열화로부터 비교적 자유로운 다른 금속층을 형성함으로써, 블로잉 공정 후 발생하는 잔유물의 이동이나 열적 열화로부터 다른 구성요소들을 보호할 수 있다. 이로 인해, 퓨즈가 완전하게 블로잉되지 않는 현상 뿐만 아니라 반도체 장치의 처리속도 지연이나 누설전류 등에 의한 전력 손실을 방지하고 동작 신뢰성을 높일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 블록도.
도 2a 및 2b는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 단면도 및 평면도.
도 3a 및 3b는 본 발명의 다른 실시예에 따른 반도체 장치 내 한 쌍의 퓨즈를 설명하기 위한 단면도 및 평면도.
도 4a 및 4b는 본 발명의 또 다른 실시예에 따른 반도체 장치 내 한 쌍의 퓨즈를 설명하기 위한 단면도 및 평면도.

Claims (15)

  1. 블로잉 영역과 서로 다른 두 전압단과 연결된 제 1 및 제 2 영역을 포함하는 퓨즈를 포함하며, 상기 제 1 영역에는 두 가지 이상의 서로 다른 금속층으로 구성되며 상기 제 2 영역에는 하나의 금속층으로 구성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제 2 영역은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제 1 영역은 구리(Cu)층과 텅스텐(W)층 및 알루미늄(Al)층 중 하나 이상의 금속층을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 서로 다른 두 전압단과 상기 제 1 영역 및 상기 제 2 영역을 각각 연결하기 위한 복수의 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제 2 영역에는 접지전압이 연결되고, 상기 제 1 영역에는 전원전압이 연결되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제 1 영역은
    제 1 금속물질로 형성된 제 1 금속층; 및
    상기 제 1 금속층 상부에 형성된 제 2 금속층을 포함하며,
    상기 제 2 금속층의 하부에 위치한 상기 제 1 금속층 내 일부 영역의 두께는 상기 제 2 영역보다 얇은 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 블로잉 영역은 평면상 상기 퓨즈의 전체 길이에 20%정도를 차지하며, 상기 제 2 금속층은 평면상 상기 퓨즈의 전체 길이에 30~35%정도를 차지하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제 2 금속층은 하나이상의 패턴으로 형성되어 있으며, 상기 패턴의 크기는 패턴의 수에 의해 결정되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 패턴은 콘케이보(concavo) 형태, 기둥 형태 및 실린더 형태 중 하나인 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 제 1 금속층의 상부와 상기 제 2 영역의 상부를 보호하기 위한 질화막을 더 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제 1 영역은
    제 1 금속물질로 형성된 제 1 금속층; 및
    상기 제 1 금속층을 관통하여 형성된 제 2 금속층을 포함하며,
    상기 제 2 금속층의 하부에는 상기 제 1 금속층이 제거된 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 서로 다른 두 전압단 중 하나와 상기 제 1 영역을 연결하기 위한 콘택을 더 포함하며, 상기 제 2 금속층은 상기 콘택의 영역 일부를 침범하여 형성된 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 서로 다른 두 전압단 중 하나와 상기 제 2 금속층이 상기 제 1 영역을 연결하기 위한 콘택 없이 직접 연결된 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 제 1 영역은 상기 퓨즈의 전체 길이에 40%정도를 차지하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제 2 금속층은 텅스텐 및 알루미늄의 적층구조로 형성되어 있으며, 평면상 상기 퓨즈의 전체 길이에 30~35%정도를 차지하는 것을 특징으로 하는 반도체 장치.
KR20090056410A 2009-06-24 2009-06-24 고집적 반도체 장치를 위한 퓨즈 구조 KR101033980B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20090056410A KR101033980B1 (ko) 2009-06-24 2009-06-24 고집적 반도체 장치를 위한 퓨즈 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20090056410A KR101033980B1 (ko) 2009-06-24 2009-06-24 고집적 반도체 장치를 위한 퓨즈 구조

Publications (2)

Publication Number Publication Date
KR20100138056A true KR20100138056A (ko) 2010-12-31
KR101033980B1 KR101033980B1 (ko) 2011-05-11

Family

ID=43511577

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20090056410A KR101033980B1 (ko) 2009-06-24 2009-06-24 고집적 반도체 장치를 위한 퓨즈 구조

Country Status (1)

Country Link
KR (1) KR101033980B1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050101025A (ko) * 2004-04-16 2005-10-20 주식회사 하이닉스반도체 반도체 장치의 퓨즈 패턴 형성 방법
KR20070076282A (ko) * 2006-01-18 2007-07-24 삼성전자주식회사 금속 퓨즈를 포함하는 반도체 소자 및 금속 퓨즈와 그제조방법
KR20070097764A (ko) * 2006-03-29 2007-10-05 삼성전자주식회사 반도체 장치의 퓨즈 구조물 형성 방법

Also Published As

Publication number Publication date
KR101033980B1 (ko) 2011-05-11

Similar Documents

Publication Publication Date Title
US7732892B2 (en) Fuse structures and integrated circuit devices
KR101151302B1 (ko) 집적 회로 장치의 퓨즈 구조
US6235557B1 (en) Programmable fuse and method therefor
US7888772B2 (en) Electronic fuse having heat spreading structure
KR101119805B1 (ko) 퓨즈 형성 방법 및 그에 따른 퓨즈 구조
JP2003163269A (ja) 低電圧ヒューズ素子として使用される矩形コンタクト
US7176551B2 (en) Fuse structure for a semiconductor device
US7190044B1 (en) Fuse structure for a semiconductor device
KR101119161B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101033980B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101129860B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101043865B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR20110011063A (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101095054B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101051176B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101087796B1 (ko) 반도체 소자의 퓨즈
CN113394195B (zh) 半导体结构及其形成方法、熔丝阵列
KR20100138058A (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR20110001694A (ko) 반도체 소자의 퓨즈
CN113451263A (zh) 电熔丝结构及其形成方法
KR101087799B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100495911B1 (ko) 캐패시터용 접착층을 안티퓨즈로 이용한 반도체 메모리 장치
KR20110054329A (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR20110000317A (ko) 반도체 소자의 퓨즈
KR20110003678A (ko) 반도체 소자의 퓨즈

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee